JPH11250697A - メモリ装置およびその試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアレーのワードラインに異なる値のタ
ーンオフ電圧を印加することを可能とする回路を提供す
る。 【構成】 メモリアレーにおいてデコード回路は、メモ
リアレーの選択されたワードラインにターンオフ電圧を
選択的に加え、選択されたワードラインにゲート電極が
接続されているトランジスタの主導電パスにおける導電
をターンオフさせる。またこのデコード回路は、選択さ
れたワードラインに増大されたターンオフ電圧を選択的
に加える。異なる値のターンオフ電圧の印加は、ゲート
誘導ドレインリーケージ（ＧＩＤＬ）に対するメモリア
レーの感受性を試験するために、減少されたリーケージ
をもって動作させるために、そしてワードラインに加え
るべきターンオフ電圧の最適範囲を求めるために用いら
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）のようなメモリ装置
に、そして特にＤＲＡＭのメモリセルと関連する洩れ電
流の検出および／または制御方法および装置に関する。

【０００２】

【従来の技術】従来技術の問題、およびこれら問題の本
発明による解決をよりよく理解するために、最初に図１
を参照する。図１はメモリセル１１からなる１つのメモ
リアレー１０を示している。説明のために、アレー１０
はロウ毎に１つのロウ導体またはワードライン（ＷＬ）
を持つＭ個のロウを持ち、そしてカラム毎に１つのカラ
ム導体またはビットライン（ＢＬ）を持つＮ個のカラム
を持つように示されている。メモリセル１１は各ロウお
よびカラム導体の交点に設けられている。ロウ導体また
はワードラインは、ロウデコーダおよび駆動回路２０に
よって駆動され、そしてカラム導体またはビットライン
はカラムデコーダおよび駆動回路３０によって駆動され
る。ライト／センス回路４０は、選択されたメモリセル
への伝送のためにビットライン上に情報を書き込むため
の回路と、選択されたメモリセルから読み出される情報
を検出し、ビットライン上に結合するための回路とを含
んでいる。

【０００３】一般的には、メモリセルトランジスタがＮ
形ＭＯＳトランジスタであり、そしてメモリに加えられ
る動作電位がＶＤＤボルト（たとえば＋５ボルト）およ
びグランド（たとえばゼロボルト）であるような図１の
メモリアレーの動作においては、ワードラインはそこに
「ハイ」電圧（たとえばＶＤＤボルト）が加えられるこ
とによりアクティブ（選択状態、またはイネーブル）と
され、そしてワードラインはそこに「ロー」電圧（たと
えばゼロボルト）が加えられることにより、非アクティ
ブ（選択されない、ディスエーブル、またはスタンバイ
条件）とされる。図１においては、アレー１０のＭ個の
ワードラインはロウ駆動回路２０によって選択的にイネ
ーブルとされる。駆動回路２０はＭ個のデコーダ／ドラ
イバ回路を有しており、デコーダ／ドライバ回路の各々
は図２に示される型式である。図２のデコーダドライバ
はＰ型トランジスタＰ１を含んでおり、このトランジス
タは信号端子２１１と出力端子２１３との間に接続され
たソースからドレインへのパスを有しており、出力端子
にはこれに関連したワードライン（ＷＬ）が接続されて
いる。Ｐ１の基板２１２は端子２１４に接続されてお
り、この端子には固定された電位（たとえばＶＤＤボル
ト）が加えられている。トランジスタＮ１およびＮ２の
ソースからドレインへのパスは、ワードライン（ＷＬ）
に接続されている出力端子２１３と、グランド電位が加
えられている端子２１６との間に並列に接続されてい
る。Ｎ１およびＮ２の基板２１７もまたグランド電位に
戻される。第１の部分的にデコードされた信号ＲＤＥＣ
は、トランジスタＰ１およびＮ１のゲートに加えられ、
そして第２の部分的にデコードされた信号ＷＬＤは、信
号端子２１１に加えられる。信号ＷＬＫ（標準的にはＷ
ＬＤの逆信号）は、Ｎ２のゲートに加えられて、所定の
入力信号条件に対してワードラインを選択的にグランド
にクランプすることを可能とする。

【０００４】図２の回路は、１つの選択されたワードラ
インをアクティブにするのに用いられる。信号ＲＤＥＣ
が「ロー」であり、そして信号ＷＬＤが「ハイ」（そし
てＷＬＫが「ロー」）であるとき、「ハイ」がワードラ
インに加えられ、その結果ワードラインがアクティブに
され、ゲートがこのワードラインに接続されているメモ
リセルトランジスタをイネーブル状態とする。信号ＲＤ
ＥＣが「ハイ」であるとき、および／または信号ＷＬＫ
が「ハイ」であるとき、「ロー」（たとえばグランド）
がワードラインに加えられ、そのゲートがワードライン
に接続されているメモリセルトランジスタがターンオフ
されるので、この状態は「非選択」または「非アクティ
ブ」と考えられる。こうして、図２の回路は、ワードラ
インにアクティブ化（ターンオン）電圧（たとえばＶＤ
Ｄボルト）か、またはワードラインに非アクティブ化
（ターンオフ）電圧（たとえばゼロボルト）のいずれか
を加えるのに用いることができる。

【０００５】特定の用途においては、単一の、固定され
たターンオフ電圧を加えることができるだけでは不十分
である。これは、ＤＲＡＭのメモリセルは洩れ電流にさ
らされており、この漏れ電流がＤＲＡＭのメモリセル内
に蓄積されているデータを破壊することがあるというこ
とによって説明される。このため、それらの洩れが許容
限度内にあることを保証するために、メモリアレーのセ
ルを試験することが必要である。たとえば、ここでメモ
リセルトランジスタがＮ導電形であれば、試験は普通、
最初にワードラインにハイ電圧を加えることにより、メ
モリアレーのワードラインをアクティブにして、セルの
蓄積コンデンサをハイ電圧に充電して、セルに「ハイ」
を書き込むことにより実行される。次に、ワードライン
は既知の時間周期だけワードラインにゼロボルトを加え
ることにより非アクティブとされる。既知の時間周期が
経過した後、そのメモリセルが選択的に読み出され、そ
れらのデータ保持状態が決められる。図２の回路を用い
ると、ワードラインが非選択であるとき、ワードライン
にはただ１つの、固定されたターンオフ電圧、たとえば
ゼロボルト、が加えられてワードラインが非アクティブ
とされる。

【０００６】図６に示されるように、メモリセルトラン
ジスタの洩れは、それらのゲートに加えられるターンオ
フ電圧の振幅および極性の関数として変化するため、こ
れは満足できるものではない。したがって図２の回路は
ワードラインに加えられるターンオフ電圧の異なる値に
対してメモリセルの洩れを試験することができない。

【０００７】

【発明が解決しようとする課題】本発明の課題は、メモ
リアレーのワードラインに異なる値のターンオフ電圧を
印加することを可能とする回路を提供することである。

【０００８】本発明の別の課題は、ワードライン電圧の
異なる値に対してメモリセルトランジスタのゲート誘導
ドレインリーケージ（ＧＩＤＬ）のような洩れ電流を検
出することがである。

【０００９】所定のターンオフ電圧がＧＩＤＬのような
洩れ電流を減少させるか、または増大させるかを決める
ことも本発明の目的である。

【００１０】

【課題を解決するための手段】上記課題は本発明によ
り、ＭロウとＮカラムに配置された複数セルからなるメ
モリアレーと、選択回路とを含み、各ロウはそれぞれ１
つのロウ導体を有し、各カラムはそれぞれ１つのカラム
導体を有し、前記セルは、１つの前記ロウ導体と１つの
前記カラム導体との交点に形成され、前記各セルは、１
つのトランジスタと１つの蓄積コンデンサとを含み、前
記トランジスタは、第１電極と、第２電極と、ゲート電
極とを有し、前記２つの電極は、主導電パスの２つの終
端部を規定し、前記各トランジスタのゲート電極は、該
トランジスタに相応するロウ導体に接続されており、前
記トランジスタの導電パスの一方の終端部は、該トラン
ジスタに相応するカラム導体と接続されており、前記ト
ランジスタの導電パスの他方の終端部は、該トランジス
タの蓄積コンデンサに接続されており、前記選択回路
は、選択されたロウ導体にターンオフ電圧を選択的に印
加し、該選択されたロウ導体に、ゲート電極が接続され
ているトランジスタの主導電パス内の導通をターンオフ
させ、該選択されたロウ導体に増大されたターンオフ電
圧を選択的に印加することを特徴とするメモリ装置とこ
のメモリ装置による試験方法によって解決される。

【００１１】

【発明の実施の形態】本発明は、部分的には、メモリア
レーのワードラインにターンオフ電圧の異なる値を加え
ることによりメモリアレーを試験し、または動作させる
ことが望ましいこと、および／または不可欠なことであ
るとの認識に基づくものである。また特にメモリセルト
ランジスタのゲートに加えられる通常のターンオフ電圧
の振幅および極性を越えるターンオフ電圧をそれらのゲ
ートに加えることにより、メモリセルトランジスタの洩
れを試験することが望ましいとの認識に基づく。

【００１２】本発明はまた、メモリアレーのワードライ
ンに異なるターンオフ電圧を加えることができる回路を
含むメモリアレーを作ることが望ましいこと、および／
または不可欠であることとの認識に基づく。

【００１３】本発明はまた、メモリセルトランジスタの
ゲートに、通常のターンオフ電圧（たとえばＮ形トラン
ジスタに対してゼロボルト）か、または通常よりも大き
な（たとえばＮ形トランジスタに対し１ボルト）のター
ンオフ電圧のいずれかを加えるための回路にも関連して
いる。

【００１４】本発明を実施したメモリ装置は、つぎのよ
うな回路を含んでいる。この回路は、ゲートが選択され
たワードラインに接続されているメモリセルトランジス
タの主導電パスにおけるターンオフ電流条件に対し、選
択されたワードラインに第１のターンオフ電圧を加え
る。この回路はまたゲートがこれらワードラインに接続
されているメモリセルトランジスタをより急峻にターン
オフするために、選択されたワードラインに、増し加え
られたターンオフ電圧を選択的に加える。

【００１５】本発明の１つの実施例においては、ゲート
誘導ドレインリーケージ（ＧＩＤＬ）電流に対するメモ
リセルの感受性を試験するために、値において変動する
ターンオフ電圧がワードラインに加えられる。ワードラ
インに加えられる増大するターンオフ電圧の第１の範囲
に対しては、ゲートがワードラインに接続されているト
ランジスタの洩れ電流は減少する。ワードラインに加え
られるターンオフ電圧におけるさらなる増大に関して
は、ゲートがワードラインに接続されているトランジス
タの洩れ電流は増大する。リーケージが最小となるター
ンオフ電圧の範囲、およびリーケージが増大する範囲を
求めれば、ターンオフ電圧の振幅の限度をセットするた
めに、そしてターンオフ電圧の適切な範囲を選択するた
めに用いることができる。さらに、洩れ電流を増大させ
る傾向のあるターンオフ電圧は、ゲート誘導ドレインリ
ーケージ（ＧＩＤＬ）電流に対するメモリセルトランジ
スタの感受性を試験するのに用いることができる。この
試験は、潜在的に欠陥のあるメモリ製品の検出および修
正または排除を可能とし、これによりさらに信頼性の高
い製品の製造を実現できる。

【００１６】本発明を用いる方法はつぎのようなステッ
プからなる。すなわち（ａ）メモリアレーのメモリセル
内に蓄積されるべき所定の１つの信号条件（例えばハ
イ）を書き込むステップと、（ｂ）メモリアレーの選択
されたワードラインに第１の時間周期だけ第１のターン
オフ電圧を加えるステップと、（ｃ）選択されたメモリ
セル上の第１のターンオフ電圧による洩れ電流の影響が
あれば、それを求めるためにメモリセルの内容を検出す
るステップと、（ｄ）メモリアレー内にある信号条件を
再書き込みするステップと、（ｅ）一般的には前記第１
の時間周期に等しい時間周期だけ第２のターンオフ電圧
を加えるステップと、（ｆ）選択されたメモリセルに対
して、ターンオフ電圧の第２の値に対する洩れ電流の影
響を求めるために、メモリセルの内容を検出するステッ
プととからなる。ここで前記第１および第２ターンオフ
電圧のうちの１つは他よりも大きな振幅を有する。

【００１７】このようにして、本発明によるメモリ装置
は、ターンオフ電圧の関数として、ゲート誘導ドレイン
リーケージ（ＧＩＤＬ）に対するメモリセルの感受性を
試験するための回路を含んでいる。メモリセルの試験
は、ワードラインターンオフ電圧をセットするために、
および／または冗長ロウおよびカラムによって欠陥ある
ロウおよびカラムを置換するために、および／または欠
陥あるメモリアレーを排除するために用いることができ
る。

【００１８】

【実施例】添付図面類においては、同様な参照記号は同
様なコンポーネントを表している。

【００１９】以下の本発明の説明をよりよく理解するた
めに、主要な関心事である洩れメカニズムを最初に説明
する。図１に示されたメモリアレー１０のメモリセル１
１は、トランジスタＴ１および蓄積コンデンサＣ１を含
んでいる。図３，図４および図５においてさらに詳細に
説明するように、トランジスタ（Ｔ１）は、関連するワ
ードライン（ＷＬ）に接続されたゲート電極１３と、関
連するビットライン（ＢＬ）に接続された、ソースまた
はドレインとして機能する第１電極１４と、蓄積コンデ
ンサＣ１の１終端部に接続された、これもドレインまた
はソースとして機能する第２電極１５とを有している。
図４は図３のメモリセルの断面図であり、Ｐ基板１６内
にＮ領域１４および１５が形成されていることを示して
いる。領域１４および１５は、基板１６内の主導電パス
の終端部を規定している。Ｎ領域１４はまた、基板１６
とともにＰＮ接合を形成し、これを「寄生」ダイオード
Ｄ１とする。そしてＮ領域１５もまた、基板１６ととも
にＰＮ接合を形成し、これを「寄生」ダイオードＤ２と
する。これらの寄生ダイオードＤ１およびＤ２は、以下
に説明するように洩れの原因となることがある。基板電
圧を、ソースドレイン領域１４および１５における電圧
よりもさらに負に維持することにより、ダイオードＤ１
およびＤ２は普通逆バイアス条件において動作してい
る。図４においては、基板１６は接地されている。しか
し、Ｖｂｂボルト（ここでは例えばＶｂｂは−１ボルト
に等しい）の小さな負バイアスが基板１６に加えられる
ことがある。図５は、寄生ダイオードＤ１およびＤ２を
含む図４のメモリセルの回路図である。以下の説明を容
易にするために、メモリセルトランジスタ（Ｔ１）はＮ
導電形の酸化金属半導体（ＭＯＳ）トランジスタである
と仮定する。Ｎ形トランジスタは単に例として用いられ
るものであり、異なる形式のトランジスタ（例えばＰ
形）も代わりに用いることができる。

【００２０】以下の説明を容易にするため、ＭＯＳトラ
ンジスタは、（ａ）主導電パスの終端部を規定するソー
スおよびドレイン電極と、（ｂ）印加電圧が主導電パス
の導電性を制御する、主導電パスに重ね合わせられたゲ
ート電極とを有するデバイスであることに着目する。Ｎ
形トランジスタは、ゲート電位がこのトランジスタのス
レッショールド電圧（Ｖｔ）よりもそのソース電位を越
えたときターンオンする。Ｎ形トランジスタのソース電
極は、第１および第２電極のうちのより低い電位を有す
る電極として規定される。ゲート用トランジスタとして
動作するとき、Ｎ形トランジスタは（Ｐ形トランジスタ
も）双方向的に導通することができるので、どの電極が
ソースであり、そしてどれがドレインであるかはそれら
電極に加えられる電位の関数である。

【００２１】当業者には公知のように、論理「０」また
は論理「１」をメモリセル１１内に書き込み、蓄積する
ことができる。メモリアレーに対する動作電位がＶｄｄ
ボルト（たとえば５ボルト）とグランド（例えばゼロボ
ルト）である場合には、説明の目的から、（ａ）論理
「０」またはロー信号は、ゼロの値を持つか、またはゼ
ロに近いボルトを持つ信号であり、（ｂ）論理「１」ま
たはハイ信号はＶｄｄかまたはＶｄｄに近いボルトの値
を持つ信号であると仮定する。

【００２２】情報がメモリセル１１内に書き込まれるの
は、ゲート用トランジスタがイネーブルとなる（たとえ
ばゲート１３に接続されたＷＬに例えばＶｄｄボルトを
印加することによりターンオンとなる）ときである。次
に、電極１４に接続されるビットラインにゼロボルトを
印加することにより、論理ゼロをメモリセル内に書き込
むことが可能である。続いてコンデンサＣ１がトランジ
スタＴ１のドレイン−ソースパスを通してグランドに放
電される。次にＴ１は、そのゲートに接続されたＷＬに
ゼロボルトを印加することによりターンオフされ、Ｃ１
はゼロボルトに、またはゼロボルト付近にとどまる。

【００２３】上に説明したように、そのＴ１がターンオ
ンしているとき、そしてそのドレイン電極に接続されて
いるビットラインにＶｄｄボルトが加えられることによ
って、論理「１」がメモリセル内に書き込まれる。コン
デンサＣ１は、Ｔ１のソース−ドレイン導電パスを通し
てＶｄｄに向かって充電される。次に、ゲートにゼロボ
ルトが印加されることにより、Ｔ１はターンオフされ
る。コンデンサＣ１はハイ電位（［ＶＤＤ−Ｖｔ］ボル
ト）に充電されたままである。Ｃ１をグランドに放電す
る洩れ電流が存在しなければ、Ｃ１は充電されている。
説明の目的のため、論理「１」がメモリセル１１内に書
き込まれたとき、蓄積コンデンサＣ１はたとえば＋５ボ
ルトの電圧に充電されたと仮定する。セル１１内への
「１」（または「０」）の書き込みにより引き続き、メ
モリセルトランジスタＴ１のゲート電圧は「ロー」（た
とえばゼロボルト）に駆動されて、トランジスタＴ１を
ターンオフさせる。引き続く読み出し、リフレッシュま
たは再書き込み動作が生ずるまで、トランジスタＴ１
は、ターンオフ（すなわち「スタンバイ」条件）のまま
であり、このときコンデンサＣ１は＋５ボルトに、また
はその付近に維持されていると期待される。しかし、Ｔ
１のゲート電圧がゼロであり、一方そのドレインが＋５
ボルトであるとき、ゲートはドレインに対して負の５ボ
ルトである。著しく小さなサイズのトランジスタに対し
ては、この電圧はドレイン１５と基板１６接合において
高い電界を誘起させる。この高い電界は、ドレイン１５
から基板１６に流れる洩れ電流を生じさせ、コンデンサ
Ｃ１を放電させることになる。図５を参照すると、コン
デンサＣ１は、コンデンサＣ１からＤ２の逆方向パスを
通して基板１６内に流れる洩れ電流（ＩＬ）によって放
電される。もし、かなり多くの電荷が洩れだしていれ
ば、このメモリセルは次の読み出しにおいて正しい出力
を発生するのに失敗する。

【００２４】Ｔ１のゲートが接続されているＷＬがゼロ
ボルトであるとき、Ｔ１はターンオフされている。スレ
ッショールド下の電流だけが、Ｔ１のソースとドレイン
との間の「主導電」パス内を流れる。付加的に、洩れ電
流はＣ１からダイオードＤ２を通して基板に流れること
ができる。これらの洩れ電流は、Ｃ１を放電させ、もし
振幅が十分であれば、メモリセル内に蓄積されているデ
ータビットの値が破壊されるため不具合を生じさせる。
図６は、ゲート電圧の関数としてのトランジスタの主導
電パスにおける電流（ＩＤＳ）の流れと、ゲートに加え
られるターンオフ電圧の増大が洩れ電流（たとえばゲー
ト誘導ドレインリーケージ（ＧＩＤＬ）電流）の流れに
対して与える影響を示す１例の図である。ゲート−ソー
ス電圧（ＶＧＳ）がスレッショールド電圧（Ｖｔ）以下
であるとき、ソース−ドレインパス内にはスレッショー
ルド下電流のみが流れる。図６に示したように、この電
流は増大するターンオフ電圧が（−）ＶＡボルトのゲー
ト電圧にまで低下するに従い減少する。出願人はまた、
ゲート−ソース電圧が（−）ＶＡボルトを越える範囲で
わずかに負となったとき、スレッショールド下洩れ電流
が減少し続けることをも認識した。（−）ＶＡの値は、
−１Ｖから−３Ｖの範囲であり、その実際の数値はトラ
ンジスタを製造するのに用いられる技術および処理に強
く依存している。しかし、図６に示したように、もしＮ
形トランジスタのゲート−ソース電圧が−ＶＡボルトよ
りも著しくさらに負となるならば（ターンオフ電圧の振
幅が所定のレベルを越えて増大したとき）、寄生ダイオ
ードを通して流れる洩れ電流（ＧＩＤＬ）は著しく増大
し、そして特にドレインが蓄積コンデンサ上の電荷によ
って正にバイアスされているときにはＤ２を通して流れ
る。

【００２５】上に説明したように、本発明は、メモリア
レーのメモリセルのトランジスタの洩れを、異なる値の
ターンオフ電圧に対して試験することにより、洩れ電流
がターンオフ電圧の、増減する値の関数としてどのよう
に変化するかを決めることができるという認識に部分的
に基づいている。Ｎ形トランジスタに関しては、これら
はトランジスタのゲートをそのソースに対して負とさせ
る電圧である。この試験は欠陥のあるセル位置の検出を
可能とし、これにより（示されていない）冗長ロウまた
はカラムによってセルを置換することが可能となる。ま
たあまりにも多くの欠陥のセルが存在し、冗長ロウおよ
びカラムでは不十分な場合には、そのメモリチップは排
除される。試験はまた、最適なターンオフゲート電圧の
決定を可能とし、またはメモリトランジスタの最適設計
を可能とする。

【００２６】本発明はまた図７に示したデコーダ回路に
も関する。このデコーダ回路では異なる電圧（たとえば
グランドまたはＶｂｂボルト）を選択されたワードライ
ンに選択的に加えることが可能である。図７は図２と同
様にトランジスタＰ１を含んでおり、ハイ電圧をワード
ライン（ＷＬ）に選択的に供給する。しかし、図２とは
異なり、図７の回路においてはトランジスタＮ１および
Ｎ２は、絶縁されたＰウェル５１内に形成されており、
端子５２においてＶｂｂボルトの負バイアス電圧をＰウ
ェル５１に接続可能としている。Ｖｂｂは例えば−１ボ
ルトに等しくすることができる。しかし、ＶｂｂはＶｔ
と−ＶＡボルトとの間の任意の電圧となるようにも選択
できる。Ｎ１及びＮ２のソース電極５３ｓ及び５４ｓは
ノード４１に接続される。図７の回路はノード４１にグ
ランドか、またはＶｂｂボルトのいずれかを印加すると
ことを可能とする。トランジスタＮ１及びＮ２はイネー
ブルにされたとき、ノード４１においていずれの電圧で
もワードライン（ＷＬ）に結合するように機能する。

【００２７】トランジスタＮ３のソース−ドレインパス
はノード４１と、Ｖｂｂボルトが加えられているノード
４２との間に接続されている。加えて、トランジスタＮ
４のソース−ドレインパスはノード４１と、グランド電
位が加えられているノード４３との間に接続されてい
る。トランジスタＮ３及びＮ４の基板及びＮ３のソース
とは、Ｖｂｂボルトが加えられている端子５５に接続さ
れている。ＴＭとして示されている試験信号はＮ３のゲ
ートに、そしてインバータ４６の入力４５に加えられ
る。インバータ４６の出力はＮ４のゲートに加えられ、
その動作電位はＶＤＤ及びＶｂｂである。

【００２８】図７の回路の動作は以下の通りである。試
験信号ＴＭは、「標準」または「ノーマル」条件を規定
するＶｂｂボルトの「ロー」値か、または「試験」条件
を規定するＶＤＤボルトの「ハイ」値のいずれかを有す
るものと仮定する。「試験」条件に対しては、増大され
たターンオフ電圧がワードラインへの印加のために利用
される。こうして、標準動作条件の間には、ＴＭがロー
であるとき、インバータ４６の出力はハイであり、そし
てこのハイはトランジスタＮ４のゲートに加えられて、
これをターンオンさせる。Ｎ４がターンオンしたとき、
これはノード４１をグランドにクランプする。同時にＮ
３のゲートへＶｂｂボルトが印加され、Ｎ３をターンオ
フさせる。こうして、標準動作条件の間には、Ｎ４の比
較的低いソース−ドレインインピーダンスを介して、ト
ランジスタＮ１及びＮ２のソースはグランドに戻る。次
に、トランジスタＮ１及び／またはＮ２がターンオンす
るとき、ノード４１におけるグランド電位はワードライ
ン（ＷＬ）に加えられる。

【００２９】試験動作条件の間には、信号ＴＭはハイか
らＶＤＤボルトに向かう。インバータ４６の入力に加え
られたＴＭハイ信号は、その出力をＶｂｂボルトに向か
わせ、この電圧はＮ４のゲートに加えられて、これをタ
ーンオフさせる。同時に、ハイのＴＭ信号はトランジス
タＮ３のゲートに加えられて、これをターンオンさせ
る。Ｎ３がターンオンするとき、これはノード４１を端
子５５に加えられているＶｂｂボルトにクランプし、そ
してＶｂｂボルトをトランジスタＮ１及びＮ２のソース
において利用できるようにさせる。

【００３０】図７のデコーダ回路の動作は、以下のよう
に要約される。ＲＤＥＣまたはＷＬＫ（またはその両
方）がハイである条件に対しては、ワードライン（Ｗ
Ｌ）はＮ１及びＮ２の一方または両方のいずれかを介し
てノード４１にクランプされる。ノード４１における電
圧は、ＴＭがローであるならばグランドに等しくなる
か、ＴＭがハイであるならばＶｂｂボルトに等しくなる
かのいずれかである。こうして、図７の回路はワードラ
インにグランド電位か、またはＶｂｂボルトのいずれか
の印加を可能とする。ＲＤＥＣ及びＷＬＫがローであ
り、そしてＷＬＤがハイ（例えばＶＤＤ）である条件に
対しては、ハイがＷＬに加えられて、ゲートがＷＬに接
続されているＮ形メモリセルトランジスタをターンオン
させる。

【００３１】図１のロウデコーダ及びドライバ回路２０
に組み込まれた図７の回路を用いると、メモリアレー１
０を、標準動作条件（選択された、または全てのワード
ラインにグランドが印加されている）の下で、または負
電圧が所定の（または全ての）ワードラインに印加され
ているときの「試験」条件の下で、洩れに関して試験す
ることができる。

【００３２】標準動作モードにおいては、信号ＴＭは
「ロー」値（例えばＶｂｂボルト）にセットされる。
「ハイ」（例えばＶＤＤボルト）がアレーの全てのメモ
リセル（または選択されたメモリセルだけ）に書き込ま
れる。これはそれらの蓄積コンデンサをＶＤＤボルト
に、またはその付近にまで、充電することにより行われ
る。「ハイ」書き込み動作の後、デコーダはゼロボルト
の電圧を、前もって決められた時間の周期だけメモリア
レーの所定の（または全ての）ワードラインに結合させ
る。前もって決められた時間の周期の後、「ハイ」が書
き込まれたメモリセルがビットライン上とセンス増幅器
に読み出されて、このセンス増幅器が洩れのレベルを求
め、および／またはメモリセル内に蓄積されているデー
タが維持されているかどうかを求める。

【００３３】「試験」モード条件においては、信号ＴＭ
は「ハイ」値（例えばＶＤＤボルト）にセットされる。
これにより、デコーダ回路が引き続いてワードラインに
Ｖｂｂボルト（例えば、−１ボルト）の電圧を加えるこ
とが可能になる。「ハイ」（例えばＶＤＤボルト）がア
レーの全てのメモリセル内（または選択されたメモリセ
ル内だけ）に書き込まれる。これはそれらの蓄積コンデ
ンサをＶＤＤボルトに、またはその付近に、充電するこ
とにより行われる。「ハイ」書き込み動作の後、デコー
ダはＶｂｂボルトの電圧を、前もって決められた時間の
周期だけメモリアレーの所定の（または全ての）ワード
ラインに結合させる。前もって決められた時間の周期に
引き続いて、「ハイ」が書き込まれたメモリセルはビッ
トライン上とそれらに相当するセンス増幅器に読み出さ
れて、このセンス増幅器が洩れのレベルを求め、及び／
またはメモリセル内に蓄積されているデータが維持され
ている程度を求める。メモリアレー１０の試験は、Ｖｔ
ボルトから−ＶＡボルトの（及びさらに負の）範囲の、
多くの異なる増大するターンオフ電圧の値に対して繰り
返される。標準条件の下でのメモリセルの試験の結果
は、１つまたはそれ以上の「試験」条件の下で得られた
結果と比較されることができる。この比較は、大きすぎ
る洩れを呈する、または漏れを起こしそうな、弱い、ま
たは不良のセル位置を検出するのに、そして冗長ロウ及
びカラムからの「良好な」セルでそれらを置換するため
に用いることができる。またこの試験は、欠陥のあるチ
ップを排除するのに用いることもできる。さらに、この
試験は最少洩れ動作のためにメモリ装置に加えるべき、
Ｖｔと−ＶＡとの間の範囲のゲート電圧の最適範囲を示
すこともできる。

【００３４】図７の回路によって、アレーのワードライ
ンに、異なる値のターンオフ電圧を容易に印加すること
が可能となることは明らかである。メモリアレーの試験
の間には、電圧Ｖｂｂを、例えばＶｔボルトから−３ボ
ルトの、またはそれ以上に至る範囲にわたって段階的に
変化させることができる。これにより洩れ電流を最少に
するために加えるべき最適ターンオフ電圧を、そして安
全動作のための必要なマージンを求めることが可能とな
る。試験の結果として、ワードライン電圧を（ターンオ
ンのための）ＶＤＤと、ゼロボルト以外の最適ターンオ
フ電圧との間で変化させることのできる（示されていな
い）回路がメモリチップに備えられるこも明らかであ
る。

【００３５】図７の回路は図８に示されるように変更す
ることができる。ここにおいては、Ｎ２ａのソースがグ
ランドに接続され、一方Ｎ１のソースはノード４１に接
続されたままとなっており、ノード４１はＮ３及びＮ４
のドレインに接続されている。図８の回路においては、
信号ＴＭがハイの時、Ｖｂｂボルトを分割する事がない
よう、Ｎ２はターンオフされなければならない。

【００３６】メモリセルトランジスタ（Ｔ１）がＮ導電
形であると仮定して、回路及びその動作を説明した。し
かし、加える電圧に適切な変更を施すことにより、Ｐ形
トランジスタに交換可能である（例えばＰ形トランジス
タは、ゲート電圧がソース電圧に等しいか、またはより
正であるときにターンオフし、Ｐ形トランジスタのソー
スは、そこに加えられるよりもさらに正電位を持つ電極
である）。

【図面の簡単な説明】

【図１】従来技術によるＤＲＡＭメモリアレーのブロッ
ク図である。

【図２】従来技術によるデコーダ／ドライバ回路の回路
図である。

【図３】単独のメモリセルの単純化された回路図であ
る。

【図４】寄生接合の存在を示す、図３の回路の断面図で
ある。

【図５】図４に示した寄生ダイオードを含む、図３のメ
モリの回路図である。

【図６】ゲート電圧の関数として、メモリセルトランジ
スタと関連する主電流（ＩＤＳ）および洩れ電流（Ｉ
Ｌ）を示す図である。

【図７】本発明を実施したデコーダ／ドライバの回路図
である。

【図８】本発明を実施した別のデコーダ／ドライバの回
路図である。

【符号の説明】

１０ メモリアレー １１ メモリセル １３ ゲート電極 １４ 第１電極 １５ 第２電極 １６ 基板 ２０ ロウデコーダおよび駆動回路 ３０ カラムデコーダおよび駆動回路 ４０ ライト／センス回路 ４１ ノード ４６ インバータ ５５ 端子 ２１１ 信号端子 ２１２ 基板 ２１３ 出力端子 ２１４，２１６ 端子 ２１７ 基板

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ＭロウとＮカラムに配置された複数セル
   からなるメモリアレーと、選択回路とを含み、 各ロウはそれぞれ１つのロウ導体を有し、 各カラムはそれぞれ１つのカラム導体を有し、 前記セルは、１つの前記ロウ導体と１つの前記カラム導
   体との交点に形成され、 前記各セルは、１つのトランジスタと１つの蓄積コンデ
   ンサとを含み、 前記トランジスタは、第１電極と、第２電極と、ゲート
   電極とを有し、 前記２つの電極は、主導電パスの２つの終端部を規定
   し、 前記各トランジスタのゲート電極は、該トランジスタに
   相応するロウ導体に接続されており、 前記トランジスタの導電パスの一方の終端部は、該トラ
   ンジスタに相応するカラム導体と接続されており、 前記トランジスタの導電パスの他方の終端部は、該トラ
   ンジスタの蓄積コンデンサに接続されており、 前記選択回路は、選択されたロウ導体にターンオフ電圧
   を選択的に印加し、 該選択されたロウ導体に、ゲート電極が接続されている
   トランジスタの主導電パス内の導通をターンオフさせ、 該選択されたロウ導体に増大されたターンオフ電圧を選
   択的に印加することを特徴とするメモリ装置。
2. 【請求項２】 １つのターンオフ電圧と１つの増大され
   たターンオフ電圧とを選択的に印加するための前記選択
   回路は、 （ａ）前記ロウ導体と第１ノードとの間に接続されたロ
   ウデコード用回路と、 （ｂ）前記ターンオフ電圧に等しい値か、前記増大され
   たターンオフ電圧に等しい値かのいずれかを有する電圧
   を、前記第１ノードに選択的に印加するための手段とを
   含む請求項１記載のメモリ装置。
3. 【請求項３】 前記ロウデコード用回路は、選択的にイ
   ネーブルとされる第１のデコード用トランジスタを含
   み、 該デコード用トランジスタの導体パスは、該トランジス
   タに関連したロウ導体と、前記第１ノードとの間に接続
   され、 前記第１ノードに選択的に電圧を印加するための前記手
   段は、 （ａ）前記第１ノードと、基準電位の第１ポイントとの
   間に結合された第１スイッチと、 （ｂ）基準電位の前記第１ポイントに、前記ターンオフ
   電圧を印加するための手段と、 （ｃ）第１ノードと、基準電位の第２ポイントとの間に
   結合された第２スイッチと、 （ｄ）基準電位の前記第２ポイントに、前記増大された
   ターンオフ電圧を印加するための手段と、 （ｅ）前記第１及び第２スイッチ手段の一方を選択的に
   イネーブルさせるための手段とを含む請求項２記載のメ
   モリ装置。
4. 【請求項４】 前記ロウデコーダ回路は、選択的にイネ
   ーブルとされる第２のデコード用トランジスタをそれぞ
   れ含み、 該デコード用トランジスタの導体パスは、第１デコード
   用トランジスタに並列に接続されている請求項３記載の
   メモリ装置。
5. 【請求項５】 前記ロウデコーダ回路は、選択的にイネ
   ーブルとされる第２のデコード用トランジスタをそれぞ
   れ含み、 該デコード用トランジスタの導体パスは、該デコード用
   トランジスタのロウ導体と基準電位の１つのポイントと
   の間に接続されている請求項３記載のメモリ装置。
6. 【請求項６】 前記のメモリセルトランジスタは、Ｎ形
   トランジスタであり、 前記ターンオフ電圧はグランド電位であり、 前記増大されたターンオフ電圧は、グランドよりもさら
   に負である請求項２記載のメモリ装置。
7. 【請求項７】 導電パスが第１信号端子と出力端子との
   間に接続されている第１トランジスタと、 該出力端子を、メモリセルの１つのロウのゲート電極に
   接続する手段と、 導電パスが前記出力端子と第２端子との間に接続されて
   いる第２トランジスタと、 前記第１及び第２トランジスタのゲート電極に、第１の
   デコードされた信号を印加するための手段と、 前記第１信号端子に、第２のデコードされた信号を印加
   するための手段と、 前記第２端子に、第１電圧または第２電圧を選択的に印
   加するための手段とを含み、 前記第１電圧は、ゲート電極が前記出力端子に接続され
   ている任意のメモリセルトランジスタをターンオフさせ
   る振幅と極性とを有しており、 前記第２電圧は、該メモリセルトランジスタをターンオ
   フさせる別の振幅と極性を有していることを特徴とする
   メモリ装置。
8. 【請求項８】 前記第１トランジスタは、第１の導電形
   であり、 前記第２トランジスタは、第２の導電形である請求項７
   記載のメモリ装置。
9. 【請求項９】 第１または第２の電圧を印加するための
   前記手段は、 （ａ）前記第２端子と、前記第１電圧が印加される電位
   の第１ポイントとの間に導電パスが接続されている第３
   トランジスタと、 （ｂ）前記第２端子と、前記第２電圧が印加される電位
   の第２ポイントとの間に導電パスが接続されている第４
   トランジスタと、 （ｃ）前記第３及び第４トランジスタに接続され、一度
   に該２つのトランジスタの内いずれか１つだけをターン
   オンさせるための手段とを含む請求項８記載のメモリ装
   置。
10. 【請求項１０】 導電パスが第２トランジスタの導電パ
    スに並列に接続されている第５トランジスタを含む請求
    項８記載のメモリ装置。
11. 【請求項１１】 導電パスが一方の終端部において前記
    出力端子に接続され、他方の終端部において基準電位の
    １つのポイントに接続され、 ターンオン信号に応答して前記出力端子を基準電位の前
    記ポイントにクランプする第５トランジスタを含む請求
    項８記載のメモリ装置。
12. 【請求項１２】 Ｍロウ及びＮカラムに配置された複数
    のセルからなる１つのメモリアレーと、Ｍ個の出力側を
    有するロウデコーダおよびドライバとを含み、 各ロウは１つのロウ導体を有し、 各カラムは１つのカラム導体を有し、 前記セルは前記ロウ導体及び前記カラム導体の交点に形
    成され、 前記セルは１つのトランジスタ及び１つの蓄積コンデン
    サとを含み、 各トランジスタは、導電パスの２つの終端部を規定する
    第１及び第２電極と、１つのゲート電極とを有し、 各トランジスタは、該トランジスタに相応するロウ導体
    に接続されたゲート電極を有し、 該トランジスタの導電パスの一方の終端部は、該トラン
    ジスタに相応するカラム導体に接続されており、 該トランジスタの導電パスの他方の終端部は、該トラン
    ジスタの蓄積コンデンサに接続されており、 前記ロウデコーダおよびドライバの各出力側は相応する
    ロウ導体に接続されており、 前記ロウデコーダは、各出力側に第１電圧及び第２電圧
    を選択的に供給するための手段を含み、 第１電圧は、ゲートが相当するロウ導体に接続されてい
    るメモリトランジスタをイネーブルとさせ、 第２電圧は、該メモリトランジスタをターンオフさせ、 前記ロウデコーダおよびドライバは、メモリトランジス
    タをターンオフさせる別の極性および振幅を有する第３
    電圧を選択的に供給するための手段を含むことを特徴と
    するメモリ装置。
13. 【請求項１３】 前記ロウデコーダおよびドライバは、
    前記Ｍ個の出力側のそれぞれ１つにドライバ回路を含
    み、 各ドライバ回路は、 第１信号端子と出力端子との間に接続されている導電パ
    スを有する第１トランジスタと、 メモリセルのロウのゲート電極が接続されているロウ導
    体に、前記出力端子を接続する手段と、 前記出力端子と第２端子との間に接続されている導電パ
    スを有する第２トランジスタと、 前記第１及び第２トランジスタのゲート電極に第１のデ
    コードされた信号を印加するための手段と、 第１信号端子に第２のデコードされた信号を印加するた
    めの手段と、 第１電圧または第２電圧を前記第２端子に選択的に印加
    するための手段とを含み、 前記第１電圧は、ゲート電極が前記出力端子に接続され
    ている任意のメモリセルトランジスタをターンオフさせ
    る振幅及び極性を有し、 前記第２電圧は、前記メモリセルをターンオフさせる別
    の振幅及び極性を有する請求項１２記載のメモリ装置。
14. 【請求項１４】 ダイナミックランダムアクセスメモリ
    （ＤＲＡＭ）のメモリセルのデータ保持能力を試験する
    ための方法において、 メモリセルをＭロウ及びＮカラムに配置し、 各ロウは１つのワードラインを有し、 各カラムは１つのビットラインを有し、 １つのメモリセルを各ワードラインとビットラインの交
    点に形成し、 各メモリセルは、１つのトランジスタ及び１つの蓄積コ
    ンデンサとを含み、 各トランジスタは、主導電パスの２つの終端部を規定す
    る第１及び第２電極と並びに１つのゲート電極を有し、 各トランジスタは、 （ａ）該トランジスタに相応するワードラインに接続さ
    れたゲート電極と、 （ｂ）該トランジスタに相応するビットラインに接続さ
    れた、導電パスの一方の終端部と、 （ｃ）該トランジスタの蓄積コンデンサに接続された、
    導電パスの他方の終端部とを有し、 ＤＲＡＭは、選択されたメモリセル内に情報を書き込む
    ために、または選択されたメモリセルから情報を読み出
    すためにビットラインに結合されたライト／センス回路
    を含み、 前記試験のための方法はつぎのステップ、すなわち選択
    されたメモリセル内に情報を書き込むステップと、 選択されたメモリセルトランジスタを第１の時間周期の
    間だけターンオフさせるため、第１の時間周期の間だ
    け、選択されたメモリセルのワードラインに第１のター
    ンオフ電圧を印加するステップと、 前記第１の時間周期の後、選択されたメモリセル内に蓄
    積されていた情報の保持状態を検出するステップと、 検出動作の後、選択されたメモリセル内に情報を書き込
    むステップと、 選択されたメモリセルトランジスタを第２の時間周期の
    間だけターンオフさせるため、第２の時間周期の間だ
    け、選択されたメモリセルのワードラインに第２のター
    ンオフ電圧を印加するステップと、 前記第２の時間周期の後、選択されたメモリセル内に蓄
    積されていた情報の保持状態を検出するステップとを含
    み、 第２の電圧は、前記第１のターンオフ電圧よりも大きな
    ターンオフ振幅を有していることを特徴とする試験方
    法。