JPH11251467A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11251467A JPH11251467A JP10049290A JP4929098A JPH11251467A JP H11251467 A JPH11251467 A JP H11251467A JP 10049290 A JP10049290 A JP 10049290A JP 4929098 A JP4929098 A JP 4929098A JP H11251467 A JPH11251467 A JP H11251467A
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 寄生ＭＯＳトランジスタのしきい値電圧の低
下を招くことなく、またＢｉｐトランジスタのＥ−Ｂ容
量の増加を招くことなく、ゲート長が０．３μｍ以下の
短チャネルＭＯＳトランジスタと高性能なＢｉｐトラン
ジスタの両立を実現し、高速動作が可能な半導体装置を
提供する。 【解決手段】 ＢｉＣＭＯＳ半導体基板１上に素子分離
絶縁膜層３を選択的に形成する工程と、第１の絶縁膜層
１６とエッチングストッパー膜層１７とを半導体基板１
上に形成する工程と、ストッパー膜層１７をＭＯＳトラ
ンジスタ形成領域５５内の素子分離絶縁膜層３−２上に
残す工程と、半導体基板１上の第１の絶縁膜層１６及び
ストッパー膜層１７上に第１の絶縁膜層１６よりも厚い
第２の絶縁膜層１８を形成する工程と、Ｂｉｐトランジ
スタ形成領域４５にＢｉｐトランジスタ４０を形成する
工程、第２の絶縁膜層１８を除去する工程と、ストッパ
ー膜層１７を全て半導体基板１上から除去する工程とか
ら構成されている半導体装置の製造方法。
下を招くことなく、またＢｉｐトランジスタのＥ−Ｂ容
量の増加を招くことなく、ゲート長が０．３μｍ以下の
短チャネルＭＯＳトランジスタと高性能なＢｉｐトラン
ジスタの両立を実現し、高速動作が可能な半導体装置を
提供する。 【解決手段】 ＢｉＣＭＯＳ半導体基板１上に素子分離
絶縁膜層３を選択的に形成する工程と、第１の絶縁膜層
１６とエッチングストッパー膜層１７とを半導体基板１
上に形成する工程と、ストッパー膜層１７をＭＯＳトラ
ンジスタ形成領域５５内の素子分離絶縁膜層３−２上に
残す工程と、半導体基板１上の第１の絶縁膜層１６及び
ストッパー膜層１７上に第１の絶縁膜層１６よりも厚い
第２の絶縁膜層１８を形成する工程と、Ｂｉｐトランジ
スタ形成領域４５にＢｉｐトランジスタ４０を形成する
工程、第２の絶縁膜層１８を除去する工程と、ストッパ
ー膜層１７を全て半導体基板１上から除去する工程とか
ら構成されている半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特には、バイポーラトランジ
スタとＭＯＳトランジスタとが同一半導体基板に形成さ
れている、所謂ＢｉＣＭＯＳで構成された、例えばＳＲ
ＡＭにおいて、そのバイポーラトランジスタ（以下単に
Ｂｉｐトランジスタと称する）の高周波特性を悪化させ
ることなく微細なゲートポリ長（〜０．３μｍ）のＭＯ
Ｓトランジスタを実現するための半導体装置に関するも
のである。
体装置の製造方法に関し、特には、バイポーラトランジ
スタとＭＯＳトランジスタとが同一半導体基板に形成さ
れている、所謂ＢｉＣＭＯＳで構成された、例えばＳＲ
ＡＭにおいて、そのバイポーラトランジスタ（以下単に
Ｂｉｐトランジスタと称する）の高周波特性を悪化させ
ることなく微細なゲートポリ長（〜０．３μｍ）のＭＯ
Ｓトランジスタを実現するための半導体装置に関するも
のである。
【０００２】
【従来の技術】この種の半導体装置では、Ｂｉｐトラン
ジスタの寄生容量を低減するためエミッタ電極下部の酸
化膜の厚膜化を行い、そしてＭＯＳトランジスタは能力
ｕｐのためゲート酸化膜の薄膜化を行って製品の高速化
を目指すことが重要な要素の一つとなっている。
ジスタの寄生容量を低減するためエミッタ電極下部の酸
化膜の厚膜化を行い、そしてＭＯＳトランジスタは能力
ｕｐのためゲート酸化膜の薄膜化を行って製品の高速化
を目指すことが重要な要素の一つとなっている。
【０００３】この目的のために、通常ＢｉＣＭＯＳ−Ｓ
ＲＡＭにおいては、ゲート酸化膜の厚さが８ｎｍ以下の
ＭＯＳトランジスタを作り込んだ後で１００〜２００ｎ
ｍと厚い酸化膜を形成してからＢｉｐトランジスタを作
り込むという手法が採用されている。しかしながら、こ
の手法では、Ｂｉｐトランジスタのエミッタ拡散層を形
成するための熱処理が、ＭＯＳトランジスタのソース及
びドレイン拡散層を形成した後に加えられることになる
ので、例えばゲート長が０．３μｍ程度の短チャネルＭ
ＯＳトランジスタを実現しようとした時には、熱処理が
加わりすぎているためにＭＯＳトランジスタがパンチス
ルーをおこしてしまい、当該短チャネルＭＯＳトランジ
スタの実現を不可能なものとなってしまう。
ＲＡＭにおいては、ゲート酸化膜の厚さが８ｎｍ以下の
ＭＯＳトランジスタを作り込んだ後で１００〜２００ｎ
ｍと厚い酸化膜を形成してからＢｉｐトランジスタを作
り込むという手法が採用されている。しかしながら、こ
の手法では、Ｂｉｐトランジスタのエミッタ拡散層を形
成するための熱処理が、ＭＯＳトランジスタのソース及
びドレイン拡散層を形成した後に加えられることになる
ので、例えばゲート長が０．３μｍ程度の短チャネルＭ
ＯＳトランジスタを実現しようとした時には、熱処理が
加わりすぎているためにＭＯＳトランジスタがパンチス
ルーをおこしてしまい、当該短チャネルＭＯＳトランジ
スタの実現を不可能なものとなってしまう。
【０００４】また、逆にＢｉｐトランジスタのエミッタ
拡散層を形成するための熱処理を低温、短時間化する
と、エミッタの形成が不十分となりＢｉｐトランジスタ
の電流増幅率が低下してしまうという問題点が生じる。
この事は、Ｂｉｐトランジスタの電流増幅率をうまく利
用して製品の高速化を目指すＢｉＣＭＯＳ−ＳＲＡＭに
とっては致命的な問題となる。
拡散層を形成するための熱処理を低温、短時間化する
と、エミッタの形成が不十分となりＢｉｐトランジスタ
の電流増幅率が低下してしまうという問題点が生じる。
この事は、Ｂｉｐトランジスタの電流増幅率をうまく利
用して製品の高速化を目指すＢｉＣＭＯＳ−ＳＲＡＭに
とっては致命的な問題となる。
【０００５】そこで、公知の従来技術によれば、例えば
厚い酸化膜をシリコン基板上に堆積した後に、まず高
温、長時間で熱処理を加えてＢｉｐトランジスタを作り
込み、前記の厚い酸化膜をＭＯＳトランジスタが作り込
まれる部分のみフォトリソグラフィー技術を用いて除去
し、Ｂｉｐトランジスタを作り込んだ後で、例えばゲー
ト長が０．３μｍ程度の短チャネルＭＯＳトランジスタ
を作り込むということが示されている。
厚い酸化膜をシリコン基板上に堆積した後に、まず高
温、長時間で熱処理を加えてＢｉｐトランジスタを作り
込み、前記の厚い酸化膜をＭＯＳトランジスタが作り込
まれる部分のみフォトリソグラフィー技術を用いて除去
し、Ｂｉｐトランジスタを作り込んだ後で、例えばゲー
ト長が０．３μｍ程度の短チャネルＭＯＳトランジスタ
を作り込むということが示されている。
【０００６】この技術は、高温、長時間の熱処理を要す
るＢｉｐトランジスタを作り込んでから低温、短時間の
熱処理でＭＯＳトランジスタを作り込もうという技術で
あるので、例えばゲート長が０．３μｍ程度の短チャネ
ルＭＯＳトランジスタでもパンチスルーせずに実現で
き、製品の高速化が可能になることにおいて一応の効果
を奏している。
るＢｉｐトランジスタを作り込んでから低温、短時間の
熱処理でＭＯＳトランジスタを作り込もうという技術で
あるので、例えばゲート長が０．３μｍ程度の短チャネ
ルＭＯＳトランジスタでもパンチスルーせずに実現で
き、製品の高速化が可能になることにおいて一応の効果
を奏している。
【０００７】係る従来技術を用いてＢｉＣＭＯＳ−ＳＲ
ＡＭ半導体装置を形成する製造過程の一例を、工程順に
その概略を図２及び図６〜図８により以下に説明する。
紙面の都合上、ＰＭＯＳ領域は省略してある。又、当該
ＭＯＳトランジスタに係るソースとドレインを構成する
拡散領域は、当該図面の紙面の上側及び下側に形成され
ている為、図示されていない。
ＡＭ半導体装置を形成する製造過程の一例を、工程順に
その概略を図２及び図６〜図８により以下に説明する。
紙面の都合上、ＰＭＯＳ領域は省略してある。又、当該
ＭＯＳトランジスタに係るソースとドレインを構成する
拡散領域は、当該図面の紙面の上側及び下側に形成され
ている為、図示されていない。
【０００８】（１）先ず、シリコン基板１全面にイオン
注入技術を用いて、ＢｉｐＮ型低濃度不純物領域２を形
成するための不純物（リン）を注入する。ここで、イオ
ン注入の条件は、濃度５×１０11〜１×１０12ｃｍ-2、
加速電圧７０〜１００ｋｅＶである。 （２）当該シリコン基板１の主面上の所定の領域に選択
酸化法（ＬＯＣＯＳ法）によって厚い素子分離酸化シリ
コン膜３を約４００ｎｍの厚さで形成する。
注入技術を用いて、ＢｉｐＮ型低濃度不純物領域２を形
成するための不純物（リン）を注入する。ここで、イオ
ン注入の条件は、濃度５×１０11〜１×１０12ｃｍ-2、
加速電圧７０〜１００ｋｅＶである。 （２）当該シリコン基板１の主面上の所定の領域に選択
酸化法（ＬＯＣＯＳ法）によって厚い素子分離酸化シリ
コン膜３を約４００ｎｍの厚さで形成する。
【０００９】（３）次いで、フォトリソグラフィー技術
を用い、将来Ｂｉｐトランジスタのコレクタ領域となる
部分のみ開口し、イオン注入技術を用いて、Ｂｉｐコレ
クタＮ型高濃度不純物領域４を形成するための不純物
（リン）を注入する。ここで、イオン注入の条件は、濃
度５×１０15〜１×１０16ｃｍ-2、加速電圧７０〜１０
０ｋｅＶである。
を用い、将来Ｂｉｐトランジスタのコレクタ領域となる
部分のみ開口し、イオン注入技術を用いて、Ｂｉｐコレ
クタＮ型高濃度不純物領域４を形成するための不純物
（リン）を注入する。ここで、イオン注入の条件は、濃
度５×１０15〜１×１０16ｃｍ-2、加速電圧７０〜１０
０ｋｅＶである。
【００１０】（４）そして、９５０〜１０００℃で３０
〜４５分間熱処理を行い、ＢｉｐコレクタＮ型高濃度不
純物領域４に注入された不純物（リン）を活性化する。 （５）その後、フォトリソグラフィー技術を用い、将来
Ｂｉｐトランジスタが作り込まれる部分、つまりバイポ
ーラトランジスタ形成領域のみ開口し、イオン注入技術
を用いて、ＢｉｐＮ型埋込層５を形成するための不純物
（リン）を注入する。
〜４５分間熱処理を行い、ＢｉｐコレクタＮ型高濃度不
純物領域４に注入された不純物（リン）を活性化する。 （５）その後、フォトリソグラフィー技術を用い、将来
Ｂｉｐトランジスタが作り込まれる部分、つまりバイポ
ーラトランジスタ形成領域のみ開口し、イオン注入技術
を用いて、ＢｉｐＮ型埋込層５を形成するための不純物
（リン）を注入する。
【００１１】ここで、イオン注入の条件は、濃度３×１
０13〜５×１０13ｃｍ-2、加速電圧１０００〜１２００
ｋｅＶである。 （６）そして、９５０〜１０００℃で１０〜２０分間熱
処理を行い、ＢｉｐＮ型埋込層５に注入された不純物
（リン）を活性化する。 （７）続いて、フォトリソグラフィー技術を用い、将来
ＮＭＯＳトランジスタが作り込まれる部分のみ開口し、
イオン注入技術を用いて、Ｐ型ウェル領域６を形成する
ための不純物（ボロン）を注入する。
０13〜５×１０13ｃｍ-2、加速電圧１０００〜１２００
ｋｅＶである。 （６）そして、９５０〜１０００℃で１０〜２０分間熱
処理を行い、ＢｉｐＮ型埋込層５に注入された不純物
（リン）を活性化する。 （７）続いて、フォトリソグラフィー技術を用い、将来
ＮＭＯＳトランジスタが作り込まれる部分のみ開口し、
イオン注入技術を用いて、Ｐ型ウェル領域６を形成する
ための不純物（ボロン）を注入する。
【００１２】ここで、イオン注入の条件は、濃度１×１
０13〜２×１０ｃｍ-2、加速電圧２５０〜３００ｋｅＶ
である。また、この時同時に素子分離領域形成のための
イオン注入、ＮＭＯＳのＶｔ制御のためのイオン注入も
行う。 （８）フォトリソグラフィー技術を用い、Ｐウェル領域
６及びＢｉｐトランジスタのコレクタ領域以外の場所の
み開口して、その後イオン注入技術を用い、フォトレジ
ストをマスクにして不純物（ボロン）を注入し、Ｂｉｐ
ベースＰ型低濃度不純物領域７を形成する。
０13〜２×１０ｃｍ-2、加速電圧２５０〜３００ｋｅＶ
である。また、この時同時に素子分離領域形成のための
イオン注入、ＮＭＯＳのＶｔ制御のためのイオン注入も
行う。 （８）フォトリソグラフィー技術を用い、Ｐウェル領域
６及びＢｉｐトランジスタのコレクタ領域以外の場所の
み開口して、その後イオン注入技術を用い、フォトレジ
ストをマスクにして不純物（ボロン）を注入し、Ｂｉｐ
ベースＰ型低濃度不純物領域７を形成する。
【００１３】ここで、イオン注入の条件は、濃度２×１
０13〜３×１０13ｃｍ-2、加速電圧１５〜２０ｋｅＶで
ある。 （９）次に、フォトリソグラフィー技術を用い、将来Ｂ
ｉｐトランジスタのグラフトベース領域となる部分の上
部のみ開口する。その後イオン注入技術を用い、フォト
レジストをマスクにして不純物（フッ化ボロン）を注入
し、ＢｉｐベースＰ型高濃度不純物領域８を形成する。
０13〜３×１０13ｃｍ-2、加速電圧１５〜２０ｋｅＶで
ある。 （９）次に、フォトリソグラフィー技術を用い、将来Ｂ
ｉｐトランジスタのグラフトベース領域となる部分の上
部のみ開口する。その後イオン注入技術を用い、フォト
レジストをマスクにして不純物（フッ化ボロン）を注入
し、ＢｉｐベースＰ型高濃度不純物領域８を形成する。
【００１４】ここで、イオン注入の条件は、濃度１×１
０15〜２×１０15ｃｍ-2加速電圧３０〜５０ｋｅＶであ
る。ここまでの過程の断面図を図２に示す。 （１０）その後、図６に示す様に、ＣＶＤ技術を用い、
シリコン基板１及び素子分離酸化シリコン膜３上に酸化
シリコン膜９を約１００ｎｍの厚さで形成する。 （１１）更に、フォトリソグラフィー技術を用い、エミ
ッタコンタクトホール１０の上部のみ開口し、次にエッ
チング技術を用いて酸化シリコン膜９をエッチングし、
エミッタコンタクトホール１０を形成する。 （１２）続いて、ＣＶＤ技術を用い、酸化シリコン膜９
上に多結晶シリコン膜を約１５０ｎｍの厚さで形成す
る。
０15〜２×１０15ｃｍ-2加速電圧３０〜５０ｋｅＶであ
る。ここまでの過程の断面図を図２に示す。 （１０）その後、図６に示す様に、ＣＶＤ技術を用い、
シリコン基板１及び素子分離酸化シリコン膜３上に酸化
シリコン膜９を約１００ｎｍの厚さで形成する。 （１１）更に、フォトリソグラフィー技術を用い、エミ
ッタコンタクトホール１０の上部のみ開口し、次にエッ
チング技術を用いて酸化シリコン膜９をエッチングし、
エミッタコンタクトホール１０を形成する。 （１２）続いて、ＣＶＤ技術を用い、酸化シリコン膜９
上に多結晶シリコン膜を約１５０ｎｍの厚さで形成す
る。
【００１５】その後イオン注入技術を用い、不純物（ヒ
素）を注入する。ここで、イオン注入の条件は、濃度１
×１０16〜１．５×１０16ｃｍ-2、加速電圧６０〜７０
ｋｅＶである。そして、８５０〜９００℃で１５〜２５
分間熱処理を行い、多結晶シリコンから不純物（ヒ素）
をシリコン基板１へ熱拡散させ、ＢｉｐエミッタＮ型高
濃度不純物領域１１を形成する。 （１３）フォトリソグラフィー技術を用い、Ｂｉｐエミ
ッタ電極１２をパターニングする。ここまでの過程の断
面図を図６に示す。 （１４）次いで、当該半導体基板表面全体に適宜のフォ
トレジスタ３３を塗布し、フォトリソグラフィー技術を
用い、ＭＯＳトランジスタの上部のみ開口する。
素）を注入する。ここで、イオン注入の条件は、濃度１
×１０16〜１．５×１０16ｃｍ-2、加速電圧６０〜７０
ｋｅＶである。そして、８５０〜９００℃で１５〜２５
分間熱処理を行い、多結晶シリコンから不純物（ヒ素）
をシリコン基板１へ熱拡散させ、ＢｉｐエミッタＮ型高
濃度不純物領域１１を形成する。 （１３）フォトリソグラフィー技術を用い、Ｂｉｐエミ
ッタ電極１２をパターニングする。ここまでの過程の断
面図を図６に示す。 （１４）次いで、当該半導体基板表面全体に適宜のフォ
トレジスタ３３を塗布し、フォトリソグラフィー技術を
用い、ＭＯＳトランジスタの上部のみ開口する。
【００１６】ここまでの過程の断面図を図７に示す。 （１５）その後、ウェットエッチング技術を用い、ＭＯ
Ｓトランジスタの上部のみ酸化シリコン膜９を除去す
る。 （１６）続いて、シリコン基板１を熱酸化してゲート酸
化シリコン膜１４を約７ｎｍの厚さで形成する。
Ｓトランジスタの上部のみ酸化シリコン膜９を除去す
る。 （１６）続いて、シリコン基板１を熱酸化してゲート酸
化シリコン膜１４を約７ｎｍの厚さで形成する。
【００１７】この熱酸化時に、素子分離酸化シリコン膜
３の一部、酸化シリコン膜９の上部、Ｂｉｐエミッタ電
極１２を形成している多結晶シリコン膜の上部及び側面
部も同時に酸化される。 （１７）次に、ＣＶＤ技術を用い、ゲート酸化シリコン
膜１４上に多結晶シリコンを約１００ｎｍの厚さで形成
する。
３の一部、酸化シリコン膜９の上部、Ｂｉｐエミッタ電
極１２を形成している多結晶シリコン膜の上部及び側面
部も同時に酸化される。 （１７）次に、ＣＶＤ技術を用い、ゲート酸化シリコン
膜１４上に多結晶シリコンを約１００ｎｍの厚さで形成
する。
【００１８】その後リンを熱拡散させ、高融点金属であ
るＴｉやＷとシリコンの化合物（シリサイド）を約１０
０ｎｍの厚さでスパッタし、ポリサイド構造とする。 （１８）フォトリソグラフィー技術を用い、ゲート電極
１５をパターニングする。ここまでの過程の断面図を図
８に示す。
るＴｉやＷとシリコンの化合物（シリサイド）を約１０
０ｎｍの厚さでスパッタし、ポリサイド構造とする。 （１８）フォトリソグラフィー技術を用い、ゲート電極
１５をパターニングする。ここまでの過程の断面図を図
８に示す。
【００１９】上記の従来例に於いては、（１５）の過程
でのウェットエッチングにより、ＭＯＳトランジスタ部
の素子分離酸化シリコン膜３が削られて、図８のＢに示
すように（２）の過程で素子分離酸化シリコン膜３を形
成したときよりも薄くなってしまっている。
でのウェットエッチングにより、ＭＯＳトランジスタ部
の素子分離酸化シリコン膜３が削られて、図８のＢに示
すように（２）の過程で素子分離酸化シリコン膜３を形
成したときよりも薄くなってしまっている。
【００２０】
【発明が解決しようとする課題】しかしながら、上記し
た公知の従来技術は、逆に寄生ＭＯＳトランジスタのし
きい値電圧が低下するという点において新たに製品の歩
留まり低下という問題をもたらしている。その理由は以
下の通りだからである。従来技術によれば、厚い酸化膜
をシリコン基板上に堆積した後にまず、Ｂｉｐトランジ
スタを作り込み、前記の厚い酸化膜をＭＯＳトランジス
タが作り込まれる部分のみフォトリソグラフィー技術を
用いて除去する。
た公知の従来技術は、逆に寄生ＭＯＳトランジスタのし
きい値電圧が低下するという点において新たに製品の歩
留まり低下という問題をもたらしている。その理由は以
下の通りだからである。従来技術によれば、厚い酸化膜
をシリコン基板上に堆積した後にまず、Ｂｉｐトランジ
スタを作り込み、前記の厚い酸化膜をＭＯＳトランジス
タが作り込まれる部分のみフォトリソグラフィー技術を
用いて除去する。
【００２１】この厚い酸化膜を除去する時には、ウェハ
ー面内の酸化膜のばらつき等があるのでオーバーエッチ
ングをしなければならない。そうすると、ＭＯＳトラン
ジスタ部のフィールド酸化膜は当然削られて薄くなって
しまう。フィールド酸化膜が薄くなると、ＭＯＳトラン
ジスタのゲート電極−シリコン基板間にかかる電界強度
が増加し、寄生ＭＯＳトランジスタのしきい値電圧が低
下してきて、寄生トランジスタがＯＮしやすくなり、製
品の誤動作が生じる。つまり、歩留まりが低下してしま
うということになるからである。
ー面内の酸化膜のばらつき等があるのでオーバーエッチ
ングをしなければならない。そうすると、ＭＯＳトラン
ジスタ部のフィールド酸化膜は当然削られて薄くなって
しまう。フィールド酸化膜が薄くなると、ＭＯＳトラン
ジスタのゲート電極−シリコン基板間にかかる電界強度
が増加し、寄生ＭＯＳトランジスタのしきい値電圧が低
下してきて、寄生トランジスタがＯＮしやすくなり、製
品の誤動作が生じる。つまり、歩留まりが低下してしま
うということになるからである。
【００２２】ここで、寄生ＭＯＳトランジスタのしきい
値電圧が低下しないように、Ｂｉｐトランジスタを形成
した後に堆積する層間絶縁膜である酸化膜を薄膜化する
ことが考えられる。層間絶縁膜である酸化膜を薄膜化す
ると、その酸化膜が厚いときに比べてオーバーエッチン
グする時間が短く設定できるのでＭＯＳトランジスタ部
のフィールド酸化膜の削れ量が抑制されるからである。
値電圧が低下しないように、Ｂｉｐトランジスタを形成
した後に堆積する層間絶縁膜である酸化膜を薄膜化する
ことが考えられる。層間絶縁膜である酸化膜を薄膜化す
ると、その酸化膜が厚いときに比べてオーバーエッチン
グする時間が短く設定できるのでＭＯＳトランジスタ部
のフィールド酸化膜の削れ量が抑制されるからである。
【００２３】しかし、層間絶縁膜である酸化膜を薄膜化
するということは、Ｂｉｐトランジスタのエミッタ電極
下部の酸化膜を薄膜化するということになるので、Ｂｉ
ｐトランジスタのＥ−Ｂ容量（エミッタ−ベース間の容
量）が増加しＢｉｐトランジスタの高周波特性が悪化す
るという問題が生じる。ここで、Ｂｉｐトランジスタの
高周波特性に関して簡単に述べておく。
するということは、Ｂｉｐトランジスタのエミッタ電極
下部の酸化膜を薄膜化するということになるので、Ｂｉ
ｐトランジスタのＥ−Ｂ容量（エミッタ−ベース間の容
量）が増加しＢｉｐトランジスタの高周波特性が悪化す
るという問題が生じる。ここで、Ｂｉｐトランジスタの
高周波特性に関して簡単に述べておく。
【００２４】Ｂｉｐトランジスタは、電源の周波数を高
くしていくと電流増幅率が減少していき、１に近づいて
いく。電流増幅率が１以下になるということは、入力電
流に対して出力電流が小さいということになるので、わ
ざわざＢｉｐトランジスタを使用して製品の高速化をは
かるというメリットがなくなってくる。
くしていくと電流増幅率が減少していき、１に近づいて
いく。電流増幅率が１以下になるということは、入力電
流に対して出力電流が小さいということになるので、わ
ざわざＢｉｐトランジスタを使用して製品の高速化をは
かるというメリットがなくなってくる。
【００２５】それで、Ｂｉｐトランジスタでは、この電
流増幅率が１になる周波数をｆＴ（遮断周波数）と定義
してＢｉｐトランジスタの高周波特性を示す指標として
用いている。ＢｉｐトランジスタのＥ−Ｂ容量が増加す
れば、その寄生容量分をまず充電してからＢｉｐトラン
ジスタを動作させなければならないということになり、
Ｅ−Ｂ容量が増加するほど低周波数で電流増幅率が１と
なってしまう。
流増幅率が１になる周波数をｆＴ（遮断周波数）と定義
してＢｉｐトランジスタの高周波特性を示す指標として
用いている。ＢｉｐトランジスタのＥ−Ｂ容量が増加す
れば、その寄生容量分をまず充電してからＢｉｐトラン
ジスタを動作させなければならないということになり、
Ｅ−Ｂ容量が増加するほど低周波数で電流増幅率が１と
なってしまう。
【００２６】そのため、現在の超高速アクセスが要求さ
れる製品へＢｉｐトランジスタを適用しても高速動作が
できなくなり、低周波数では製品として成り立っても高
周波数では製品として成り立たないということになりか
ねない。つまり、超高速アクセスが要求される製品にお
いて、アクセススピードが遅ければ、それは不良品でし
かあり得ないので、Ｂｉｐトラジスタを使用する製品、
例えばＢｉＣＭＯＳ−ＳＲＡＭにおいてはＢｉｐトラン
ジスタの高周波特性を向上させることが製品の高速化の
重要な要因のひとつとなってくる。
れる製品へＢｉｐトランジスタを適用しても高速動作が
できなくなり、低周波数では製品として成り立っても高
周波数では製品として成り立たないということになりか
ねない。つまり、超高速アクセスが要求される製品にお
いて、アクセススピードが遅ければ、それは不良品でし
かあり得ないので、Ｂｉｐトラジスタを使用する製品、
例えばＢｉＣＭＯＳ−ＳＲＡＭにおいてはＢｉｐトラン
ジスタの高周波特性を向上させることが製品の高速化の
重要な要因のひとつとなってくる。
【００２７】又、ＢｉＣＭＯＳ型の半導体集積回路に例
えば特開平９−２３２４５６号公報には、バイポーラト
ランジスタとＭＯＳトランジスタとの間の段差部分を解
消する為に特に段差緩和用のパターン（ダミーパター
ン）を使用する半導体装置の製造方法に関して記載され
ているが、ＢｉＣＭＯＳ型の半導体集積回路に於いて分
離素子膜の厚みを調整する技術に関しては記載が見られ
ない。
えば特開平９−２３２４５６号公報には、バイポーラト
ランジスタとＭＯＳトランジスタとの間の段差部分を解
消する為に特に段差緩和用のパターン（ダミーパター
ン）を使用する半導体装置の製造方法に関して記載され
ているが、ＢｉＣＭＯＳ型の半導体集積回路に於いて分
離素子膜の厚みを調整する技術に関しては記載が見られ
ない。
【００２８】一方、特開平５−２３５２８５号公報に
は、バイポーラトランジスタのコンタクト部を改良する
為に、窒化膜を使用して、当該窒化膜をマスクとしてＬ
ＯＣＯＳ分離膜を形成後、バイポーラトランジスタ領域
の当該窒化膜を残す方法が示されているが、ＭＯＳトラ
ンジスタ形成領域側の分離素子膜の厚さを低減させない
方法に関しては記載がない。
は、バイポーラトランジスタのコンタクト部を改良する
為に、窒化膜を使用して、当該窒化膜をマスクとしてＬ
ＯＣＯＳ分離膜を形成後、バイポーラトランジスタ領域
の当該窒化膜を残す方法が示されているが、ＭＯＳトラ
ンジスタ形成領域側の分離素子膜の厚さを低減させない
方法に関しては記載がない。
【００２９】更に特開平９−９２７２０号公報には、バ
イポーラトランジスタのコンタクト部を改良する方法に
関して記載されてはいますが、ＭＯＳトランジスタとの
関連において、分離素子膜の厚みを調整する技術に関し
ては記載がない。従って、本発明の主な目的の一つは、
寄生ＭＯＳトランジスタのしきい値電圧の低下を招かず
に、ゲート長が０．３μｍ以下の短チャネルＭＯＳトラ
ンジスタと高性能なＢｉｐトランジスタの両立を実現す
る半導体装置及び半導体装置の製造方法を提供する事に
あり、又、本発明の他の目的は、特にＢｉＣＭＯＳ−Ｓ
ＲＡＭの様な半導体装置においてＢｉｐトランジスタの
Ｅ−Ｂ容量の増加を招くことなく高速動作が可能な半導
体装置を提供することにある。
イポーラトランジスタのコンタクト部を改良する方法に
関して記載されてはいますが、ＭＯＳトランジスタとの
関連において、分離素子膜の厚みを調整する技術に関し
ては記載がない。従って、本発明の主な目的の一つは、
寄生ＭＯＳトランジスタのしきい値電圧の低下を招かず
に、ゲート長が０．３μｍ以下の短チャネルＭＯＳトラ
ンジスタと高性能なＢｉｐトランジスタの両立を実現す
る半導体装置及び半導体装置の製造方法を提供する事に
あり、又、本発明の他の目的は、特にＢｉＣＭＯＳ−Ｓ
ＲＡＭの様な半導体装置においてＢｉｐトランジスタの
Ｅ−Ｂ容量の増加を招くことなく高速動作が可能な半導
体装置を提供することにある。
【００３０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、バイポーラトランジスタとＭＯＳトランジスタとが
同一基板上に形成されている半導体装置であって、当該
半導体装置に於ける当該バイポーラトランジスタ形成領
域に配置されている素子分離膜層の膜厚が、当該半導体
装置に於ける当該ＭＯＳトランジスタ形成領域に配置さ
れている素子分離膜層の膜厚よりも薄くなる様に構成さ
れた半導体装置であり、又本発明に係る第２の態様とし
ては、バイポーラトランジスタ形成領域とＭＯＳトラン
ジスタ形成領域とが予め定められた半導体基板におい
て、当該半導体基板上に素子分離絶縁膜層を選択的に形
成する工程と、第１の絶縁膜層とエッチングストッパー
膜層とをこの順に当該半導体基板上に形成する工程と、
当該エッチングストッパー膜層を該ＭＯＳトランジスタ
形成領域内の少なくとも１つの当該素子分離絶縁膜層上
に残す工程と、当該半導体基板上の該第１の絶縁膜層及
び当該エッチングストッパー膜層上に該第１の絶縁膜層
よりも厚い第２の絶縁膜層を形成する工程と、該バイポ
ーラトランジスタ形成領域にバイポーラトランジスタを
形成する工程、当該第２の絶縁膜層を除去する工程と、
当該エッチングストッパー膜層を全て半導体基板上から
除去する工程とを含む半導体装置の製造方法である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、バイポーラトランジスタとＭＯＳトランジスタとが
同一基板上に形成されている半導体装置であって、当該
半導体装置に於ける当該バイポーラトランジスタ形成領
域に配置されている素子分離膜層の膜厚が、当該半導体
装置に於ける当該ＭＯＳトランジスタ形成領域に配置さ
れている素子分離膜層の膜厚よりも薄くなる様に構成さ
れた半導体装置であり、又本発明に係る第２の態様とし
ては、バイポーラトランジスタ形成領域とＭＯＳトラン
ジスタ形成領域とが予め定められた半導体基板におい
て、当該半導体基板上に素子分離絶縁膜層を選択的に形
成する工程と、第１の絶縁膜層とエッチングストッパー
膜層とをこの順に当該半導体基板上に形成する工程と、
当該エッチングストッパー膜層を該ＭＯＳトランジスタ
形成領域内の少なくとも１つの当該素子分離絶縁膜層上
に残す工程と、当該半導体基板上の該第１の絶縁膜層及
び当該エッチングストッパー膜層上に該第１の絶縁膜層
よりも厚い第２の絶縁膜層を形成する工程と、該バイポ
ーラトランジスタ形成領域にバイポーラトランジスタを
形成する工程、当該第２の絶縁膜層を除去する工程と、
当該エッチングストッパー膜層を全て半導体基板上から
除去する工程とを含む半導体装置の製造方法である。
【００３１】
【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を採用
しており、その技術的な特徴部分は、ＢｉＣＭＯＳ−Ｓ
ＲＡＭ半導体装置に於いて、ゲート長が０．３μｍ以下
の短チャネルＭＯＳトランジスタと高性能なＢｉｐトラ
ンジスタの両立を実現するために、将来ＭＯＳトランジ
スタが形成される領域上にのみポリシリコンからなるス
トッパー層を設けて製造することにある。
半導体装置の製造方法は、上記した様な技術構成を採用
しており、その技術的な特徴部分は、ＢｉＣＭＯＳ−Ｓ
ＲＡＭ半導体装置に於いて、ゲート長が０．３μｍ以下
の短チャネルＭＯＳトランジスタと高性能なＢｉｐトラ
ンジスタの両立を実現するために、将来ＭＯＳトランジ
スタが形成される領域上にのみポリシリコンからなるス
トッパー層を設けて製造することにある。
【００３２】このポリシリコンのストッパー層は、Ｂｉ
ｐトランジスタを形成する前にシリコン基板上及びポリ
シリコンのストッパー層上に堆積した酸化シリコン膜を
除去する際にＭＯＳトランジスタ形成領域部の素子分離
酸化シリコン膜がエッチングされないという役目を果た
すものである。従って、ＭＯＳトランジスタ形成領域部
の素子分離酸化シリコン膜が薄くならず、ＭＯＳトラン
ジスタのゲート電極−シリコン基板間にかかる電界強度
が増加しないので、寄生ＭＯＳトランジスタのしきい値
電圧が低下することがなく、寄生トランジスタがＯＮし
やすくはならない。
ｐトランジスタを形成する前にシリコン基板上及びポリ
シリコンのストッパー層上に堆積した酸化シリコン膜を
除去する際にＭＯＳトランジスタ形成領域部の素子分離
酸化シリコン膜がエッチングされないという役目を果た
すものである。従って、ＭＯＳトランジスタ形成領域部
の素子分離酸化シリコン膜が薄くならず、ＭＯＳトラン
ジスタのゲート電極−シリコン基板間にかかる電界強度
が増加しないので、寄生ＭＯＳトランジスタのしきい値
電圧が低下することがなく、寄生トランジスタがＯＮし
やすくはならない。
【００３３】つまり、ＢｉＣＭＯＳ−ＳＲＡＭ半導体装
置に於いて、製品の誤動作が生じるということはなく、
歩留まりの低下は生じないという効果が得られる。ま
た、将来ＭＯＳトランジスタが形成されるＭＯＳトラン
ジスタ形成領域上にのみポリシリコンからなるストッパ
ー層を、供述する様に、例えばウェットエッチング工程
を実行する際に設けたものであるから、Ｂｉｐトランジ
スタを形成する前にシリコン基板上及びポリシリコンの
ストッパー層上に堆積した酸化シリコン膜を除去する際
にオーバーエッチングを施しても、ＭＯＳトランジスタ
形成領域部の素子分離酸化シリコン膜がエッチングされ
ないので、酸化シリコン膜つまり、ＬＯＣＯＳからなる
分離酸化膜層を厚く設定することが可能となる。
置に於いて、製品の誤動作が生じるということはなく、
歩留まりの低下は生じないという効果が得られる。ま
た、将来ＭＯＳトランジスタが形成されるＭＯＳトラン
ジスタ形成領域上にのみポリシリコンからなるストッパ
ー層を、供述する様に、例えばウェットエッチング工程
を実行する際に設けたものであるから、Ｂｉｐトランジ
スタを形成する前にシリコン基板上及びポリシリコンの
ストッパー層上に堆積した酸化シリコン膜を除去する際
にオーバーエッチングを施しても、ＭＯＳトランジスタ
形成領域部の素子分離酸化シリコン膜がエッチングされ
ないので、酸化シリコン膜つまり、ＬＯＣＯＳからなる
分離酸化膜層を厚く設定することが可能となる。
【００３４】その結果として、ＢｉｐトランジスタのＥ
−Ｂ容量の増加が抑制され、Ｂｉｐトランジスタの高周
波特性が向上し、高性能なＢｉｐトランジスタが実現可
能となる。つまり、高速動作が可能なＢｉＣＭＯＳ−Ｓ
ＲＡＭ半導体装置が実現できることになる。
−Ｂ容量の増加が抑制され、Ｂｉｐトランジスタの高周
波特性が向上し、高性能なＢｉｐトランジスタが実現可
能となる。つまり、高速動作が可能なＢｉＣＭＯＳ−Ｓ
ＲＡＭ半導体装置が実現できることになる。
【００３５】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図１（Ａ）は、本発明に係る半導体装置の一具
体例の構成を示す断面図であって、図中、バイポーラト
ランジスタ４０とＭＯＳトランジスタ５０とが同一基板
１上に形成されている半導体装置６０であって、当該半
導体装置６０に於ける当該バイポーラトランジスタ形成
領域４５に配置されている素子分離膜層３−１の膜厚ｂ
が、当該半導体装置６０に於ける当該ＭＯＳトランジス
タ形成領域５５に配置されている素子分離膜層３−２の
膜厚ａよりも薄くなる様に構成された半導体装置６０が
示されている。
装置の製造方法の具体例を図面を参照しながら詳細に説
明する。図１（Ａ）は、本発明に係る半導体装置の一具
体例の構成を示す断面図であって、図中、バイポーラト
ランジスタ４０とＭＯＳトランジスタ５０とが同一基板
１上に形成されている半導体装置６０であって、当該半
導体装置６０に於ける当該バイポーラトランジスタ形成
領域４５に配置されている素子分離膜層３−１の膜厚ｂ
が、当該半導体装置６０に於ける当該ＭＯＳトランジス
タ形成領域５５に配置されている素子分離膜層３−２の
膜厚ａよりも薄くなる様に構成された半導体装置６０が
示されている。
【００３６】更に、本発明に係る当該半導体装置６０に
於いては、当該半導体装置６０に於ける当該バイポーラ
トランジスタ形成領域４５と当該ＭＯＳトランジスタ形
成領域５５の境界部近傍７０に配置されている当該素子
分離膜層３−３は、その表面に段差部３０が形成されて
いるものである。又、本発明に係る当該半導体装置６０
に於いては、当該バイポーラトランジスタ形成領域４５
に形成されているバイポーラトランジスタ４０のエミッ
タ電極１２の側縁部４２に残存する酸化シリコン膜層１
８の膜厚ｃが、当該ＭＯＳトランジスタ形成領域５５に
形成されているＭＯＳトランジスタ５０のゲート酸化膜
層１９の膜厚ｄよりも厚くなる様に構成されているもの
である。
於いては、当該半導体装置６０に於ける当該バイポーラ
トランジスタ形成領域４５と当該ＭＯＳトランジスタ形
成領域５５の境界部近傍７０に配置されている当該素子
分離膜層３−３は、その表面に段差部３０が形成されて
いるものである。又、本発明に係る当該半導体装置６０
に於いては、当該バイポーラトランジスタ形成領域４５
に形成されているバイポーラトランジスタ４０のエミッ
タ電極１２の側縁部４２に残存する酸化シリコン膜層１
８の膜厚ｃが、当該ＭＯＳトランジスタ形成領域５５に
形成されているＭＯＳトランジスタ５０のゲート酸化膜
層１９の膜厚ｄよりも厚くなる様に構成されているもの
である。
【００３７】尚、本発明に於ける半導体装置６０の他の
具体例としては、図１（Ｂ）に示す様に、当該ＭＯＳト
ランジスタ形成領域５５の一部のゲート酸化膜層１９或
いは分離素子膜層３−２の上で、且つゲート電極２０形
成部とは異なる部位に抵抗層２５が形成されている半導
体装置６０である。本発明に於ける当該抵抗層２５は、
多結晶シリコンで有っても良く又は、窒化シリコンで有
っても良い。
具体例としては、図１（Ｂ）に示す様に、当該ＭＯＳト
ランジスタ形成領域５５の一部のゲート酸化膜層１９或
いは分離素子膜層３−２の上で、且つゲート電極２０形
成部とは異なる部位に抵抗層２５が形成されている半導
体装置６０である。本発明に於ける当該抵抗層２５は、
多結晶シリコンで有っても良く又は、窒化シリコンで有
っても良い。
【００３８】以下に、本発明に係る当該半導体装置６０
の構成及びその製造方法に付いて図１及び図３乃至図５
を参照しながら詳細に説明する。図５を参照すると、本
発明の一実施例としての断面図が示されている。基板１
中にはＢｉｐトランジスタ４０を形成するためのＮ型低
濃度不純物領域２、コレクタＮ型高濃度不純物領域４、
Ｎ型埋め込み層５、ベースＰ型低濃度不純物領域７、ベ
ースＰ型高濃度不純物領域８、エミッタＮ型高濃度不純
物領域１１、ＭＯＳトランジスタ５０を形成するための
ウェル領域６が形成されている。この基板１の主面上に
素子分離膜３−２が形成されている。
の構成及びその製造方法に付いて図１及び図３乃至図５
を参照しながら詳細に説明する。図５を参照すると、本
発明の一実施例としての断面図が示されている。基板１
中にはＢｉｐトランジスタ４０を形成するためのＮ型低
濃度不純物領域２、コレクタＮ型高濃度不純物領域４、
Ｎ型埋め込み層５、ベースＰ型低濃度不純物領域７、ベ
ースＰ型高濃度不純物領域８、エミッタＮ型高濃度不純
物領域１１、ＭＯＳトランジスタ５０を形成するための
ウェル領域６が形成されている。この基板１の主面上に
素子分離膜３−２が形成されている。
【００３９】そして、本発明に従って、絶縁膜１８が形
成され、Ｂｉｐトランジスタ４０を形成するエミッタコ
ンタクトホール１０、エミッタ電極１２が形成され、そ
の後絶縁膜１６が形成され、エッチングストッパー層１
７が形成されている。かかる本発明の半導体装置６０に
おいては、エッチングストッパー層１７が将来ＭＯＳト
ランジスタが形成されるＭＯＳトランジスタ形成領域５
５の部分を覆っているので、基板１上全面に形成された
絶縁膜１８をウェットエッチング技術によって除去する
際、ＭＯＳトランジスタ部の素子分離膜３が同時にエッ
チングされて膜減りすることがない。
成され、Ｂｉｐトランジスタ４０を形成するエミッタコ
ンタクトホール１０、エミッタ電極１２が形成され、そ
の後絶縁膜１６が形成され、エッチングストッパー層１
７が形成されている。かかる本発明の半導体装置６０に
おいては、エッチングストッパー層１７が将来ＭＯＳト
ランジスタが形成されるＭＯＳトランジスタ形成領域５
５の部分を覆っているので、基板１上全面に形成された
絶縁膜１８をウェットエッチング技術によって除去する
際、ＭＯＳトランジスタ部の素子分離膜３が同時にエッ
チングされて膜減りすることがない。
【００４０】従って、ＭＯＳトランジスタ形成領域５５
の素子分離膜３−２が薄くならず、ＭＯＳトランジスタ
５０のゲート電極２０−シリコン基板１間にかかる電界
強度が増加しないので、寄生ＭＯＳトランジスタのしき
い値電圧が低下することがなく、寄生トランジスタがＯ
Ｎしやすくはならない。つまり、半導体装置６０に於け
る素子の誤動作が生じるということはなく、歩留まりの
低下は生じないという効果がもたらされる。
の素子分離膜３−２が薄くならず、ＭＯＳトランジスタ
５０のゲート電極２０−シリコン基板１間にかかる電界
強度が増加しないので、寄生ＭＯＳトランジスタのしき
い値電圧が低下することがなく、寄生トランジスタがＯ
Ｎしやすくはならない。つまり、半導体装置６０に於け
る素子の誤動作が生じるということはなく、歩留まりの
低下は生じないという効果がもたらされる。
【００４１】従って、高速動作が要求される半導体装置
を実現しようとしたときに歩留まりが低下するのを防止
できる点において、従来技術から大きく向上した技術で
あることがわかる。しかも、本具体例の形態では、絶縁
膜１８は十分に厚くできるので、Ｂｉｐトランジスタの
寄生容量の増加を抑制できるし、絶縁膜１６はＭＯＳト
ランジスタの能力ｕｐのため薄膜化が可能となるので、
半導体装置の高速化が容易になるという効果が得られ
る。
を実現しようとしたときに歩留まりが低下するのを防止
できる点において、従来技術から大きく向上した技術で
あることがわかる。しかも、本具体例の形態では、絶縁
膜１８は十分に厚くできるので、Ｂｉｐトランジスタの
寄生容量の増加を抑制できるし、絶縁膜１６はＭＯＳト
ランジスタの能力ｕｐのため薄膜化が可能となるので、
半導体装置の高速化が容易になるという効果が得られ
る。
【００４２】上記具体例とは別の具体例としては、図１
（Ｂ）に示す様に、例えば、周辺回路部に相当する部分
に形成される、上記のエッチングストッパー層１７を除
去せずに、例えばＥＣＬ回路の抵抗層２５として使用す
る目的で意識的に残すこともできる。そのような構成に
するときには、ＭＯＳトランジスタ部５０のエッチング
ストッパー層１７のみを除去し、その後、図１（Ｂ）に
示すようにゲート絶縁膜１９を形成し、ゲート電極２０
を形成する。
（Ｂ）に示す様に、例えば、周辺回路部に相当する部分
に形成される、上記のエッチングストッパー層１７を除
去せずに、例えばＥＣＬ回路の抵抗層２５として使用す
る目的で意識的に残すこともできる。そのような構成に
するときには、ＭＯＳトランジスタ部５０のエッチング
ストッパー層１７のみを除去し、その後、図１（Ｂ）に
示すようにゲート絶縁膜１９を形成し、ゲート電極２０
を形成する。
【００４３】従って、ＥＣＬ回路を使用する半導体装置
を実現する際には、本発明の目的が達成されることは勿
論、新たにＥＣＬ回路の抵抗を作り込むための工程数の
増加を伴わなくてもよいという効果を奏する。次に、本
発明の具体例に係る半導体装置とその製造方法の一例を
図面を参照して詳細に説明する。
を実現する際には、本発明の目的が達成されることは勿
論、新たにＥＣＬ回路の抵抗を作り込むための工程数の
増加を伴わなくてもよいという効果を奏する。次に、本
発明の具体例に係る半導体装置とその製造方法の一例を
図面を参照して詳細に説明する。
【００４４】実施例１ 図１〜図５に本発明の実施例に係る製造手順を示してあ
る。なお、図２に示す工程までは、上記した従来例の製
造方法に於ける（１）〜（９）の各工程で述べた製造方
法と同じであるのでここでは省略し、図２の構造が形成
された以降の各工程について以下に詳細に説明する。 （１）先ず、図３に示す様に、シリコン基板１を熱酸化
して酸化シリコン膜層１６を約１０ｎｍの厚さで形成す
る。 （２）次いで、ＣＶＤ技術を用い、酸化シリコン膜１６
上に多結晶シリコン膜層１７を約１００ｎｍの厚さで形
成する。当該多結晶シリコン膜１７が、本発明に於ける
エッチングストッパー膜層に相当するものである。 （３）その後、フォトリソグラフィー技術を用い、当該
エッチングストッパー膜層である多結晶シリコン膜層１
７を、将来Ｂｉｐトランジスタ４０が形成されるバイポ
ーラトランジスタ形成領域４５に相当する部分のみ除去
するようにパターニングする。ここまでの過程の断面図
を図３に示す。 （４）続いて、図４に示す様に、ＣＶＤ技術を用い、シ
リコン基板１、素子分離酸化シリコン膜３−１、３−３
等及びエッチングストッパー膜層である多結晶シリコン
膜層１７上に酸化シリコン膜層１８を約１００ｎｍの厚
さで形成する。 （５）その後、当該酸化シリコン膜層１８の全面を適宜
のレジスト（図４には図示されてはいない）を塗布した
後、フォトリソグラフィー技術を用い、バイポーラトラ
ンジスタ形成領域４５に於けるバイポーラトランジスタ
４０が形成される予定の部位に当該バイポーラトランジ
スタのエミッタコンタクトホール１０に相当する当該レ
ジストの部分を開口する。 （６）次にエッチング技術を用いて当該酸化シリコン膜
１８をエッチングし、エミッタコンタクトホール１０を
形成する。 （７）続いて、当該レジストを除去した後、ＣＶＤ技術
を用い、酸化シリコン膜１８上に多結晶シリコン膜層１
３を約１５０ｎｍの厚さで形成する。
る。なお、図２に示す工程までは、上記した従来例の製
造方法に於ける（１）〜（９）の各工程で述べた製造方
法と同じであるのでここでは省略し、図２の構造が形成
された以降の各工程について以下に詳細に説明する。 （１）先ず、図３に示す様に、シリコン基板１を熱酸化
して酸化シリコン膜層１６を約１０ｎｍの厚さで形成す
る。 （２）次いで、ＣＶＤ技術を用い、酸化シリコン膜１６
上に多結晶シリコン膜層１７を約１００ｎｍの厚さで形
成する。当該多結晶シリコン膜１７が、本発明に於ける
エッチングストッパー膜層に相当するものである。 （３）その後、フォトリソグラフィー技術を用い、当該
エッチングストッパー膜層である多結晶シリコン膜層１
７を、将来Ｂｉｐトランジスタ４０が形成されるバイポ
ーラトランジスタ形成領域４５に相当する部分のみ除去
するようにパターニングする。ここまでの過程の断面図
を図３に示す。 （４）続いて、図４に示す様に、ＣＶＤ技術を用い、シ
リコン基板１、素子分離酸化シリコン膜３−１、３−３
等及びエッチングストッパー膜層である多結晶シリコン
膜層１７上に酸化シリコン膜層１８を約１００ｎｍの厚
さで形成する。 （５）その後、当該酸化シリコン膜層１８の全面を適宜
のレジスト（図４には図示されてはいない）を塗布した
後、フォトリソグラフィー技術を用い、バイポーラトラ
ンジスタ形成領域４５に於けるバイポーラトランジスタ
４０が形成される予定の部位に当該バイポーラトランジ
スタのエミッタコンタクトホール１０に相当する当該レ
ジストの部分を開口する。 （６）次にエッチング技術を用いて当該酸化シリコン膜
１８をエッチングし、エミッタコンタクトホール１０を
形成する。 （７）続いて、当該レジストを除去した後、ＣＶＤ技術
を用い、酸化シリコン膜１８上に多結晶シリコン膜層１
３を約１５０ｎｍの厚さで形成する。
【００４５】その後、イオン注入技術を用い、当該開口
部１０を介して、不純物（例えばヒ素）を注入する。こ
こで、イオン注入の条件は、濃度１×１０16〜１．５×
１０16ｃｍ-2、加速電圧６０〜７０ｋｅＶである。そし
て、８５０〜９００℃で１５〜２５分間熱処理を行い、
当該多結晶シリコン膜層１３から不純物（ヒ素）をシリ
コン基板１へ熱拡散させ、ＢｉｐエミッタＮ型高濃度不
純物領域１１を形成する。 （８）その後、フォトリソグラフィー技術を用い、Ｂｉ
ｐエミッタ電極１２をパターニングにより形成する。こ
こまでの過程により得られた当該半導体装置の断面図を
図４に示す。 （９）次いで、ウェットエッチング技術を用い、当該酸
化シリコン膜１８を除去する。このウェットエッチング
で当該バイポーラトランジスタ形成領域４５に設けられ
ている素子分離酸化膜層３−１の表面全体及び場合によ
っては、図１に示す様に、当該バイポーラトランジスタ
形成領域４５と当該ＭＯＳトランジスタ形成領域５５の
境界部近傍に位置する当該素子分離酸化膜層３−３の一
部が、削られて当該膜層の膜厚減りが生じるが、隣接Ｂ
ｉｐトランジスタ間の距離というのは隣接ＭＯＳトラン
ジスタとの距離と比較して十分遠いので特に問題になる
ことではない。
部１０を介して、不純物（例えばヒ素）を注入する。こ
こで、イオン注入の条件は、濃度１×１０16〜１．５×
１０16ｃｍ-2、加速電圧６０〜７０ｋｅＶである。そし
て、８５０〜９００℃で１５〜２５分間熱処理を行い、
当該多結晶シリコン膜層１３から不純物（ヒ素）をシリ
コン基板１へ熱拡散させ、ＢｉｐエミッタＮ型高濃度不
純物領域１１を形成する。 （８）その後、フォトリソグラフィー技術を用い、Ｂｉ
ｐエミッタ電極１２をパターニングにより形成する。こ
こまでの過程により得られた当該半導体装置の断面図を
図４に示す。 （９）次いで、ウェットエッチング技術を用い、当該酸
化シリコン膜１８を除去する。このウェットエッチング
で当該バイポーラトランジスタ形成領域４５に設けられ
ている素子分離酸化膜層３−１の表面全体及び場合によ
っては、図１に示す様に、当該バイポーラトランジスタ
形成領域４５と当該ＭＯＳトランジスタ形成領域５５の
境界部近傍に位置する当該素子分離酸化膜層３−３の一
部が、削られて当該膜層の膜厚減りが生じるが、隣接Ｂ
ｉｐトランジスタ間の距離というのは隣接ＭＯＳトラン
ジスタとの距離と比較して十分遠いので特に問題になる
ことではない。
【００４６】また、エミッタ電極１２の下部、つまり、
当該エミッタ電極１２の側縁部４２に湾曲状に残存して
いる酸化シリコン膜層１８の膜厚は、充分厚いので、Ｅ
−Ｂ容量が増加することもない。ここまでの過程の断面
を図５に示す。 （１０）その後、フォトリソグラフィー技術を用い、Ｂ
ｉｐトランジスタ４０の上部のみフォトレジストで覆
う。 （１１）次いで、ドライエッチング技術を用い、当該多
結晶シリコン膜層で構成された当該エッチングストッパ
ー膜層１７を除去する。 （１２）続いて、シリコン基板１を熱酸化してゲート酸
化シリコン膜１９を約７ｎｍの厚さで形成する。この熱
酸化時に、素子分離酸化シリコン膜３−２の一部、Ｂｉ
ｐエミッタ電極１２を形成している多結晶シリコン膜１
３の上部及び側面部、当該Ｂｉｐエミッタ電極１２の側
壁部４２に残存している酸化シリコン膜１８の側面部も
同時に酸化される。 （１３）次いで、ＣＶＤ技術を用い、ＭＯＳトランジス
タ形成領域に於けるゲート酸化シリコン膜１９上にゲー
ト電極２０を形成する為の多結晶シリコン膜層２２を約
１００ｎｍの厚さで形成する。
当該エミッタ電極１２の側縁部４２に湾曲状に残存して
いる酸化シリコン膜層１８の膜厚は、充分厚いので、Ｅ
−Ｂ容量が増加することもない。ここまでの過程の断面
を図５に示す。 （１０）その後、フォトリソグラフィー技術を用い、Ｂ
ｉｐトランジスタ４０の上部のみフォトレジストで覆
う。 （１１）次いで、ドライエッチング技術を用い、当該多
結晶シリコン膜層で構成された当該エッチングストッパ
ー膜層１７を除去する。 （１２）続いて、シリコン基板１を熱酸化してゲート酸
化シリコン膜１９を約７ｎｍの厚さで形成する。この熱
酸化時に、素子分離酸化シリコン膜３−２の一部、Ｂｉ
ｐエミッタ電極１２を形成している多結晶シリコン膜１
３の上部及び側面部、当該Ｂｉｐエミッタ電極１２の側
壁部４２に残存している酸化シリコン膜１８の側面部も
同時に酸化される。 （１３）次いで、ＣＶＤ技術を用い、ＭＯＳトランジス
タ形成領域に於けるゲート酸化シリコン膜１９上にゲー
ト電極２０を形成する為の多結晶シリコン膜層２２を約
１００ｎｍの厚さで形成する。
【００４７】その後、リンを熱拡散させ、高融点金属で
あるＴｉやＷとシリコンの化合物（シリサイド）を約１
００ｎｍの厚さでスパッタし、ポリサイド構造とする。 （１４）最後に、フォトリソグラフィー技術を用い、当
該多結晶シリコン膜層２２をパターニングすることによ
って、ゲート電極２０を形成して最終製品である半導体
装置６０が形成される。
あるＴｉやＷとシリコンの化合物（シリサイド）を約１
００ｎｍの厚さでスパッタし、ポリサイド構造とする。 （１４）最後に、フォトリソグラフィー技術を用い、当
該多結晶シリコン膜層２２をパターニングすることによ
って、ゲート電極２０を形成して最終製品である半導体
装置６０が形成される。
【００４８】ここまでの過程の断面図を図１に示す。本
発明に於ける上記具体例に於いては、前記した工程
（９）に示したウェットエッチングを行っても、エッチ
ングストッパー膜層１７が存在していたためにＭＯＳト
ランジスタ形成領域５５に配置されている素子分離酸化
シリコン膜層３−２は、図１（Ａ）に於けるａに示すよ
うに、当初に当該素子分離酸化シリコン膜層３−２を形
成したときとほぼ同等の厚さのまま残っている。
発明に於ける上記具体例に於いては、前記した工程
（９）に示したウェットエッチングを行っても、エッチ
ングストッパー膜層１７が存在していたためにＭＯＳト
ランジスタ形成領域５５に配置されている素子分離酸化
シリコン膜層３−２は、図１（Ａ）に於けるａに示すよ
うに、当初に当該素子分離酸化シリコン膜層３−２を形
成したときとほぼ同等の厚さのまま残っている。
【００４９】実施例２ 上記した具体例に於いては、例えば、周辺回路部のエッ
チングストッパー膜層１７を完全に除去してしまった
が、本具体例に於いては、図１（Ｂ）に示す様に、半導
体装置にＥＣＬ回路を使用するときには、当該エッチン
グストッパー膜層１７を除去せずにＥＣＬ回路の抵抗層
２５として残すこともできる。
チングストッパー膜層１７を完全に除去してしまった
が、本具体例に於いては、図１（Ｂ）に示す様に、半導
体装置にＥＣＬ回路を使用するときには、当該エッチン
グストッパー膜層１７を除去せずにＥＣＬ回路の抵抗層
２５として残すこともできる。
【００５０】その場合には、図５に示す工程まで終了し
た後に、フォトリソグラフィー技術を用い、将来ＥＣＬ
回路の抵抗として用いる部分のみフォトレジストで覆
い、ドライエッチング技術により当該ＭＯＳトランジス
タ形成領域５５に於ける当該エッチングストッパー膜層
１７を除去する。その後、上記した具体例に於ける工程
（１２）からの工程と同様なステップを使用する事によ
って、図１（Ｂ）に示す様に、当該ＭＯＳトランジスタ
形成領域５５に抵抗層２５が形成された半導体装置６０
を得る事が出来る。
た後に、フォトリソグラフィー技術を用い、将来ＥＣＬ
回路の抵抗として用いる部分のみフォトレジストで覆
い、ドライエッチング技術により当該ＭＯＳトランジス
タ形成領域５５に於ける当該エッチングストッパー膜層
１７を除去する。その後、上記した具体例に於ける工程
（１２）からの工程と同様なステップを使用する事によ
って、図１（Ｂ）に示す様に、当該ＭＯＳトランジスタ
形成領域５５に抵抗層２５が形成された半導体装置６０
を得る事が出来る。
【００５１】この方法によれば、ＥＣＬ回路を使用する
半導体装置を実現する際に、本発明の目的が達成される
ことは勿論、新たにＥＣＬ回路の抵抗層２５を作り込む
ための工程数の増加を伴わなくてもよいという利点が得
られる。以上説明した様に、本発明に係る半導体装置６
０の製造方法の一具体例に於いては、バイポーラトラン
ジスタ形成領域４５とＭＯＳトランジスタ形成領域５５
とが予め定められた半導体基板１において、当該半導体
基板１上に素子分離絶縁膜層３を選択的に形成する工程
と、第１の絶縁膜層１６とエッチングストッパー膜層１
７とをこの順に当該半導体基板１上に形成する工程と、
当該エッチングストッパー膜層１７を該ＭＯＳトランジ
スタ形成領域５５内の少なくとも１つの当該素子分離絶
縁膜層３−２上に残す工程と、当該半導体基板１上の該
第１の絶縁膜層１６及び当該エッチングストッパー膜層
１７上に該第１の絶縁膜層１６よりも厚い第２の絶縁膜
層１８を形成する工程と、該バイポーラトランジスタ形
成領域４５にバイポーラトランジスタ４０を形成する工
程、当該第２の絶縁膜層１８を除去する工程と、当該エ
ッチングストッパー膜層１７を全て半導体基板１上から
除去する工程及び最後にＭＯＳトランジスタ形成領域５
５にＭＯＳトランジスタ５０を形成する工程とから構成
されている半導体装置の製造方法である。
半導体装置を実現する際に、本発明の目的が達成される
ことは勿論、新たにＥＣＬ回路の抵抗層２５を作り込む
ための工程数の増加を伴わなくてもよいという利点が得
られる。以上説明した様に、本発明に係る半導体装置６
０の製造方法の一具体例に於いては、バイポーラトラン
ジスタ形成領域４５とＭＯＳトランジスタ形成領域５５
とが予め定められた半導体基板１において、当該半導体
基板１上に素子分離絶縁膜層３を選択的に形成する工程
と、第１の絶縁膜層１６とエッチングストッパー膜層１
７とをこの順に当該半導体基板１上に形成する工程と、
当該エッチングストッパー膜層１７を該ＭＯＳトランジ
スタ形成領域５５内の少なくとも１つの当該素子分離絶
縁膜層３−２上に残す工程と、当該半導体基板１上の該
第１の絶縁膜層１６及び当該エッチングストッパー膜層
１７上に該第１の絶縁膜層１６よりも厚い第２の絶縁膜
層１８を形成する工程と、該バイポーラトランジスタ形
成領域４５にバイポーラトランジスタ４０を形成する工
程、当該第２の絶縁膜層１８を除去する工程と、当該エ
ッチングストッパー膜層１７を全て半導体基板１上から
除去する工程及び最後にＭＯＳトランジスタ形成領域５
５にＭＯＳトランジスタ５０を形成する工程とから構成
されている半導体装置の製造方法である。
【００５２】又、本発明に於ける当該半導体装置６０の
製造方法の他の具体例としては、バイポーラトランジス
タ形成領域４５とＭＯＳトランジスタ形成領域５５とが
予め定められた半導体基板１において、当該半導体基板
１上に素子分離絶縁膜層３を選択的に形成する工程と、
第１の絶縁膜層１６とエッチングストッパー膜層１７と
をこの順に当該半導体基板１上に形成する工程と、当該
エッチングストッパー膜層１７を該ＭＯＳトランジスタ
形成領域５５内の少なくとも１つの当該素子分離絶縁膜
層３−２上に残す工程と、当該半導体基板１上の該第１
の絶縁膜層１６及び当該エッチングストッパー膜層１７
上に該第１の絶縁膜層１６よりも厚い第２の絶縁膜層１
８を形成する工程と、該バイポーラトランジスタ形成領
域４５にバイポーラトランジスタ４０を形成する工程、
当該第２の絶縁膜層１８を除去する工程と、当該エッチ
ングストッパー膜層１７を当該半導体基板１上に一部残
して残りは除去する工程及び最後にＭＯＳトランジスタ
形成領域５５にＭＯＳトランジスタ５０を形成する工程
とを含む半導体装置の製造方法である。
製造方法の他の具体例としては、バイポーラトランジス
タ形成領域４５とＭＯＳトランジスタ形成領域５５とが
予め定められた半導体基板１において、当該半導体基板
１上に素子分離絶縁膜層３を選択的に形成する工程と、
第１の絶縁膜層１６とエッチングストッパー膜層１７と
をこの順に当該半導体基板１上に形成する工程と、当該
エッチングストッパー膜層１７を該ＭＯＳトランジスタ
形成領域５５内の少なくとも１つの当該素子分離絶縁膜
層３−２上に残す工程と、当該半導体基板１上の該第１
の絶縁膜層１６及び当該エッチングストッパー膜層１７
上に該第１の絶縁膜層１６よりも厚い第２の絶縁膜層１
８を形成する工程と、該バイポーラトランジスタ形成領
域４５にバイポーラトランジスタ４０を形成する工程、
当該第２の絶縁膜層１８を除去する工程と、当該エッチ
ングストッパー膜層１７を当該半導体基板１上に一部残
して残りは除去する工程及び最後にＭＯＳトランジスタ
形成領域５５にＭＯＳトランジスタ５０を形成する工程
とを含む半導体装置の製造方法である。
【００５３】本発明に於ける当該エッチングストッパー
膜層１７は、多結晶シリコンであっても良く、或いは、
窒化シリコンであっても良い。
膜層１７は、多結晶シリコンであっても良く、或いは、
窒化シリコンであっても良い。
【００５４】
【発明の効果】本発明に係る当該半導体装置及び当該半
導体装置の製造方法は、上記した様な技術構成を採用し
ているので、製造過程の途中においてＭＯＳトランジス
タ部５０にエッチングストッパー膜層１７を設けること
により、寄生ＭＯＳトランジスタのしきい値電圧の低下
を招かずに、ゲート長が０．３μｍ以下の短チャネルＭ
ＯＳトランジスタ５０と高性能なＢｉｐトランジスタ４
０が両立できるという効果が得られる。
導体装置の製造方法は、上記した様な技術構成を採用し
ているので、製造過程の途中においてＭＯＳトランジス
タ部５０にエッチングストッパー膜層１７を設けること
により、寄生ＭＯＳトランジスタのしきい値電圧の低下
を招かずに、ゲート長が０．３μｍ以下の短チャネルＭ
ＯＳトランジスタ５０と高性能なＢｉｐトランジスタ４
０が両立できるという効果が得られる。
【００５５】また、製造過程の途中においてＭＯＳトラ
ンジスタ部５０にエッチングストッパー膜層１７を設け
ることにより、Ｂｉｐトランジスタ４０のエミッタ電極
下部に存在する絶縁膜を厚くすることができるので、Ｂ
ｉｐトランジスタ４０のＥ−Ｂ容量の増加を招かず、高
速動作が可能な半導体装置を容易に提供することができ
るという効果が得られる。
ンジスタ部５０にエッチングストッパー膜層１７を設け
ることにより、Ｂｉｐトランジスタ４０のエミッタ電極
下部に存在する絶縁膜を厚くすることができるので、Ｂ
ｉｐトランジスタ４０のＥ−Ｂ容量の増加を招かず、高
速動作が可能な半導体装置を容易に提供することができ
るという効果が得られる。
【図１】図１（Ａ）は、本発明に係る半導体装置の一具
体例の構成を示す断面図であり、図１（Ｂ）は、本発明
に係る半導体装置の他の具体例の構成を示す断面図であ
る。
体例の構成を示す断面図であり、図１（Ｂ）は、本発明
に係る半導体装置の他の具体例の構成を示す断面図であ
る。
【図２】図２は、従来の及び本発明に係る半導体装置の
製造工程に於ける共通の初期の工程に於いて得られた中
間体の断面構造を示す図である。
製造工程に於ける共通の初期の工程に於いて得られた中
間体の断面構造を示す図である。
【図３】図３は、本発明に於ける図２の工程以降に於け
る各工程を経て形成された中間体の断面構造を示す図で
ある。
る各工程を経て形成された中間体の断面構造を示す図で
ある。
【図４】図４は、本発明に於ける図３の工程以降に於け
る各工程を経て形成された中間体の断面構造を示す図で
ある。
る各工程を経て形成された中間体の断面構造を示す図で
ある。
【図５】図５は、本発明に於ける図４の工程以降に於け
る各工程を経て形成された中間体の断面構造を示す図で
ある。
る各工程を経て形成された中間体の断面構造を示す図で
ある。
【図６】図６は、従来の半導体装置の製造工程に於ける
図２の工程以降に於ける各工程を経て形成された中間体
の断面構造を示す図である。
図２の工程以降に於ける各工程を経て形成された中間体
の断面構造を示す図である。
【図７】図７は、従来の半導体装置の製造工程に於ける
図６の工程以降に於ける各工程を経て形成された中間体
の断面構造を示す図である。
図６の工程以降に於ける各工程を経て形成された中間体
の断面構造を示す図である。
【図８】図８は、従来の半導体装置の製造工程に於ける
図７の工程以降に於ける各工程を経て形成された半導体
装置の断面構造を示す図である。
図７の工程以降に於ける各工程を経て形成された半導体
装置の断面構造を示す図である。
１…シリコン基板 ２…ＢｉｐＮ型低濃度不純物領域 ３、３−１、３−２、３−３…素子分離酸化シリコン膜
層 ４…ＢｉｐコレクタＮ型高濃度不純物領域 ５…ＢｉｐＮ型埋め込み層 ６…Ｐ型ウェル領域 ７…ＢｉｐベースＰ型低濃度不純物領域 ８…ＢｉｐベースＰ型高濃度不純物領域 ９…酸化シリコン膜 １０…エミッタコンタクトホール １１…ＢｉｐエミッタＮ型高濃度不純物領域 １２…Ｂｉｐエミッタ電極 １３…多結晶シリコン １４…ゲート酸化シリコン膜 １５…ゲート電極 １６…酸化シリコン膜、第１の絶縁膜層 １７…エッチングストッパー膜層 １８…酸化シリコン膜、第２の絶縁膜層 １９…ゲート酸化シリコン膜 ２０…ゲート電極 ２２…多結晶シリコン膜層 ２５…抵抗層 ３０…段差部 ３３…フォトレジスト ４０…バイポーラトランジスタ ４２…側縁部 ４５…ＭＯＳトランジスタ形成領域 ５０…ＭＯＳトランジスタ ５５…ＭＯＳトランジスタ形成領域 ６０…半導体装置 ７０…ＭＯＳトランジスタ形成領域とバイポーラトラン
ジスタ形成領域の境界部
層 ４…ＢｉｐコレクタＮ型高濃度不純物領域 ５…ＢｉｐＮ型埋め込み層 ６…Ｐ型ウェル領域 ７…ＢｉｐベースＰ型低濃度不純物領域 ８…ＢｉｐベースＰ型高濃度不純物領域 ９…酸化シリコン膜 １０…エミッタコンタクトホール １１…ＢｉｐエミッタＮ型高濃度不純物領域 １２…Ｂｉｐエミッタ電極 １３…多結晶シリコン １４…ゲート酸化シリコン膜 １５…ゲート電極 １６…酸化シリコン膜、第１の絶縁膜層 １７…エッチングストッパー膜層 １８…酸化シリコン膜、第２の絶縁膜層 １９…ゲート酸化シリコン膜 ２０…ゲート電極 ２２…多結晶シリコン膜層 ２５…抵抗層 ３０…段差部 ３３…フォトレジスト ４０…バイポーラトランジスタ ４２…側縁部 ４５…ＭＯＳトランジスタ形成領域 ５０…ＭＯＳトランジスタ ５５…ＭＯＳトランジスタ形成領域 ６０…半導体装置 ７０…ＭＯＳトランジスタ形成領域とバイポーラトラン
ジスタ形成領域の境界部
Claims (12)
- 【請求項１】 バイポーラトランジスタとＭＯＳトラン
ジスタとが同一基板上に形成されている半導体装置であ
って、当該半導体装置に於ける当該バイポーラトランジ
スタ形成領域に配置されている素子分離膜層の膜厚が、
当該半導体装置に於ける当該ＭＯＳトランジスタ形成領
域に配置されている素子分離膜層の膜厚よりも薄い事を
特徴とする半導体装置。 - 【請求項２】 当該半導体装置に於ける当該バイポーラ
トランジスタ形成領域と当該ＭＯＳトランジスタ形成領
域の境界部近傍に配置されている当該素子分離膜層は、
その表面に段差部が形成されている事を特徴とする請求
項１記載の半導体装置。 - 【請求項３】 当該バイポーラトランジスタ形成領域に
形成されているバイポーラトランジスタのエミッタ電極
の側縁部に残存する酸化シリコン膜層の膜厚が、当該Ｍ
ＯＳトランジスタ形成領域に形成されているＭＯＳトラ
ンジスタのゲート酸化膜層の膜厚よりも厚くなる様に構
成されている事を特徴とする請求項１又は２に記載の半
導体装置。 - 【請求項４】 ＭＯＳトランジスタ形成領域の一部のゲ
ート酸化膜層若しくは分離素子膜上で、且つゲート電極
形成部とは異なる部位に抵抗層が形成されている事を特
徴とする請求項１乃至３の何れかに記載の半導体装置。 - 【請求項５】 当該抵抗層は、多結晶シリコンであるこ
とを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 当該抵抗層は、窒化シリコンであること
を特徴とする請求項４に記載の半導体装置。 - 【請求項７】 バイポーラトランジスタ形成領域とＭＯ
Ｓトランジスタ形成領域とが予め定められた半導体基板
において、当該半導体基板上に素子分離絶縁膜層を選択
的に形成する工程と、第１の絶縁膜層とエッチングスト
ッパー膜層とをこの順に当該半導体基板上に形成する工
程と、当該エッチングストッパー膜層を該ＭＯＳトラン
ジスタ形成領域内の少なくとも１つの当該素子分離絶縁
膜層上に残す工程と、当該半導体基板上の該第１の絶縁
膜層及び当該エッチングストッパー膜層上に該第１の絶
縁膜層よりも厚い第２の絶縁膜層を形成する工程と、該
バイポーラトランジスタ形成領域にバイポーラトランジ
スタを形成する工程、当該第２の絶縁膜層を除去する工
程と、当該エッチングストッパー膜層を全て半導体基板
上から除去する工程とを含む事を特徴とする半導体装置
の製造方法。 - 【請求項８】 当該エッチングストッパー膜層は、多結
晶シリコンであることを特徴とする請求項７に記載の半
導体装置の製造方法。 - 【請求項９】 当該エッチングストッパー膜層は、窒化
シリコンであることを特徴とする請求項７に記載の半導
体装置の製造方法。 - 【請求項１０】 バイポーラトランジスタ形成領域とＭ
ＯＳトランジスタ形成領域とが予め定められた半導体基
板において、当該半導体基板上に素子分離絶縁膜層を選
択的に形成する工程と、第１の絶縁膜層とエッチングス
トッパー膜層とをこの順に当該半導体基板上に形成する
工程と、当該エッチングストッパー膜層を該ＭＯＳトラ
ンジスタ形成領域内の少なくとも１つの当該素子分離絶
縁膜層上に残す工程と、当該半導体基板上の該第１の絶
縁膜層及び当該エッチングストッパー膜層上に該第１の
絶縁膜層よりも厚い第２の絶縁膜層を形成する工程と、
該バイポーラトランジスタ形成領域にバイポーラトラン
ジスタを形成する工程、当該第２の絶縁膜層を除去する
工程と、当該エッチングストッパー膜層を当該半導体基
板上に一部残して残りは除去する工程とを含む事を特徴
とする半導体装置の製造方法。 - 【請求項１１】 当該エッチングストッパー膜層は、多
結晶シリコンであることを特徴とする請求項１０に記載
の半導体装置の製造方法。 - 【請求項１２】 当該エッチングストッパー膜層は、窒
化シリコンであることを特徴とする請求項１０に記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049290A JP3132455B2 (ja) | 1998-03-02 | 1998-03-02 | 半導体装置の製造方法 |
| KR1019990006788A KR100350760B1 (ko) | 1998-03-02 | 1999-03-02 | 바이폴러 영역 및 ｍｏｓ 영역사이에 두께가 다른 분리 영역을 가지는 반도체 집적 ｂｉ－ｍｏｓ 회로 및 그 제조공정 |
| US09/260,070 US6225179B1 (en) | 1998-03-02 | 1999-03-02 | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
| CN99102772A CN1230777A (zh) | 1998-03-02 | 1999-03-02 | 集成电路及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049290A JP3132455B2 (ja) | 1998-03-02 | 1998-03-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11251467A true JPH11251467A (ja) | 1999-09-17 |
| JP3132455B2 JP3132455B2 (ja) | 2001-02-05 |
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