JPH1125200A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1125200A JPH1125200A JP9176870A JP17687097A JPH1125200A JP H1125200 A JPH1125200 A JP H1125200A JP 9176870 A JP9176870 A JP 9176870A JP 17687097 A JP17687097 A JP 17687097A JP H1125200 A JPH1125200 A JP H1125200A
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- voltage
- terminal
- current
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/122—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for optimisation, e.g. least square fitting, linear programming, critical path analysis, gradient method
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- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 最大又は最小位置検出並列信号処理回路で高
精度なアナログ信号の検索が困難。 【解決手段】 トランジスタ８のゲートが第一の容量手
段１３を介して信号入力端子に接続され、ゲートと第一
の容量手段１３の共通接続点が第二の容量手段１２の一
方の端子側に接続され、ドレインと第二の容量手段１２
の他方の端子側との間に、ドレイン電流の増減に対応し
て該ドレイン電流をより増減させるように第二の容量手
段の他方の端子側の電圧を変動させる制御手段２７，２
８，１８が接続されてなる回路単位が複数個設けられ、
複数の回路単位の各トランジスタのソースは共通接続さ
れて定電流源に接続され、第二の容量手段１２の他方の
端子側の電圧により、各信号入力端子に印加される信号
電圧についての最大又は最小電圧位置検出を行う。
精度なアナログ信号の検索が困難。 【解決手段】 トランジスタ８のゲートが第一の容量手
段１３を介して信号入力端子に接続され、ゲートと第一
の容量手段１３の共通接続点が第二の容量手段１２の一
方の端子側に接続され、ドレインと第二の容量手段１２
の他方の端子側との間に、ドレイン電流の増減に対応し
て該ドレイン電流をより増減させるように第二の容量手
段の他方の端子側の電圧を変動させる制御手段２７，２
８，１８が接続されてなる回路単位が複数個設けられ、
複数の回路単位の各トランジスタのソースは共通接続さ
れて定電流源に接続され、第二の容量手段１２の他方の
端子側の電圧により、各信号入力端子に印加される信号
電圧についての最大又は最小電圧位置検出を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、並列信号処理を行
う半導体集積回路に関するものである。
う半導体集積回路に関するものである。
【０００２】
【従来の技術】現在、信号処理技術の急速な発達に伴
い、パターン認識、音声認識、画像理解等のノイマン型
コンピューターが苦手とするニューロ情報処理が注目を
集めている。その処理の中心となるのが、人間の脳細胞
がおこなっている完全並列信号処理である。多数のデー
タの中から最大又は最小値を持つデータの格納位置を検
出する並列比較処理を、現在のＬＳＩの信号処理回路の
メインであるバイナリィ・デジタル回路を行うと、莫大
な回路素子数と共に大きな消費電力を必要とし、リアル
タイム応答は困難であった。これに対して多数のデータ
をアナログ信号として扱い、そのままアナログ信号処理
をして、上記並列信号処理を高速に行う回路が「J.Lazz
aro,S.Ryckebusch, M.A.Mahowald, and C.A.Mead, “ W
inner-Take-All Networks of O(n) Complexity, ”in A
dvances in Neural Information Processing Systems 1
(San Mateo, CA:Morgan Kaufman 1989) pp.703-711 」
や、「G.Gauwenberghs and V.Pedroni, “A charge-bas
ed CMOS parallel analog vector quantizer, ”in Adv
ances in Neural Information Processing Systems 7(C
ambridge, MA:The MIT Press 1995) pp.779-786 」に提
案されていた。
い、パターン認識、音声認識、画像理解等のノイマン型
コンピューターが苦手とするニューロ情報処理が注目を
集めている。その処理の中心となるのが、人間の脳細胞
がおこなっている完全並列信号処理である。多数のデー
タの中から最大又は最小値を持つデータの格納位置を検
出する並列比較処理を、現在のＬＳＩの信号処理回路の
メインであるバイナリィ・デジタル回路を行うと、莫大
な回路素子数と共に大きな消費電力を必要とし、リアル
タイム応答は困難であった。これに対して多数のデータ
をアナログ信号として扱い、そのままアナログ信号処理
をして、上記並列信号処理を高速に行う回路が「J.Lazz
aro,S.Ryckebusch, M.A.Mahowald, and C.A.Mead, “ W
inner-Take-All Networks of O(n) Complexity, ”in A
dvances in Neural Information Processing Systems 1
(San Mateo, CA:Morgan Kaufman 1989) pp.703-711 」
や、「G.Gauwenberghs and V.Pedroni, “A charge-bas
ed CMOS parallel analog vector quantizer, ”in Adv
ances in Neural Information Processing Systems 7(C
ambridge, MA:The MIT Press 1995) pp.779-786 」に提
案されていた。
【０００３】図１０に従来の最大位置検出並列信号処理
回路を示す。第一の入力信号電流１００、第二の信号電
流１０１、第Ｎの入力信号電流１０２、のＮ個の入力信
号データ列を持ち、入力信号電流１００，１０１，１０
２の一方の端子は電源電圧１に接続され、信号電流が出
力される他方の端子は、それぞれソースが接地されたＮ
ＭＯＳトランジスタ１０３，１０４，１０５のドレイン
端子に接続されて、ゲート端子は共通接続されている。
またＮＭＯＳトランジスタ１０３，１０４，１０５のド
レイン端子には、それぞれＮＭＯＳトランジスタ１０
６，１０７，１０８のゲート端子が接続され、ＮＭＯＳ
トランジスタ１０６，１０７，１０８の各々のソース端
子はＮＭＯＳトランジスタ１０３，１０４，１０５の共
通接続されたゲート端子に接続されている。またこのＮ
ＭＯＳトランジスタ１０３，１０４，１０５のゲート端
子及びＮＭＯＳトランジスタ１０６，１０７，１０８の
ソースの共通接続点と接地電位２の間に電流源Ｉc １０
９が接続されている。入力信号電流源１００の電流値を
Ｉ1、入力信号電流源１０１の電流値をＩ2、入力信号電
流源１０３の電流値をＩnとし、Ｉ2 ＝Ｉn 、Ｉ1 ＞Ｉ2
＝Ｉn の関係にあるとし、入力データ列の中でＩ1が一
番大きいとする。ＮＭＯＳトランジスタ１０３，１０
４，１０５，１０６，１０７，１０８はすべてＭＯＳの
Ｖthよりもかなり低いサブスレッショルド領域で動作し
ている。それぞれの入力電流Ｉ1，Ｉ2，ＩnがＮＭＯＳ
トランジスタ１０３，１０４，１０５に入力されること
により、各々のトランジスタのゲート・ソース電圧は上
昇するが、各ゲート端子は共通接続されている為、最大
電流Ｉ1 が流れているＮＭＯＳトランジスタ１０３のゲ
ート・ソース電圧が支配的となり、各ＮＭＯＳトランジ
スタ１０３，１０４，１０５のゲート共通電位は、Ｖc
＝Ｖo・ｌn （Ｉ2 ／Ｉo ）となる（Ｖo ＝ＫＴ／ｑ，
Ｉo は定数）。ＮＭＯＳトランジスタ１０４，１０５の
ゲートがＶc でバイアスされるとドレイン電流をＩ1 と
同等の電流を引き込もうとドレイン端子を駆動しようと
するが、ＮＭＯＳトランジスタ１０４，１０５のドレイ
ン端子に配給される電流Ｉ2 ，Ｉn はＩ1 よりも小さい
ため、各々のドレイン・ソース電圧を下げることによっ
て、ＮＭＯＳトランジスタ１０４，１０５のドレイン電
流をＩ2 ，Ｉn に設定する。この為、最大入力電流以外
の入力電流源と接続されたＮＭＯＳトランジスタのドレ
イン端子はその電圧を下げる。ＮＭＯＳトランジスタ１
０７，１０８のゲート電位はこの為下がり、最大電流入
力を受けているＮＭＯＳトランジスタ１０６のゲート電
位のみが、上昇する。この時のＮＭＯＳトランジスタ１
０６のゲート端子とＮＭＯＳトランジスタ１０３のドレ
イン端子の共通接続点の電圧は、それぞれのトランジス
タのゲート・ソース電圧の和Ｖi1＝Ｖo・ｌn （Ｉ1 ／
Ｉo ）＋Ｖo・ｌn （Ｉc ／Ｉo ）となる。この為、電
流源１０９の電流Ｉc は、最大電流入力を受けたＮＭＯ
Ｓトランジスタ１０６に集中する。この様に、ＮＭＯＳ
トランジスタ１０６，１０７，１０８のゲート電圧をモ
ニターすることで、最大入力電流を受けたセルのみに電
圧が生じ、その他のセルの電圧は０に抑圧されること
で、信号の最大位置を並列処理で検出することができ
る。
回路を示す。第一の入力信号電流１００、第二の信号電
流１０１、第Ｎの入力信号電流１０２、のＮ個の入力信
号データ列を持ち、入力信号電流１００，１０１，１０
２の一方の端子は電源電圧１に接続され、信号電流が出
力される他方の端子は、それぞれソースが接地されたＮ
ＭＯＳトランジスタ１０３，１０４，１０５のドレイン
端子に接続されて、ゲート端子は共通接続されている。
またＮＭＯＳトランジスタ１０３，１０４，１０５のド
レイン端子には、それぞれＮＭＯＳトランジスタ１０
６，１０７，１０８のゲート端子が接続され、ＮＭＯＳ
トランジスタ１０６，１０７，１０８の各々のソース端
子はＮＭＯＳトランジスタ１０３，１０４，１０５の共
通接続されたゲート端子に接続されている。またこのＮ
ＭＯＳトランジスタ１０３，１０４，１０５のゲート端
子及びＮＭＯＳトランジスタ１０６，１０７，１０８の
ソースの共通接続点と接地電位２の間に電流源Ｉc １０
９が接続されている。入力信号電流源１００の電流値を
Ｉ1、入力信号電流源１０１の電流値をＩ2、入力信号電
流源１０３の電流値をＩnとし、Ｉ2 ＝Ｉn 、Ｉ1 ＞Ｉ2
＝Ｉn の関係にあるとし、入力データ列の中でＩ1が一
番大きいとする。ＮＭＯＳトランジスタ１０３，１０
４，１０５，１０６，１０７，１０８はすべてＭＯＳの
Ｖthよりもかなり低いサブスレッショルド領域で動作し
ている。それぞれの入力電流Ｉ1，Ｉ2，ＩnがＮＭＯＳ
トランジスタ１０３，１０４，１０５に入力されること
により、各々のトランジスタのゲート・ソース電圧は上
昇するが、各ゲート端子は共通接続されている為、最大
電流Ｉ1 が流れているＮＭＯＳトランジスタ１０３のゲ
ート・ソース電圧が支配的となり、各ＮＭＯＳトランジ
スタ１０３，１０４，１０５のゲート共通電位は、Ｖc
＝Ｖo・ｌn （Ｉ2 ／Ｉo ）となる（Ｖo ＝ＫＴ／ｑ，
Ｉo は定数）。ＮＭＯＳトランジスタ１０４，１０５の
ゲートがＶc でバイアスされるとドレイン電流をＩ1 と
同等の電流を引き込もうとドレイン端子を駆動しようと
するが、ＮＭＯＳトランジスタ１０４，１０５のドレイ
ン端子に配給される電流Ｉ2 ，Ｉn はＩ1 よりも小さい
ため、各々のドレイン・ソース電圧を下げることによっ
て、ＮＭＯＳトランジスタ１０４，１０５のドレイン電
流をＩ2 ，Ｉn に設定する。この為、最大入力電流以外
の入力電流源と接続されたＮＭＯＳトランジスタのドレ
イン端子はその電圧を下げる。ＮＭＯＳトランジスタ１
０７，１０８のゲート電位はこの為下がり、最大電流入
力を受けているＮＭＯＳトランジスタ１０６のゲート電
位のみが、上昇する。この時のＮＭＯＳトランジスタ１
０６のゲート端子とＮＭＯＳトランジスタ１０３のドレ
イン端子の共通接続点の電圧は、それぞれのトランジス
タのゲート・ソース電圧の和Ｖi1＝Ｖo・ｌn （Ｉ1 ／
Ｉo ）＋Ｖo・ｌn （Ｉc ／Ｉo ）となる。この為、電
流源１０９の電流Ｉc は、最大電流入力を受けたＮＭＯ
Ｓトランジスタ１０６に集中する。この様に、ＮＭＯＳ
トランジスタ１０６，１０７，１０８のゲート電圧をモ
ニターすることで、最大入力電流を受けたセルのみに電
圧が生じ、その他のセルの電圧は０に抑圧されること
で、信号の最大位置を並列処理で検出することができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、図１０
に示した最大位置検出並列信号処理回路で高精度なアナ
ログ信号の検索を行おうとした場合、幾つかの問題があ
った。最大入力信号電流値との差が僅かな差しかない入
力電流が存在した場合、その入力を受けるＮＭＯＳトラ
ンジスタのドレイン端子電圧は０にはならず、最大電流
入力を受けるＮＭＯＳトランジスタのドレイン端子電圧
に対して、僅かながら低下するにとどまる。この為、後
処理の最大位置検出系の回路に高精度な電圧コンパレー
ターを必要とし、回路を複雑化させていた。またＮＭＯ
Ｓトランジスタのしきい値Ｖthのばらつきにより同一電
流入力でも、発生するゲート・ソース間電圧Ｖgsが異な
り、正確なアナログ信号の大小の比較ができなくなる問
題があった。従来例における回路のＭＯＳの動作モード
はゲート・ソース電圧ＶgsがＶth以下のサブスレッショ
ルド領域で動作させている為、電圧に対する電流が指数
関数的に決まるので、電圧バラツキに対する設定電流値
の値も指数関数的にバラツキ、検出精度を悪化させてい
た。
に示した最大位置検出並列信号処理回路で高精度なアナ
ログ信号の検索を行おうとした場合、幾つかの問題があ
った。最大入力信号電流値との差が僅かな差しかない入
力電流が存在した場合、その入力を受けるＮＭＯＳトラ
ンジスタのドレイン端子電圧は０にはならず、最大電流
入力を受けるＮＭＯＳトランジスタのドレイン端子電圧
に対して、僅かながら低下するにとどまる。この為、後
処理の最大位置検出系の回路に高精度な電圧コンパレー
ターを必要とし、回路を複雑化させていた。またＮＭＯ
Ｓトランジスタのしきい値Ｖthのばらつきにより同一電
流入力でも、発生するゲート・ソース間電圧Ｖgsが異な
り、正確なアナログ信号の大小の比較ができなくなる問
題があった。従来例における回路のＭＯＳの動作モード
はゲート・ソース電圧ＶgsがＶth以下のサブスレッショ
ルド領域で動作させている為、電圧に対する電流が指数
関数的に決まるので、電圧バラツキに対する設定電流値
の値も指数関数的にバラツキ、検出精度を悪化させてい
た。
【０００５】
【課題を解決するための手段及び作用】本発明は上記問
題点を解決する為に、絶縁ゲート型トランジスタのゲー
トが第一の容量手段を介して信号入力端子に接続され、
該ゲートと該第一の容量手段のフローティングとなる共
通接続点が第二の容量手段の一方の端子側に接続され、
該絶縁ゲート型トランジスタのドレインと該第二の容量
手段の他方の端子側との間に、該絶縁ゲート型トランジ
スタのドレイン電流の増減に対応して該ドレイン電流を
より増減させるように該第二の容量手段の他方の端子側
の電圧を変動させる制御手段が接続されてなる回路単位
が複数個設けられ、複数の該回路単位の各絶縁ゲート型
トランジスタのソースは共通接続されて定電流源に接続
された半導体集積回路であって、各回路単位は前記絶縁
ゲート型トランジスタのソース電流の増減に対応して前
記ドレイン電流をより増減させる正帰還ループをそれぞ
れ構成してなり、前記第二の容量手段の他方の端子側の
電圧により、前記複数の回路単位の各信号入力端子に印
加される信号電圧についての最大電圧位置検出又は最小
電圧位置検出を行ってなる半導体集積回路を提供する。
題点を解決する為に、絶縁ゲート型トランジスタのゲー
トが第一の容量手段を介して信号入力端子に接続され、
該ゲートと該第一の容量手段のフローティングとなる共
通接続点が第二の容量手段の一方の端子側に接続され、
該絶縁ゲート型トランジスタのドレインと該第二の容量
手段の他方の端子側との間に、該絶縁ゲート型トランジ
スタのドレイン電流の増減に対応して該ドレイン電流を
より増減させるように該第二の容量手段の他方の端子側
の電圧を変動させる制御手段が接続されてなる回路単位
が複数個設けられ、複数の該回路単位の各絶縁ゲート型
トランジスタのソースは共通接続されて定電流源に接続
された半導体集積回路であって、各回路単位は前記絶縁
ゲート型トランジスタのソース電流の増減に対応して前
記ドレイン電流をより増減させる正帰還ループをそれぞ
れ構成してなり、前記第二の容量手段の他方の端子側の
電圧により、前記複数の回路単位の各信号入力端子に印
加される信号電圧についての最大電圧位置検出又は最小
電圧位置検出を行ってなる半導体集積回路を提供する。
【０００６】上記構成の半導体集積回路により、複数の
該比較参照電圧（信号電圧）の中で最も大きい又は最も
小さい比較参照電圧を入力信号として持つ該電流入力電
圧出力正帰還ループ回路に、正帰還効果により該定電流
源の電流が全て最終的に集中してしまう為、僅かな入力
アナログ信号の差でも最大または最小入力のセルのみ出
力を検出でき、高精度な入力アナログ信号の最大位置又
は最小位置検出を、素子数の少ない回路で実現し、集積
度を大幅に向上させた。
該比較参照電圧（信号電圧）の中で最も大きい又は最も
小さい比較参照電圧を入力信号として持つ該電流入力電
圧出力正帰還ループ回路に、正帰還効果により該定電流
源の電流が全て最終的に集中してしまう為、僅かな入力
アナログ信号の差でも最大または最小入力のセルのみ出
力を検出でき、高精度な入力アナログ信号の最大位置又
は最小位置検出を、素子数の少ない回路で実現し、集積
度を大幅に向上させた。
【０００７】また本発明は、前記半導体集積回路におい
て、前記複数の回路単位に対応した複数の電圧入力電流
出力差動アンプを有し、各電圧入力電流出力差動アンプ
の反転入力端子が対応する前記回路単位の第二の容量手
段の他方の端子に接続され、各電圧入力電流出力差動ア
ンプの出力が対応する前記回路単位の第二の容量手段の
一方の端子に接続され、各電圧入力電流出力差動アンプ
の非反転入力端子が共通接続されて基準電源電位に接続
されてなり、前記電圧入力電流出力差動アンプはオフセ
ット補正回路を構成してなる半導体集積回路を提供す
る。
て、前記複数の回路単位に対応した複数の電圧入力電流
出力差動アンプを有し、各電圧入力電流出力差動アンプ
の反転入力端子が対応する前記回路単位の第二の容量手
段の他方の端子に接続され、各電圧入力電流出力差動ア
ンプの出力が対応する前記回路単位の第二の容量手段の
一方の端子に接続され、各電圧入力電流出力差動アンプ
の非反転入力端子が共通接続されて基準電源電位に接続
されてなり、前記電圧入力電流出力差動アンプはオフセ
ット補正回路を構成してなる半導体集積回路を提供す
る。
【０００８】上記構成の半導体集積回路により、製造上
の絶縁ゲート型トランジスタのＶthバラツキによる該電
流入力電圧出力正帰還ループ回路のオフセットを差動ア
ンプで検出し、該第二の容量手段の一方の端子のフォロ
ーティングノードに補正値を書き込むことで、該電流入
力電圧出力正帰還ループ回路のアナログ信号検出精度を
高め、僅かな差分しかないアナログ信号の大小関係の判
定を可能とした。回路をシンプルな構成にした為、各セ
ルとなる該電流入力電圧出力正帰還ループ回路の一つ一
つに、このオフセットキャンセル機能を付加することが
できる。また、多数のデータ列の比較参照をチップ上で
実現しようとした場合、回路の占有チップ面積が上がり
チップ内におけるＶthの相対バラツキが発生するが、上
記オフセットキャンセル機能により完全にキャンセルす
ることが出来、温度特性にも安定した入力データ最大位
置検出回路（または入力データ最小位置検出回路）が実
現できる。
の絶縁ゲート型トランジスタのＶthバラツキによる該電
流入力電圧出力正帰還ループ回路のオフセットを差動ア
ンプで検出し、該第二の容量手段の一方の端子のフォロ
ーティングノードに補正値を書き込むことで、該電流入
力電圧出力正帰還ループ回路のアナログ信号検出精度を
高め、僅かな差分しかないアナログ信号の大小関係の判
定を可能とした。回路をシンプルな構成にした為、各セ
ルとなる該電流入力電圧出力正帰還ループ回路の一つ一
つに、このオフセットキャンセル機能を付加することが
できる。また、多数のデータ列の比較参照をチップ上で
実現しようとした場合、回路の占有チップ面積が上がり
チップ内におけるＶthの相対バラツキが発生するが、上
記オフセットキャンセル機能により完全にキャンセルす
ることが出来、温度特性にも安定した入力データ最大位
置検出回路（または入力データ最小位置検出回路）が実
現できる。
【０００９】これらの提案により、現在のバイナリィデ
ジタル回路では、莫大な回路素子数と共に大きな消費電
力を必要とした完全並列信号処理を、本発明を用いて高
精度アナログ処理することでシンプルな回路構成かつ低
消費電力でこれを構成することを可能とし、信号処理の
リアルタイム性を、飛躍的に向上させることを可能とし
た。
ジタル回路では、莫大な回路素子数と共に大きな消費電
力を必要とした完全並列信号処理を、本発明を用いて高
精度アナログ処理することでシンプルな回路構成かつ低
消費電力でこれを構成することを可能とし、信号処理の
リアルタイム性を、飛躍的に向上させることを可能とし
た。
【００１０】
【実施例】以下、本発明による実施例について、図面を
参照しつつ詳細に説明する。 ［第一の実施例］図１は、本発明の第一実施例を示すＮ
入力データ最大位置検出回路の回路図である。Ｎ個のデ
ータ列が比較処理される場合、入力端子１には第一番目
の入力データ電圧Ｖ1、入力端子２には第二番目の入力
データ電圧Ｖ2、入力端子３には第Ｎ番目の入力データ
電圧Ｖn が入力される。説明の便宜上、第三番目から第
Ｎ−１番目の入力データは入力データ電圧Ｖ1，Ｖ2，Ｖ
nよりも小さい電圧が入力されているものとして省略し
た。
参照しつつ詳細に説明する。 ［第一の実施例］図１は、本発明の第一実施例を示すＮ
入力データ最大位置検出回路の回路図である。Ｎ個のデ
ータ列が比較処理される場合、入力端子１には第一番目
の入力データ電圧Ｖ1、入力端子２には第二番目の入力
データ電圧Ｖ2、入力端子３には第Ｎ番目の入力データ
電圧Ｖn が入力される。説明の便宜上、第三番目から第
Ｎ−１番目の入力データは入力データ電圧Ｖ1，Ｖ2，Ｖ
nよりも小さい電圧が入力されているものとして省略し
た。
【００１１】入力端子１，２，３に印加された入力デー
タ電圧Ｖ1，Ｖ2，Ｖnはそれぞれ容量手段１３，１５，
１７に接続される。容量手段１３，１５，１７の他方の
端子はそれぞれ容量手段１２，１４，１６とＮＭＯＳト
ランジスタ８，９，１０のゲート端子に接続され、それ
ぞれ第一，第二及び第三のフローティングポイントを形
成している。これら第一，第二及び第三のフローティン
グポイントには、各々スイッチ手段５２，５３，５４が
接続されており、スイッチ手段５２，５３，５４の他方
の端子は、第一の基準電源５５に接続されている。ＮＭ
ＯＳトランジスタ８，９，１０のソース端子は共通接続
されており、（低圧側電源電位となる）接地電位５０と
の間に値がＩw の定電流源７が接続される。ＮＭＯＳト
ランジスタ８，９，１０の各々のドレイン端子は、ゲー
トとソースが接続されたＰＭＯＳトランジスタ２７，２
９，３１とつながる。ＰＭＯＳトランジスタ２７，２
９，３１の各々のゲート・ソース共通接続点はＰＭＯＳ
トランジスタ２８，３０，３２のゲートに接続され、Ｐ
ＭＯＳトランジスタ２７と２８、２９と３０、，３１と
３２の各々の対でカレントミラー回路を構成し、ＮＭＯ
Ｓトランジスタ８，９，１０のドレイン電流Ｉ1 ，Ｉ2
，Ｉn のミラー値をＰＭＯＳトランジスタ２８，３
０，３２のドレイン電流Ｉd28，Ｉd30，Ｉd32として取
り出す。ＰＭＯＳトランジスタ２７〜３２のドレインは
（高圧側電源電位となる）電源電位５１に接続される。
ＰＭＯＳトランジスタ２８，３０，３２のドレイン端子
はそれぞれ容量手段１８，１９，２０と容量手段１２，
１４，１６とスイッチ手段２１，２２，２３とバッファ
インバーター２４，２５，２６と接続され、それぞれ、
第四，第五及び第六のフローティングポイントを構成し
ている。バッファインバーター２４，２５，２６の各々
の処理結果は出力端子４，５，６より取り出される。
タ電圧Ｖ1，Ｖ2，Ｖnはそれぞれ容量手段１３，１５，
１７に接続される。容量手段１３，１５，１７の他方の
端子はそれぞれ容量手段１２，１４，１６とＮＭＯＳト
ランジスタ８，９，１０のゲート端子に接続され、それ
ぞれ第一，第二及び第三のフローティングポイントを形
成している。これら第一，第二及び第三のフローティン
グポイントには、各々スイッチ手段５２，５３，５４が
接続されており、スイッチ手段５２，５３，５４の他方
の端子は、第一の基準電源５５に接続されている。ＮＭ
ＯＳトランジスタ８，９，１０のソース端子は共通接続
されており、（低圧側電源電位となる）接地電位５０と
の間に値がＩw の定電流源７が接続される。ＮＭＯＳト
ランジスタ８，９，１０の各々のドレイン端子は、ゲー
トとソースが接続されたＰＭＯＳトランジスタ２７，２
９，３１とつながる。ＰＭＯＳトランジスタ２７，２
９，３１の各々のゲート・ソース共通接続点はＰＭＯＳ
トランジスタ２８，３０，３２のゲートに接続され、Ｐ
ＭＯＳトランジスタ２７と２８、２９と３０、，３１と
３２の各々の対でカレントミラー回路を構成し、ＮＭＯ
Ｓトランジスタ８，９，１０のドレイン電流Ｉ1 ，Ｉ2
，Ｉn のミラー値をＰＭＯＳトランジスタ２８，３
０，３２のドレイン電流Ｉd28，Ｉd30，Ｉd32として取
り出す。ＰＭＯＳトランジスタ２７〜３２のドレインは
（高圧側電源電位となる）電源電位５１に接続される。
ＰＭＯＳトランジスタ２８，３０，３２のドレイン端子
はそれぞれ容量手段１８，１９，２０と容量手段１２，
１４，１６とスイッチ手段２１，２２，２３とバッファ
インバーター２４，２５，２６と接続され、それぞれ、
第四，第五及び第六のフローティングポイントを構成し
ている。バッファインバーター２４，２５，２６の各々
の処理結果は出力端子４，５，６より取り出される。
【００１２】図２から図４に示す動作原理図を用いて、
最大データ位置検出回路の動作を説明する。基本的に入
力端子１，２，３に印加されたＮ個のデータ群の中か
ら、一番大きいデータの入力された回路の出力だけが
“Ｈ”になる。
最大データ位置検出回路の動作を説明する。基本的に入
力端子１，２，３に印加されたＮ個のデータ群の中か
ら、一番大きいデータの入力された回路の出力だけが
“Ｈ”になる。
【００１３】図２は本実施例におけるリセットモードの
動作原理図である。リセットモードは入力端子１，２，
３に比較電圧Ｖ1，Ｖ2，Ｖnを入力する前に、各電圧ノ
ードの初期設定の為に設けられた期間である。第一の制
御端子５６をアクティブにして、スイッチ手段５２，５
３，５４をオンさせて、入力端子１，２，３には第一の
基準電圧５５を印加する。これにより第一，第二及び第
三のフローティングポイントは第一の基準電圧５５にチ
ャージされ、容量手段１３，１５，１７の初期電荷を０
に設定する。また第四，第五及び第六のフローティング
ポイントである容量手段１８，１９，２０に接続されて
いるスイッチ手段２１，２２，２３をオンし、容量手段
１８，１９，２０の初期電荷を０とする。このリセット
状態において共通ソース接続をもった正帰還増幅用アン
プであるＮＭＯＳトランジスタ８，９，１０のゲート端
子すなわち第一，第二及び第三のフローティングポイン
トは、各トランジスタ共に基準電圧５５に設定されてい
る為、正帰還増幅アンプ用ＮＭＯＳトランジスタ８，
９，１０のドレイン電流Ｉ1 ，Ｉ2 ，Ｉn は等しくな
り、Ｉ1 ＝Ｉ2 ＝Ｉn が成り立つ（記述の上で省略した
Ｉ3 〜Ｉn-1の値は同様にＩ1 ＝Ｉ2 ＝Ｉn と等しくな
る。）。ドレイン電流Ｉ1 ，Ｉ2 ，Ｉn は各々カレント
ミラー回路対、２７と２８、２９と３０、３１と３２の
ＰＭＯＳトランジスタにミラーされ、カレントミラー回
路の出力であるＰＭＯＳトランジスタ２８，３０，３２
のドレイン電流Ｉd28 ，Ｉd30，Ｉd32として第四，第
五，第六のフローティングポイントに流れ込むがスイッ
チ手段２１，２２，２３がオンしている為、電位は接地
電位５０に固定されたまま、容量手段１８，１９，２０
をチャージすることはない。リセットモードでは、容量
手段１８，１９，２０の初期電荷を０に設定し、定電流
源７の定電流Ｉw を各電流入力電圧出力正帰還回路に等
分割して分流させ、カレントミラー回路を用いてＩ1 ＝
Ｉd28 ＝Ｉ2 ＝Ｉd30 ＝Ｉn ＝Ｉd32 に動作点を設定し
待機状態となる。
動作原理図である。リセットモードは入力端子１，２，
３に比較電圧Ｖ1，Ｖ2，Ｖnを入力する前に、各電圧ノ
ードの初期設定の為に設けられた期間である。第一の制
御端子５６をアクティブにして、スイッチ手段５２，５
３，５４をオンさせて、入力端子１，２，３には第一の
基準電圧５５を印加する。これにより第一，第二及び第
三のフローティングポイントは第一の基準電圧５５にチ
ャージされ、容量手段１３，１５，１７の初期電荷を０
に設定する。また第四，第五及び第六のフローティング
ポイントである容量手段１８，１９，２０に接続されて
いるスイッチ手段２１，２２，２３をオンし、容量手段
１８，１９，２０の初期電荷を０とする。このリセット
状態において共通ソース接続をもった正帰還増幅用アン
プであるＮＭＯＳトランジスタ８，９，１０のゲート端
子すなわち第一，第二及び第三のフローティングポイン
トは、各トランジスタ共に基準電圧５５に設定されてい
る為、正帰還増幅アンプ用ＮＭＯＳトランジスタ８，
９，１０のドレイン電流Ｉ1 ，Ｉ2 ，Ｉn は等しくな
り、Ｉ1 ＝Ｉ2 ＝Ｉn が成り立つ（記述の上で省略した
Ｉ3 〜Ｉn-1の値は同様にＩ1 ＝Ｉ2 ＝Ｉn と等しくな
る。）。ドレイン電流Ｉ1 ，Ｉ2 ，Ｉn は各々カレント
ミラー回路対、２７と２８、２９と３０、３１と３２の
ＰＭＯＳトランジスタにミラーされ、カレントミラー回
路の出力であるＰＭＯＳトランジスタ２８，３０，３２
のドレイン電流Ｉd28 ，Ｉd30，Ｉd32として第四，第
五，第六のフローティングポイントに流れ込むがスイッ
チ手段２１，２２，２３がオンしている為、電位は接地
電位５０に固定されたまま、容量手段１８，１９，２０
をチャージすることはない。リセットモードでは、容量
手段１８，１９，２０の初期電荷を０に設定し、定電流
源７の定電流Ｉw を各電流入力電圧出力正帰還回路に等
分割して分流させ、カレントミラー回路を用いてＩ1 ＝
Ｉd28 ＝Ｉ2 ＝Ｉd30 ＝Ｉn ＝Ｉd32 に動作点を設定し
待機状態となる。
【００１４】図３は、信号入力後の最大値位置検出処理
中の動作説明図である。スイッチ手段５２，５３，５４
をオフにして第一，第二及び第三のフローティングポイ
ントを完全フローティングとし、スイッチ手段２１，２
２，２３もオフにすると、ドレイン電流Ｉd28，Ｉd30，
Ｉd32が容量手段１８，１９，２０をチャージし始め
る。ここで入力信号の大きさがＶ1＞Ｖ2＞Ｖnの関係に
あるデータ群を各々入力端子１，２，３に印加すると、
第一，第二及び第三のフローティングポイントであるＮ
ＭＯＳトランジスタ８，９，１０のゲート電圧Ｖgs8，
Ｖgs9，Ｖgs10は入力信号の大きさに応じて上昇する。
入力電圧の関係がＶ1＞Ｖ2＞Ｖnの関係にあるため、Ｖg
s8＞Ｖgs9＞Ｖgs10となる。この時、ＮＭＯＳトランジ
スタ８のゲート電位Ｖgs8が一番高い為、ＮＭＯＳトラ
ンジスタ８のドレイン電流Ｉ1 が増加する。正帰還増幅
アンプ用のＮＭＯＳトランジスタ８，９，１０の電流配
給源である共通接続されたソース端子には定電流源７が
常に一定値の電流Ｉw を流している為、ＮＭＯＳトラン
ジスタ８のドレイン電流Ｉ1 が増加することで他のＮＭ
ＯＳトランジスタのドレイン電流は減少する。この為、
ドレイン電流の関係はＩ1＞Ｉ2＞Ｉnとなる。ここで、
それぞれのドレイン電流は、カレントミラー回路に入力
され、容量手段１８，１９，２０をチャージする。容量
手段１８，１９，２０は容量手段１２，１４，１６を介
してＮＭＯＳトランジスタ８，９，１０のゲート端子に
接続され正帰還の閉ループを形成する。すなわちドレイ
ン電流Ｉ1がミラーされてＩd28 となり、容量手段１８
をチャージする為、電位が増加し容量手段１２を介して
ＮＭＯＳトランジスタ８のゲート電圧Ｖgs8をさらに上
昇させる。この為、さらにドレイン電流Ｉ1 は上昇する
正帰還効果が働く。この正帰還効果は正帰還増幅アンプ
用のＮＭＯＳトランジスタのドレイン電流が大きい程、
増加率が大きく、各正帰還増幅アンプ用のＮＭＯＳトラ
ンジスタのソース共通接続端子に設定された定電流源の
電流値Ｉw は一定なので、各ドレイン電流の関係はＩ1
>>Ｉ2 >>Ｉn となる。Ｉw ＝Ｉ1 ＋Ｉ2 ＋…Ｉn の関係
は常に成立しているので、Ｉ1 が増加した分Ｉ2 ，Ｉn
は減少する。この様に最大入力電圧を受けた回路に電流
が集中し始める。
中の動作説明図である。スイッチ手段５２，５３，５４
をオフにして第一，第二及び第三のフローティングポイ
ントを完全フローティングとし、スイッチ手段２１，２
２，２３もオフにすると、ドレイン電流Ｉd28，Ｉd30，
Ｉd32が容量手段１８，１９，２０をチャージし始め
る。ここで入力信号の大きさがＶ1＞Ｖ2＞Ｖnの関係に
あるデータ群を各々入力端子１，２，３に印加すると、
第一，第二及び第三のフローティングポイントであるＮ
ＭＯＳトランジスタ８，９，１０のゲート電圧Ｖgs8，
Ｖgs9，Ｖgs10は入力信号の大きさに応じて上昇する。
入力電圧の関係がＶ1＞Ｖ2＞Ｖnの関係にあるため、Ｖg
s8＞Ｖgs9＞Ｖgs10となる。この時、ＮＭＯＳトランジ
スタ８のゲート電位Ｖgs8が一番高い為、ＮＭＯＳトラ
ンジスタ８のドレイン電流Ｉ1 が増加する。正帰還増幅
アンプ用のＮＭＯＳトランジスタ８，９，１０の電流配
給源である共通接続されたソース端子には定電流源７が
常に一定値の電流Ｉw を流している為、ＮＭＯＳトラン
ジスタ８のドレイン電流Ｉ1 が増加することで他のＮＭ
ＯＳトランジスタのドレイン電流は減少する。この為、
ドレイン電流の関係はＩ1＞Ｉ2＞Ｉnとなる。ここで、
それぞれのドレイン電流は、カレントミラー回路に入力
され、容量手段１８，１９，２０をチャージする。容量
手段１８，１９，２０は容量手段１２，１４，１６を介
してＮＭＯＳトランジスタ８，９，１０のゲート端子に
接続され正帰還の閉ループを形成する。すなわちドレイ
ン電流Ｉ1がミラーされてＩd28 となり、容量手段１８
をチャージする為、電位が増加し容量手段１２を介して
ＮＭＯＳトランジスタ８のゲート電圧Ｖgs8をさらに上
昇させる。この為、さらにドレイン電流Ｉ1 は上昇する
正帰還効果が働く。この正帰還効果は正帰還増幅アンプ
用のＮＭＯＳトランジスタのドレイン電流が大きい程、
増加率が大きく、各正帰還増幅アンプ用のＮＭＯＳトラ
ンジスタのソース共通接続端子に設定された定電流源の
電流値Ｉw は一定なので、各ドレイン電流の関係はＩ1
>>Ｉ2 >>Ｉn となる。Ｉw ＝Ｉ1 ＋Ｉ2 ＋…Ｉn の関係
は常に成立しているので、Ｉ1 が増加した分Ｉ2 ，Ｉn
は減少する。この様に最大入力電圧を受けた回路に電流
が集中し始める。
【００１５】図４は入力データの最大位置検出終了時の
動作説明図である。最大入力電圧を受けたＮＭＯＳトラ
ンジスタ８のドレイン電流Ｉ1 の上昇は、正帰還ループ
により加速され増加し、他の正帰還増幅アンプ用のＮＭ
ＯＳトランジスタのドレイン電流を減少させる競合作用
が生じる。最終的に各正帰還増幅アンプ用のＮＭＯＳト
ランジスタのソース共通接続端子に設定された定電流源
７の電流値Ｉw は一定なので、この定電流源７の電流は
最大入力電圧を受けたＮＭＯＳトランジスタ８に集中
し、他のトランジスタには配給されない。すなわちＩ1
＝Ｉw ，Ｉ2 ＝Ｉn ＝０となり回路ループが収束する。
この為、Ｉd28 ＝Ｉw ，Ｉd30 ＝Ｉd32 ＝０となり容量
手段１８は最終的に電源電圧までチャージされる。容量
手段１９，２０はＩ2 ＝Ｉn ＝０となる為、一定量チャ
ージされた後は、電流注入がなくなり電位の上昇はスト
ップする。バッファインバーター２４，２５，２６に適
当な論理しきい値を設定しておくことで、容量手段１８
のチャージ電圧のみが論理しきい値を超え、出力端子４
のみが“Ｈ”となり、他の出力端子５，６は“Ｌ”に固
定される。この様に最大入力信号を受けた回路のみ、ア
クティブ“Ｈ”となり、そのデータの格納位置を検出す
ることを可能とした。電流入力電圧出力正帰還ループ回
路に、正帰還効果により全ての電流入力電圧出力正帰還
ループ回路の入力に共通接続されている定電流源の電流
が最大入力電圧を受けた電流入力電圧出力正帰還ループ
回路に全て最終的に集中して配給される為、僅かな入力
アナログ信号の差でも最大入力のセルのみ出力がアクテ
ィブになり、高精度な入力アナログ信号の最大位置検出
を、素子数の少ない回路で実現し、集積度を大幅に向上
させた。またＭＯＳトランジスタの動作領域をサブスレ
ッショド領域に設定することで、低消費電力の大規模な
最大入力位置検出の並列処理を可能とした。
動作説明図である。最大入力電圧を受けたＮＭＯＳトラ
ンジスタ８のドレイン電流Ｉ1 の上昇は、正帰還ループ
により加速され増加し、他の正帰還増幅アンプ用のＮＭ
ＯＳトランジスタのドレイン電流を減少させる競合作用
が生じる。最終的に各正帰還増幅アンプ用のＮＭＯＳト
ランジスタのソース共通接続端子に設定された定電流源
７の電流値Ｉw は一定なので、この定電流源７の電流は
最大入力電圧を受けたＮＭＯＳトランジスタ８に集中
し、他のトランジスタには配給されない。すなわちＩ1
＝Ｉw ，Ｉ2 ＝Ｉn ＝０となり回路ループが収束する。
この為、Ｉd28 ＝Ｉw ，Ｉd30 ＝Ｉd32 ＝０となり容量
手段１８は最終的に電源電圧までチャージされる。容量
手段１９，２０はＩ2 ＝Ｉn ＝０となる為、一定量チャ
ージされた後は、電流注入がなくなり電位の上昇はスト
ップする。バッファインバーター２４，２５，２６に適
当な論理しきい値を設定しておくことで、容量手段１８
のチャージ電圧のみが論理しきい値を超え、出力端子４
のみが“Ｈ”となり、他の出力端子５，６は“Ｌ”に固
定される。この様に最大入力信号を受けた回路のみ、ア
クティブ“Ｈ”となり、そのデータの格納位置を検出す
ることを可能とした。電流入力電圧出力正帰還ループ回
路に、正帰還効果により全ての電流入力電圧出力正帰還
ループ回路の入力に共通接続されている定電流源の電流
が最大入力電圧を受けた電流入力電圧出力正帰還ループ
回路に全て最終的に集中して配給される為、僅かな入力
アナログ信号の差でも最大入力のセルのみ出力がアクテ
ィブになり、高精度な入力アナログ信号の最大位置検出
を、素子数の少ない回路で実現し、集積度を大幅に向上
させた。またＭＯＳトランジスタの動作領域をサブスレ
ッショド領域に設定することで、低消費電力の大規模な
最大入力位置検出の並列処理を可能とした。
【００１６】なお、図１に示した、容量手段１２，１３
およびＮＭＯＳトランジスタ８、容量手段１４，１５お
よびＮＭＯＳトランジスタ９、容量手段１６，１７およ
びＮＭＯＳトランジスタ１０はフローティングデート電
極を有する多入力のＭＯＳトランジスタで構成すること
ができる（この点は後述する実施例でも同様であ
る。）。この多入力のＭＯＳトランジスタは２層ポリシ
リコンＣＭＯＳプロセス等で実現可能である。
およびＮＭＯＳトランジスタ８、容量手段１４，１５お
よびＮＭＯＳトランジスタ９、容量手段１６，１７およ
びＮＭＯＳトランジスタ１０はフローティングデート電
極を有する多入力のＭＯＳトランジスタで構成すること
ができる（この点は後述する実施例でも同様であ
る。）。この多入力のＭＯＳトランジスタは２層ポリシ
リコンＣＭＯＳプロセス等で実現可能である。
【００１７】図１１は、フローティングデート電極を有
する多入力のＭＯＳトランジスタの概念図である。
する多入力のＭＯＳトランジスタの概念図である。
【００１８】半導体基板上に互いに離間して設けられた
ソース（主電極）１３３とドレイン（主電極）１３４の
間のチャネル上に第１のゲート絶縁膜を設け、これを介
して第１の多結晶シリコンからなるフローティングゲー
ト電極（制御電極）１２６を形成する。このフローティ
ングゲート電極１２６上に第２のゲート酸化膜を介して
第２の多結晶シリコンから成る入力ゲート電極１２７，
１２８〜１２９をＮ個形成する。入力ゲート電極１２
７，１２８〜１２９はそれぞれ入力端子１３０，１３１
〜１３２に接続されている。この様にしてフローティン
グゲート電極１２６に対して、Ｃ１，Ｃ２〜Ｃｎの容量
結合を持った多入力デバイスが実現出来る。
ソース（主電極）１３３とドレイン（主電極）１３４の
間のチャネル上に第１のゲート絶縁膜を設け、これを介
して第１の多結晶シリコンからなるフローティングゲー
ト電極（制御電極）１２６を形成する。このフローティ
ングゲート電極１２６上に第２のゲート酸化膜を介して
第２の多結晶シリコンから成る入力ゲート電極１２７，
１２８〜１２９をＮ個形成する。入力ゲート電極１２
７，１２８〜１２９はそれぞれ入力端子１３０，１３１
〜１３２に接続されている。この様にしてフローティン
グゲート電極１２６に対して、Ｃ１，Ｃ２〜Ｃｎの容量
結合を持った多入力デバイスが実現出来る。
【００１９】この様にフローティングゲート電極１２６
と容量結合するＮ個の入力ゲート電極１２７，１２８〜
１２９を形成する場合、フローティングゲート電極１２
６の電位は、多数の入力ゲートに加えられた入力電圧の
加重平均となり、加重平均値がトランジスタのしきい値
を、超えるか否かでトランジスタがＯＮ／ＯＦＦする。
これは、生体の脳の構成基本単位であるニューロンに動
作が似ている為、ニューロンＭＯＳ（以下、νＭＯＳと
略す）と呼ぶ。
と容量結合するＮ個の入力ゲート電極１２７，１２８〜
１２９を形成する場合、フローティングゲート電極１２
６の電位は、多数の入力ゲートに加えられた入力電圧の
加重平均となり、加重平均値がトランジスタのしきい値
を、超えるか否かでトランジスタがＯＮ／ＯＦＦする。
これは、生体の脳の構成基本単位であるニューロンに動
作が似ている為、ニューロンＭＯＳ（以下、νＭＯＳと
略す）と呼ぶ。
【００２０】図１２が、本実施例で用いることができる
２入力の容量結合を持ったνＭＯＳの概念図である。図
１２に示すνＭＯＳは、ドレイン１４０とソース１４
１、フローティングゲート電極１３５、入力ゲート電極
１３６，１３７、入力ゲート電極１３６，１３７に接続
される入力端子１３８，１３９から構成される。いま、
フローティングゲート電極１３５と入力ゲート電極１３
６の間で形成される容量をＣｏｘ、フローティングゲー
ト電極１３５と入力ゲート電極１３７の間で形成される
容量をＣｏｙ、入力端子１３８に印加される電圧をＶｏ
ｘ、入力端子１３９に印加される電圧をＶｏｙとすると
フローティングゲート電極１３５の電位ΦＦは、次式で
表わされる。
２入力の容量結合を持ったνＭＯＳの概念図である。図
１２に示すνＭＯＳは、ドレイン１４０とソース１４
１、フローティングゲート電極１３５、入力ゲート電極
１３６，１３７、入力ゲート電極１３６，１３７に接続
される入力端子１３８，１３９から構成される。いま、
フローティングゲート電極１３５と入力ゲート電極１３
６の間で形成される容量をＣｏｘ、フローティングゲー
ト電極１３５と入力ゲート電極１３７の間で形成される
容量をＣｏｙ、入力端子１３８に印加される電圧をＶｏ
ｘ、入力端子１３９に印加される電圧をＶｏｙとすると
フローティングゲート電極１３５の電位ΦＦは、次式で
表わされる。
【００２１】ΦＦ＝（Ｃｏｘ・Ｖｏｘ＋Ｃｏｙ・Ｖｏ
ｙ）／（Ｃｏｘ＋Ｃｏｙ） この様に、フローティングゲート電極１３５の電位ΦＦ
は加重平均値となり、この加重平均値はそれぞれの容量
結合比で決まる。 ［第二の実施例］図５は、本発明の第二実施例を示すＮ
入力データ最小位置検出回路の回路図である。Ｎ個のデ
ータ列が比較処理される場合、入力端子１には第一番目
の入力データ電圧Ｖ1、入力端子２には第二番目の入力
データ電圧Ｖ2、入力端子３には第Ｎ番目の入力データ
電圧Ｖn が入力される。説明の便宜上、第三番目から第
Ｎ−１番目の入力データは入力データ電圧Ｖ1，Ｖ2，Ｖ
nよりも大きい電圧が入力されているものとして省略し
た。
ｙ）／（Ｃｏｘ＋Ｃｏｙ） この様に、フローティングゲート電極１３５の電位ΦＦ
は加重平均値となり、この加重平均値はそれぞれの容量
結合比で決まる。 ［第二の実施例］図５は、本発明の第二実施例を示すＮ
入力データ最小位置検出回路の回路図である。Ｎ個のデ
ータ列が比較処理される場合、入力端子１には第一番目
の入力データ電圧Ｖ1、入力端子２には第二番目の入力
データ電圧Ｖ2、入力端子３には第Ｎ番目の入力データ
電圧Ｖn が入力される。説明の便宜上、第三番目から第
Ｎ−１番目の入力データは入力データ電圧Ｖ1，Ｖ2，Ｖ
nよりも大きい電圧が入力されているものとして省略し
た。
【００２２】入力端子１，２，３に印加された入力デー
タ電圧Ｖ1，Ｖ2，Ｖnはそれぞれ容量手段１３，１５，
１７に接続される。容量手段１３，１５，１７の他方の
端子はそれぞれ容量手段１２，１４，１６とＰＭＯＳト
ランジスタ６０，６１，６２のゲート端子に接続され、
それぞれ第一，第二及び第三のフローティングポイント
を形成している。第一，第二及び第三のフローティング
ポイントには、各々スイッチ手段５２，５３，５４が接
続されており、スイッチ手段５２，５３，５４の他方の
端子は、第一の基準電源５５に接続されている。ＰＭＯ
Ｓトランジスタ６０，６１，６２のソース端子は共通接
続されており、電源電圧５１との間に値がＩw の定電流
源７が接続される。ＰＭＯＳトランジスタ６０，６１，
６２の各々のドレイン端子は、ゲートとソースが接続さ
れたＮＭＯＳトランジスタ６３，６５，６７とつなが
る。ＮＭＯＳトランジスタ６３，６５，６７の各々のゲ
ート・ソース共通接続点はＮＭＯＳトランジスタ６４，
６６，６８のゲートに接続され、ＮＭＯＳトランジスタ
６３と６４，６５と６６，６７と６８の各々の対でカレ
ントミラー回路を構成しＰＭＯＳトランジスタ６０，６
１，６２のドレイン電流Ｉ1 ，Ｉ2 ，Ｉn のミラー値
を、ＮＭＯＳトランジスタ６４，６６，６８のドレイン
電流Ｉd64，Ｉd66，Ｉd68として取り出す。ＮＭＯＳト
ランジスタ６４，６６，６８のドレイン端子はそれぞれ
容量手段１８，１９，２０と容量手段１２，１４，１６
とスイッチ手段２１，２２，２３とバッファインバータ
ー２４，２５，２６と接続され、それぞれ、第四，第五
及び第六のフローティングポイントを構成している。バ
ッファインバーター２４，２５，２６の各々の処理結果
は出力端子４，５，６より取り出される。
タ電圧Ｖ1，Ｖ2，Ｖnはそれぞれ容量手段１３，１５，
１７に接続される。容量手段１３，１５，１７の他方の
端子はそれぞれ容量手段１２，１４，１６とＰＭＯＳト
ランジスタ６０，６１，６２のゲート端子に接続され、
それぞれ第一，第二及び第三のフローティングポイント
を形成している。第一，第二及び第三のフローティング
ポイントには、各々スイッチ手段５２，５３，５４が接
続されており、スイッチ手段５２，５３，５４の他方の
端子は、第一の基準電源５５に接続されている。ＰＭＯ
Ｓトランジスタ６０，６１，６２のソース端子は共通接
続されており、電源電圧５１との間に値がＩw の定電流
源７が接続される。ＰＭＯＳトランジスタ６０，６１，
６２の各々のドレイン端子は、ゲートとソースが接続さ
れたＮＭＯＳトランジスタ６３，６５，６７とつなが
る。ＮＭＯＳトランジスタ６３，６５，６７の各々のゲ
ート・ソース共通接続点はＮＭＯＳトランジスタ６４，
６６，６８のゲートに接続され、ＮＭＯＳトランジスタ
６３と６４，６５と６６，６７と６８の各々の対でカレ
ントミラー回路を構成しＰＭＯＳトランジスタ６０，６
１，６２のドレイン電流Ｉ1 ，Ｉ2 ，Ｉn のミラー値
を、ＮＭＯＳトランジスタ６４，６６，６８のドレイン
電流Ｉd64，Ｉd66，Ｉd68として取り出す。ＮＭＯＳト
ランジスタ６４，６６，６８のドレイン端子はそれぞれ
容量手段１８，１９，２０と容量手段１２，１４，１６
とスイッチ手段２１，２２，２３とバッファインバータ
ー２４，２５，２６と接続され、それぞれ、第四，第五
及び第六のフローティングポイントを構成している。バ
ッファインバーター２４，２５，２６の各々の処理結果
は出力端子４，５，６より取り出される。
【００２３】図６から図８に示す動作原理図を用いて、
最小データ位置検出回路の動作を説明する。基本的に入
力端子１，２，３に印加されたＮ個のデータ群の中か
ら、一番小さいデータの入力された回路の出力だけが
“Ｌ”になる。
最小データ位置検出回路の動作を説明する。基本的に入
力端子１，２，３に印加されたＮ個のデータ群の中か
ら、一番小さいデータの入力された回路の出力だけが
“Ｌ”になる。
【００２４】図６は本実施例におけるリセットモードの
動作原理図である。リセットモードは入力端子１，２，
３に比較電圧Ｖ1，Ｖ2，Ｖnを入力する前に、各電圧ノ
ードの初期設定の為に設けられた期間である。第一の制
御端子５６をアクティブにして、スイッチ手段５２，５
３，５４をオンさせて、入力端子１，２，３には第一の
基準電圧５５を印加する。これにより第一，第二及び第
三のフローティングポイントは第一の基準電圧５５にチ
ャージされ、容量手段１３，１５，１７の初期電荷を０
に設定する。また第四，第五及び第六のフローティング
ポイントである容量手段１８，１９，２０に接続されて
いるスイッチ手段２１，２２，２３をオンし、容量手段
１８，１９，２０の初期電荷を０とする。このリセット
状態において共通ソース接続をもった正帰還増幅用アン
プであるＰＭＯＳトランジスタ６０，６１，６２のゲー
ト端子すなわち第一，第二及び第三のフローティングポ
イントは、各トランジスタ共に基準電圧５５に設定され
ている為、正帰還増幅アンプ用ＰＭＯＳトランジスタ６
０，６１，６２のドレイン電流Ｉ1 ，Ｉ2 ，Ｉn は等し
くなり、Ｉ1 ＝Ｉ2 ＝Ｉn が成り立つ（記述の上で省略
したＩ3 〜Ｉn-1の値は同様にＩ1 ＝Ｉ2 ＝Ｉn と等し
くなる。）。ドレイン電流Ｉ1 ，Ｉ2 ，Ｉnは各々カレ
ントミラー回路対、６３と６４、６５と６６、６７と６
８のＮＭＯＳトランジスタにミラーされ、カレントミラ
ー回路の出力であるＮＭＯＳトランジスタ６４，６６，
６８のドレイン電流Ｉd64，Ｉd66，Ｉd68として第四，
第五，第六のフローティングポイントに流れ込むがスイ
ッチ手段２１，２２，２３がオンしている為、電位は電
源電圧５１に固定されたまま、容量手段１８，１９，２
０をチャージすることはない。リセットモードでは、容
量手段１８，１９，２０の初期電荷を０に設定し、定電
流源７の定電流Ｉw を各電流入力電圧出力正帰還回路に
等分割して分流させ、カレントミラー回路を用いてＩ1
＝Ｉd64 ＝Ｉ2 ＝Ｉd66 ＝Ｉn ＝Ｉd68 に動作点を設定
し待機状態となる。
動作原理図である。リセットモードは入力端子１，２，
３に比較電圧Ｖ1，Ｖ2，Ｖnを入力する前に、各電圧ノ
ードの初期設定の為に設けられた期間である。第一の制
御端子５６をアクティブにして、スイッチ手段５２，５
３，５４をオンさせて、入力端子１，２，３には第一の
基準電圧５５を印加する。これにより第一，第二及び第
三のフローティングポイントは第一の基準電圧５５にチ
ャージされ、容量手段１３，１５，１７の初期電荷を０
に設定する。また第四，第五及び第六のフローティング
ポイントである容量手段１８，１９，２０に接続されて
いるスイッチ手段２１，２２，２３をオンし、容量手段
１８，１９，２０の初期電荷を０とする。このリセット
状態において共通ソース接続をもった正帰還増幅用アン
プであるＰＭＯＳトランジスタ６０，６１，６２のゲー
ト端子すなわち第一，第二及び第三のフローティングポ
イントは、各トランジスタ共に基準電圧５５に設定され
ている為、正帰還増幅アンプ用ＰＭＯＳトランジスタ６
０，６１，６２のドレイン電流Ｉ1 ，Ｉ2 ，Ｉn は等し
くなり、Ｉ1 ＝Ｉ2 ＝Ｉn が成り立つ（記述の上で省略
したＩ3 〜Ｉn-1の値は同様にＩ1 ＝Ｉ2 ＝Ｉn と等し
くなる。）。ドレイン電流Ｉ1 ，Ｉ2 ，Ｉnは各々カレ
ントミラー回路対、６３と６４、６５と６６、６７と６
８のＮＭＯＳトランジスタにミラーされ、カレントミラ
ー回路の出力であるＮＭＯＳトランジスタ６４，６６，
６８のドレイン電流Ｉd64，Ｉd66，Ｉd68として第四，
第五，第六のフローティングポイントに流れ込むがスイ
ッチ手段２１，２２，２３がオンしている為、電位は電
源電圧５１に固定されたまま、容量手段１８，１９，２
０をチャージすることはない。リセットモードでは、容
量手段１８，１９，２０の初期電荷を０に設定し、定電
流源７の定電流Ｉw を各電流入力電圧出力正帰還回路に
等分割して分流させ、カレントミラー回路を用いてＩ1
＝Ｉd64 ＝Ｉ2 ＝Ｉd66 ＝Ｉn ＝Ｉd68 に動作点を設定
し待機状態となる。
【００２５】図７は、信号入力後の最小値位置検出処理
中の動作説明図である。スイッチ手段５２，５３，５４
をオフにして第一，第二及び第三のフローティングポイ
ントを完全フローティングとし、スイッチ手段２１，２
２，２３もオフにすると、ドレイン電流Ｉd64，Ｉd66，
Ｉd68が容量手段１８，１９，２０をチャージし始め
る。ここで入力信号の大きさがＶ1＜Ｖ2＜Ｖnの関係に
あるデータ群を各々入力端子１，２，３に印加すると、
第一，第二及び第三のフローティングポイントであるＰ
ＭＯＳトランジスタ６０，６１，６２のゲート電圧Ｖgs
60，Ｖgs61，Ｖgs62は入力信号の大きさに応じて上昇す
る。入力電圧の関係がＶ1＜Ｖ2＜Ｖnの関係にある為、
Ｖgs60＜Ｖgs61＜Ｖgs62となる。この時、ＰＭＯＳトラ
ンジスタ６０のゲート電位Ｖgs60が一番低い為、ＰＭＯ
Ｓトランジスタ６０のドレイン電流Ｉ1 が増加する。正
帰還増幅アンプ用のＰＭＯＳトランジスタ６０，６１，
６２の電流配給源である共通接続されたソース端子には
定電流源７が常に一定値の電流Ｉwを流している為、Ｐ
ＭＯＳトランジスタ６０のドレイン電流Ｉ1 が増加する
ことで他のＰＭＯＳトランジスタのドレイン電流は減少
する。この為、ドレイン電流の関係はＩ1＞Ｉ2＞Ｉnと
なる。ここで、それぞれのドレイン電流は、カレントミ
ラー回路６３と６４、６５と６６、６７と６８に入力さ
れ、容量手段１８，１９，２０をチャージする。容量手
段１８，１９，２０は容量手段１２，１４，１６を介し
てＰＭＯＳトランジスタ６０，６１，６２のゲート端子
に接続され正帰還の閉ループを形成する。すなわちドレ
イン電流Ｉ1 がミラーされてＩd64となり、容量手段１
８をチャージする為、電位が下降し容量手段１２を介し
てＰＭＯＳトランジスタ６０のゲート電圧Ｖgs60をさら
に下降させる。この為、さらにドレイン電流Ｉ1 は上昇
する正帰還効果が働く。この正帰還効果は正帰還増幅ア
ンプ用のＰＭＯＳトランジスタのドレイン電流が大きい
程、増加率が大きく、各正帰還増幅アンプ用のＰＭＯＳ
トランジスタのソース共通接続端子に設定された定電流
源７の電流値Ｉw は一定なので、各ドレイン電流の関係
はＩ1>> Ｉ2>> Ｉn となる。Ｉw ＝Ｉ1 ＋Ｉ2 ＋…＋Ｉ
n の関係は常に成立しているので、Ｉ1 が増加した分Ｉ
2 ，Ｉn は減少する。この様に最小入力電圧を受けた回
路に電流が集中し始める。
中の動作説明図である。スイッチ手段５２，５３，５４
をオフにして第一，第二及び第三のフローティングポイ
ントを完全フローティングとし、スイッチ手段２１，２
２，２３もオフにすると、ドレイン電流Ｉd64，Ｉd66，
Ｉd68が容量手段１８，１９，２０をチャージし始め
る。ここで入力信号の大きさがＶ1＜Ｖ2＜Ｖnの関係に
あるデータ群を各々入力端子１，２，３に印加すると、
第一，第二及び第三のフローティングポイントであるＰ
ＭＯＳトランジスタ６０，６１，６２のゲート電圧Ｖgs
60，Ｖgs61，Ｖgs62は入力信号の大きさに応じて上昇す
る。入力電圧の関係がＶ1＜Ｖ2＜Ｖnの関係にある為、
Ｖgs60＜Ｖgs61＜Ｖgs62となる。この時、ＰＭＯＳトラ
ンジスタ６０のゲート電位Ｖgs60が一番低い為、ＰＭＯ
Ｓトランジスタ６０のドレイン電流Ｉ1 が増加する。正
帰還増幅アンプ用のＰＭＯＳトランジスタ６０，６１，
６２の電流配給源である共通接続されたソース端子には
定電流源７が常に一定値の電流Ｉwを流している為、Ｐ
ＭＯＳトランジスタ６０のドレイン電流Ｉ1 が増加する
ことで他のＰＭＯＳトランジスタのドレイン電流は減少
する。この為、ドレイン電流の関係はＩ1＞Ｉ2＞Ｉnと
なる。ここで、それぞれのドレイン電流は、カレントミ
ラー回路６３と６４、６５と６６、６７と６８に入力さ
れ、容量手段１８，１９，２０をチャージする。容量手
段１８，１９，２０は容量手段１２，１４，１６を介し
てＰＭＯＳトランジスタ６０，６１，６２のゲート端子
に接続され正帰還の閉ループを形成する。すなわちドレ
イン電流Ｉ1 がミラーされてＩd64となり、容量手段１
８をチャージする為、電位が下降し容量手段１２を介し
てＰＭＯＳトランジスタ６０のゲート電圧Ｖgs60をさら
に下降させる。この為、さらにドレイン電流Ｉ1 は上昇
する正帰還効果が働く。この正帰還効果は正帰還増幅ア
ンプ用のＰＭＯＳトランジスタのドレイン電流が大きい
程、増加率が大きく、各正帰還増幅アンプ用のＰＭＯＳ
トランジスタのソース共通接続端子に設定された定電流
源７の電流値Ｉw は一定なので、各ドレイン電流の関係
はＩ1>> Ｉ2>> Ｉn となる。Ｉw ＝Ｉ1 ＋Ｉ2 ＋…＋Ｉ
n の関係は常に成立しているので、Ｉ1 が増加した分Ｉ
2 ，Ｉn は減少する。この様に最小入力電圧を受けた回
路に電流が集中し始める。
【００２６】図８は入力データの最小位置検出終了時の
動作説明図である。最小入力電圧を受けたＰＭＯＳトラ
ンジスタ６０のドレイン電流Ｉ1 の上昇は、正帰還ルー
プにより加速され増加し、他の正帰還増幅アンプ用のＰ
ＭＯＳトランジスタのドレイン電流を減少させる競合作
用が生じる。最終的に各正帰還増幅アンプ用のＰＭＯＳ
トランジスタのソース共通接続端子に設定された定電流
源７の電流値Ｉw は一定なので、この定電流源７の電流
は最小入力電圧を受けたＰＭＯＳトランジスタ６０に集
中し、他のトランジスタには配給されない。すなわちＩ
1 ＝Ｉw ，Ｉ2＝Ｉn ＝０となり回路ループが収束す
る。この為、Ｉd64 ＝Ｉw ，Ｉd66 ＝Ｉd68 ＝０とな
り、容量手段１８は最終的に接地電位までチャージされ
る。容量手段１９，２０はＩ2 ＝Ｉn ＝０となる為、一
定量チャージされた後は、電流注入がなくなり電位の下
降はストップする。バッファインバーター２４，２５，
２６に適当な論理しきい値を設定しておくことで、容量
手段１８のチャージ電圧のみが論理しきい値を超え、出
力端子４のみが“Ｌ”となり、他の出力端子５，６は
“Ｈ”に固定される。この様に最小入力信号を受けた回
路のみ、アクティブ“Ｌ”となり、そのデータの格納位
置を検出することを可能とした。電流入力電圧出力正帰
還ループ回路に、正帰還効果により全ての電流入力電圧
出力正帰還ループ回路の入力に共通接続されている定電
流源の電流が最小入力電圧を受けた電流入力電圧出力正
帰還ループ回路に全て最終的に集中して配給される為、
僅かな入力アナログ信号の差でも最小入力のセルのみ出
力がアクティブになり、高精度な入力アナログ信号の最
小位置検出を、素子数の少ない回路で実現し、集積度を
大幅に向上させた。またＭＯＳトランジスタの動作領域
をサブスレッショド領域に設定することで、低消費電力
の大規模な最小入力位置検出の並列処理を可能とした。 ［第三の実施例］図９は、本発明の第三実施例を示す回
路図である。図９において、１〜３２及び５２〜５５ま
では先に説明した第一実施例と同じ構成である。ＮＭＯ
Ｓトランジスタ８と容量手段１２と容量手段１３の共通
接続点である第一のフローティングポイントに、ＰＭＯ
Ｓトランジスタ３６のドレイン端子とＮＭＯＳトランジ
スタ４９のドレイン端子が接続されている。ＰＭＯＳト
ランジスタ３６のゲート端子は第二の制御端子４８に接
続され、ソース端子は電源電圧Ｖdd51に接続されてい
る。また、ＮＭＯＳトランジスタ４９のゲート端子は第
三の制御端子４７に接続され、ソース端子はＮＭＯＳト
ランジスタ３４のドレイン端子と接続されている。ＰＭ
ＯＳトランジスタ３６はスイッチ制御型定電流源、ＮＭ
ＯＳトランジスタ４９は、パストランジスタとして動作
する。
動作説明図である。最小入力電圧を受けたＰＭＯＳトラ
ンジスタ６０のドレイン電流Ｉ1 の上昇は、正帰還ルー
プにより加速され増加し、他の正帰還増幅アンプ用のＰ
ＭＯＳトランジスタのドレイン電流を減少させる競合作
用が生じる。最終的に各正帰還増幅アンプ用のＰＭＯＳ
トランジスタのソース共通接続端子に設定された定電流
源７の電流値Ｉw は一定なので、この定電流源７の電流
は最小入力電圧を受けたＰＭＯＳトランジスタ６０に集
中し、他のトランジスタには配給されない。すなわちＩ
1 ＝Ｉw ，Ｉ2＝Ｉn ＝０となり回路ループが収束す
る。この為、Ｉd64 ＝Ｉw ，Ｉd66 ＝Ｉd68 ＝０とな
り、容量手段１８は最終的に接地電位までチャージされ
る。容量手段１９，２０はＩ2 ＝Ｉn ＝０となる為、一
定量チャージされた後は、電流注入がなくなり電位の下
降はストップする。バッファインバーター２４，２５，
２６に適当な論理しきい値を設定しておくことで、容量
手段１８のチャージ電圧のみが論理しきい値を超え、出
力端子４のみが“Ｌ”となり、他の出力端子５，６は
“Ｈ”に固定される。この様に最小入力信号を受けた回
路のみ、アクティブ“Ｌ”となり、そのデータの格納位
置を検出することを可能とした。電流入力電圧出力正帰
還ループ回路に、正帰還効果により全ての電流入力電圧
出力正帰還ループ回路の入力に共通接続されている定電
流源の電流が最小入力電圧を受けた電流入力電圧出力正
帰還ループ回路に全て最終的に集中して配給される為、
僅かな入力アナログ信号の差でも最小入力のセルのみ出
力がアクティブになり、高精度な入力アナログ信号の最
小位置検出を、素子数の少ない回路で実現し、集積度を
大幅に向上させた。またＭＯＳトランジスタの動作領域
をサブスレッショド領域に設定することで、低消費電力
の大規模な最小入力位置検出の並列処理を可能とした。 ［第三の実施例］図９は、本発明の第三実施例を示す回
路図である。図９において、１〜３２及び５２〜５５ま
では先に説明した第一実施例と同じ構成である。ＮＭＯ
Ｓトランジスタ８と容量手段１２と容量手段１３の共通
接続点である第一のフローティングポイントに、ＰＭＯ
Ｓトランジスタ３６のドレイン端子とＮＭＯＳトランジ
スタ４９のドレイン端子が接続されている。ＰＭＯＳト
ランジスタ３６のゲート端子は第二の制御端子４８に接
続され、ソース端子は電源電圧Ｖdd51に接続されてい
る。また、ＮＭＯＳトランジスタ４９のゲート端子は第
三の制御端子４７に接続され、ソース端子はＮＭＯＳト
ランジスタ３４のドレイン端子と接続されている。ＰＭ
ＯＳトランジスタ３６はスイッチ制御型定電流源、ＮＭ
ＯＳトランジスタ４９は、パストランジスタとして動作
する。
【００２７】ＮＭＯＳトランジスタ３４のソースはＮＭ
ＯＳトランジスタ３３のソースと接続され、この２対の
トランジスタで差動アンプを構成している。デプレッシ
ョン型ＮＭＯＳトランジスタ３５のソース及びゲート端
子は接地電位５０に接続され、定電流源として働き、そ
の出力であるドレイン端子はＮＭＯＳトランジスタ３
３，３４のソース共通接続点につながっている。ＮＭＯ
Ｓトランジスタ３４のドレイン端子が差動アンプの出力
となり、ＮＭＯＳトランジスタ３３のドレイン端子は電
源電圧Ｖddに接続されている。ＮＭＯＳトランジスタ３
４のゲート端子は差動アンプの−入力端子であり、第四
のフローティングポイントと容量手段１２に接続され
る。差動アンプの＋入力端子にあたるＮＭＯＳトランジ
スタ３３のゲート端子は第二の基準電源５７に接続され
ている。
ＯＳトランジスタ３３のソースと接続され、この２対の
トランジスタで差動アンプを構成している。デプレッシ
ョン型ＮＭＯＳトランジスタ３５のソース及びゲート端
子は接地電位５０に接続され、定電流源として働き、そ
の出力であるドレイン端子はＮＭＯＳトランジスタ３
３，３４のソース共通接続点につながっている。ＮＭＯ
Ｓトランジスタ３４のドレイン端子が差動アンプの出力
となり、ＮＭＯＳトランジスタ３３のドレイン端子は電
源電圧Ｖddに接続されている。ＮＭＯＳトランジスタ３
４のゲート端子は差動アンプの−入力端子であり、第四
のフローティングポイントと容量手段１２に接続され
る。差動アンプの＋入力端子にあたるＮＭＯＳトランジ
スタ３３のゲート端子は第二の基準電源５７に接続され
ている。
【００２８】第一実施例より追加になった第三実施例の
回路はＭＯＳトランジスタのＶthがばらついて、回路の
入力にオフセットが発生しても、これを相殺するオフセ
ットキャンセル回路である。回路動作としては、スイッ
チ制御定電流源用ＰＭＯＳトランジスタ３６のゲートに
一定値のドレイン電流が流れるだけの直流電圧に第二の
制御端子４８が設定され、パストランジスタとなるＮＭ
ＯＳトランジスタ４９のゲートは第三の制御端子４７に
より“Ｈ”が印加されて導通状態にあるオフセットキャ
ンセルモードと、スイッチ制御定電流源用ＰＭＯＳトラ
ンジスタ３６のゲートにドレイン電流がオフする直流電
圧に第二の制御端子４８が設定され、パストランジスタ
となるＮＭＯＳトランジスタ４９のゲートは第三の制御
端子４７により“Ｌ”が印加されて非導通状態にある比
較演算モードがある。比較演算モードは、図１，図２，
図３，図４で説明した第一実施例と同じ動作である為、
ここでの説明は省略する。
回路はＭＯＳトランジスタのＶthがばらついて、回路の
入力にオフセットが発生しても、これを相殺するオフセ
ットキャンセル回路である。回路動作としては、スイッ
チ制御定電流源用ＰＭＯＳトランジスタ３６のゲートに
一定値のドレイン電流が流れるだけの直流電圧に第二の
制御端子４８が設定され、パストランジスタとなるＮＭ
ＯＳトランジスタ４９のゲートは第三の制御端子４７に
より“Ｈ”が印加されて導通状態にあるオフセットキャ
ンセルモードと、スイッチ制御定電流源用ＰＭＯＳトラ
ンジスタ３６のゲートにドレイン電流がオフする直流電
圧に第二の制御端子４８が設定され、パストランジスタ
となるＮＭＯＳトランジスタ４９のゲートは第三の制御
端子４７により“Ｌ”が印加されて非導通状態にある比
較演算モードがある。比較演算モードは、図１，図２，
図３，図４で説明した第一実施例と同じ動作である為、
ここでの説明は省略する。
【００２９】第三実施例での最大の特徴であるオフセッ
トキャンセルモードについて、次に説明する。スイッチ
制御定電流源用ＰＭＯＳトランジスタ３６のゲートに一
定値のドレイン電流が流れるだけの直流電圧に第二の制
御端子４８が設定され、パストランジスタとなるＮＭＯ
Ｓトランジスタ４９のゲートは第三の制御端子４７によ
り“Ｈ”が印加されて導通状態にある時、ＮＭＯＳトラ
ンジスタ３３，３４，３５で構成される差動アンプの出
力であるＮＭＯＳトランジスタ３４のドレイン端子とス
イッチ制御定電流源用ＰＭＯＳトランジスタ３６のドレ
イン端子がＮＭＯＳトランジスタ８と容量手段１２と容
量手段１３の共通接続点である第一のフローティングポ
イントに接続される。差動アンプの出力であるＮＭＯＳ
トランジスタ３４のドレイン電流とスイッチ制御定電流
源用ＰＭＯＳトランジスタ３６のドレイン電流の差分の
電流が第一のフローティングポイントを充放電してフロ
ーティング電位を上下させる。差動アンプの−入力端子
であるＮＭＯＳトランジスタ３４のゲート端子は第四の
フローティングポイントである容量手段１２に接続され
ており、差動アンプの＋入力端子にあるＮＭＯＳトラン
ジスタ３３のゲート端子は第二の基準電源５７に接続さ
れている為、差動アンプは＋入力端子と−入力端子の電
圧を等しくする様な負帰還ループ系を形成する。すなわ
ち両入力端子の電位差が等しくなる様に系が収束する。
このループにより、例えばＮＭＯＳトランジスタ８のＶ
thの値が大きく変動し、容量手段１８をチャージするド
レイン電流Ｉd28 が大きく変動したとしても、差動アン
プからなる負帰還ループ系が働き、第四のフローティン
グポイントの電位が第二の基準電源５７になる様、コン
トロールされる。例えばＮＭＯＳトランジスタ８のＶth
が大きく、そのドレイン電流Ｉ1 が増加し、この電流の
ミラー電流であるＰＭＯＳトランジスタ２８のドレイン
電流Ｉd28 が増加し第四フローティングポイントの電位
が標準値より高く設定された場合は、ＮＭＯＳトランジ
スタ３４のドレイン電流が増加し、ＮＭＯＳトランジス
タ８のゲート電位を下げることでＩ1，Ｉd28 の電流を
減少させ、第四のフローティングポイントを第二の基準
電源５７に収束させる。またＮＭＯＳトランジスタ８の
Ｖthが小さく、そのドレイン電流Ｉ1 が減少し、この電
流のミラー電流であるＰＭＯＳトランジスタ２８のドレ
イン電流Ｉd28 が減少し第四のフローティングポイント
の電位が標準値より低く設定された場合は、ＮＭＯＳト
ランジスタ３４のドレイン電流が減少し、ＮＭＯＳトラ
ンジスタ８のゲート電位を上げることでＩ1 ，Ｉd28 の
電流を増加させ、第四のフローティングポイントを第二
の基準電源５７に収束させ、回路のオフセットをキャン
セルする。
トキャンセルモードについて、次に説明する。スイッチ
制御定電流源用ＰＭＯＳトランジスタ３６のゲートに一
定値のドレイン電流が流れるだけの直流電圧に第二の制
御端子４８が設定され、パストランジスタとなるＮＭＯ
Ｓトランジスタ４９のゲートは第三の制御端子４７によ
り“Ｈ”が印加されて導通状態にある時、ＮＭＯＳトラ
ンジスタ３３，３４，３５で構成される差動アンプの出
力であるＮＭＯＳトランジスタ３４のドレイン端子とス
イッチ制御定電流源用ＰＭＯＳトランジスタ３６のドレ
イン端子がＮＭＯＳトランジスタ８と容量手段１２と容
量手段１３の共通接続点である第一のフローティングポ
イントに接続される。差動アンプの出力であるＮＭＯＳ
トランジスタ３４のドレイン電流とスイッチ制御定電流
源用ＰＭＯＳトランジスタ３６のドレイン電流の差分の
電流が第一のフローティングポイントを充放電してフロ
ーティング電位を上下させる。差動アンプの−入力端子
であるＮＭＯＳトランジスタ３４のゲート端子は第四の
フローティングポイントである容量手段１２に接続され
ており、差動アンプの＋入力端子にあるＮＭＯＳトラン
ジスタ３３のゲート端子は第二の基準電源５７に接続さ
れている為、差動アンプは＋入力端子と−入力端子の電
圧を等しくする様な負帰還ループ系を形成する。すなわ
ち両入力端子の電位差が等しくなる様に系が収束する。
このループにより、例えばＮＭＯＳトランジスタ８のＶ
thの値が大きく変動し、容量手段１８をチャージするド
レイン電流Ｉd28 が大きく変動したとしても、差動アン
プからなる負帰還ループ系が働き、第四のフローティン
グポイントの電位が第二の基準電源５７になる様、コン
トロールされる。例えばＮＭＯＳトランジスタ８のＶth
が大きく、そのドレイン電流Ｉ1 が増加し、この電流の
ミラー電流であるＰＭＯＳトランジスタ２８のドレイン
電流Ｉd28 が増加し第四フローティングポイントの電位
が標準値より高く設定された場合は、ＮＭＯＳトランジ
スタ３４のドレイン電流が増加し、ＮＭＯＳトランジス
タ８のゲート電位を下げることでＩ1，Ｉd28 の電流を
減少させ、第四のフローティングポイントを第二の基準
電源５７に収束させる。またＮＭＯＳトランジスタ８の
Ｖthが小さく、そのドレイン電流Ｉ1 が減少し、この電
流のミラー電流であるＰＭＯＳトランジスタ２８のドレ
イン電流Ｉd28 が減少し第四のフローティングポイント
の電位が標準値より低く設定された場合は、ＮＭＯＳト
ランジスタ３４のドレイン電流が減少し、ＮＭＯＳトラ
ンジスタ８のゲート電位を上げることでＩ1 ，Ｉd28 の
電流を増加させ、第四のフローティングポイントを第二
の基準電源５７に収束させ、回路のオフセットをキャン
セルする。
【００３０】同様にＮＭＯＳトランジスタ９と容量手段
１４と容量手段１５の共通接続点である第二のフローテ
ィングポイントに、スイッチ制御型定電流源であるＰＭ
ＯＳトランジスタ４０のドレイン端子とパストランジス
タであるＮＭＯＳトランジスタ４５のドレイン端子が接
続され、ＮＭＯＳトランジスタ４５のソース端子にはＮ
ＭＯＳトランジスタ３７，３８，３９で構成される差動
アンプの出力であるＮＭＯＳトランジスタ３８のドレイ
ン端子が接続され、差動アンプの−入力端子であるＮＭ
ＯＳトランジスタ３８のゲート端子が第五のフローティ
ングポイントである容量手段１４に接続される。差動ア
ンプの＋入力端子であるＮＭＯＳトランジスタ３７のゲ
ート端子は第二の基準電源５７に接続され、第二番目の
最大入力位置検出回路を構成している。
１４と容量手段１５の共通接続点である第二のフローテ
ィングポイントに、スイッチ制御型定電流源であるＰＭ
ＯＳトランジスタ４０のドレイン端子とパストランジス
タであるＮＭＯＳトランジスタ４５のドレイン端子が接
続され、ＮＭＯＳトランジスタ４５のソース端子にはＮ
ＭＯＳトランジスタ３７，３８，３９で構成される差動
アンプの出力であるＮＭＯＳトランジスタ３８のドレイ
ン端子が接続され、差動アンプの−入力端子であるＮＭ
ＯＳトランジスタ３８のゲート端子が第五のフローティ
ングポイントである容量手段１４に接続される。差動ア
ンプの＋入力端子であるＮＭＯＳトランジスタ３７のゲ
ート端子は第二の基準電源５７に接続され、第二番目の
最大入力位置検出回路を構成している。
【００３１】同様にＮＭＯＳトランジスタ１０と容量手
段１６と容量手段１７の共通接続点である第三のフロー
ティングポイントに、スイッチ制御型定電流源であるＰ
ＭＯＳトランジスタ４４のドレイン端子とパストランジ
スタであるＮＭＯＳトランジスタ４６のドレイン端子が
接続され、ＮＭＯＳトランジスタ４６のソース端子には
ＮＭＯＳトランジスタ４１，４２，４３で構成される差
動アンプの出力であるＮＭＯＳトランジスタ４２のドレ
イン端子が接続され、差動アンプの−入力端子であるＮ
ＭＯＳトランジスタ４２のゲート端子が第六のフローテ
ィングポイントである容量手段１６に接続される。差動
アンプの＋入力端子であるＮＭＯＳトランジスタ４１の
ゲート端子は第二の基準電源５７に接続され、第Ｎ番目
の最大入力位置検出回路を構成している。第一の最大入
力位置検出回路で説明したオフセットキャンセルモード
時に各差動アンプが各々のＭＯＳトランジスタのＶthの
バラツキに応じて、ＮＭＯＳトランジスタ９，１０のド
レイン電流Ｉ2 ，Ｉn をコントロールすることで、各回
路間でのＭＯＳのＶthバラツキを吸収し、オフセットキ
ャンセルされた高精度な並列処理が可能な最大入力位置
検出回路が実現できる。
段１６と容量手段１７の共通接続点である第三のフロー
ティングポイントに、スイッチ制御型定電流源であるＰ
ＭＯＳトランジスタ４４のドレイン端子とパストランジ
スタであるＮＭＯＳトランジスタ４６のドレイン端子が
接続され、ＮＭＯＳトランジスタ４６のソース端子には
ＮＭＯＳトランジスタ４１，４２，４３で構成される差
動アンプの出力であるＮＭＯＳトランジスタ４２のドレ
イン端子が接続され、差動アンプの−入力端子であるＮ
ＭＯＳトランジスタ４２のゲート端子が第六のフローテ
ィングポイントである容量手段１６に接続される。差動
アンプの＋入力端子であるＮＭＯＳトランジスタ４１の
ゲート端子は第二の基準電源５７に接続され、第Ｎ番目
の最大入力位置検出回路を構成している。第一の最大入
力位置検出回路で説明したオフセットキャンセルモード
時に各差動アンプが各々のＭＯＳトランジスタのＶthの
バラツキに応じて、ＮＭＯＳトランジスタ９，１０のド
レイン電流Ｉ2 ，Ｉn をコントロールすることで、各回
路間でのＭＯＳのＶthバラツキを吸収し、オフセットキ
ャンセルされた高精度な並列処理が可能な最大入力位置
検出回路が実現できる。
【００３２】なお、本実施例は第一の実施例の最大入力
位置検出回路にオフセットキャンセル回路を付加したも
のであるが、ＭＯＳトランジスタの導電型等を適宜変え
たオフセットキャンセル回路を第二の実施例で説明した
最小入力位置検出回路に付加することもできる。
位置検出回路にオフセットキャンセル回路を付加したも
のであるが、ＭＯＳトランジスタの導電型等を適宜変え
たオフセットキャンセル回路を第二の実施例で説明した
最小入力位置検出回路に付加することもできる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
複数の入力から最大又は最小の入力信号の格納位置を検
出する並列処理回路において、一つの定電流源を正帰還
ループで構成された並列比較回路に分配し、最大又は最
小の入力信号を受けた比較回路に定電流源の全電流が最
終的に集中し、この状態を検出することで入力信号群の
中から最も大きい又は最も小さい信号の格納位置を精度
よく検出することができ、正帰還ループのループ利得を
適当に設定することで、僅かな差のアナログ入力信号の
識別を実現し、多数のアナログ信号の並列検索を可能と
した。
複数の入力から最大又は最小の入力信号の格納位置を検
出する並列処理回路において、一つの定電流源を正帰還
ループで構成された並列比較回路に分配し、最大又は最
小の入力信号を受けた比較回路に定電流源の全電流が最
終的に集中し、この状態を検出することで入力信号群の
中から最も大きい又は最も小さい信号の格納位置を精度
よく検出することができ、正帰還ループのループ利得を
適当に設定することで、僅かな差のアナログ入力信号の
識別を実現し、多数のアナログ信号の並列検索を可能と
した。
【００３４】さらに、本発明によれば正帰還ループ回路
の出力と基準電源をそれぞれの−及び＋入力端子と接続
されている差動アンプの出力を正帰還ループのフローテ
ィング入力ノードに接続することで、正帰還ループ回路
の検出オフセットを差動アンプからなる負帰還ループで
キャンセルする構成とし、回路を構成する絶縁ゲート型
トランジスタにＶthバラツキによるオフセットが発生し
ても、これをキャンセルし高精度な多数のアナログ信号
の並列比較を可能とした。
の出力と基準電源をそれぞれの−及び＋入力端子と接続
されている差動アンプの出力を正帰還ループのフローテ
ィング入力ノードに接続することで、正帰還ループ回路
の検出オフセットを差動アンプからなる負帰還ループで
キャンセルする構成とし、回路を構成する絶縁ゲート型
トランジスタにＶthバラツキによるオフセットが発生し
ても、これをキャンセルし高精度な多数のアナログ信号
の並列比較を可能とした。
【００３５】本発明により、現在のバイナリィデジタル
回路では、莫大な回路素子数と共に大きな消費電力を必
要とした完全並列信号処理を、本発明を用いて高精度ア
ナログ処理することでシンプルな回路構成で集積度を高
めかつ低消費電力でこれを構成することを可能とし、信
号処理のリアルタイム性を、飛躍的に向上させることを
可能とした。
回路では、莫大な回路素子数と共に大きな消費電力を必
要とした完全並列信号処理を、本発明を用いて高精度ア
ナログ処理することでシンプルな回路構成で集積度を高
めかつ低消費電力でこれを構成することを可能とし、信
号処理のリアルタイム性を、飛躍的に向上させることを
可能とした。
【図１】本発明の第一実施例を示す回路図である。
【図２】第一実施例のリセットモードの動作説明図であ
る。
る。
【図３】第一実施例の最大値位置検出処理中の動作説明
図である。
図である。
【図４】第一実施例の最大位置検出終了時の動作説明図
である。
である。
【図５】本発明の第二実施例を示す回路図である。
【図６】第二実施例のリセットモードの動作説明図であ
る。
る。
【図７】第二実施例の最小値位置検出処理中の動作説明
図である。
図である。
【図８】第二実施例の最小位置検出終了時の動作説明図
である。
である。
【図９】本発明の第三実施例を示す回路図である。
【図１０】従来の最大値位置検出回路の回路図である。
【図１１】フローティングデート電極を有する多入力の
ＭＯＳトランジスタの概念図である。
ＭＯＳトランジスタの概念図である。
【図１２】本実施例で用いることができる２入力の容量
結合を持ったνＭＯＳの概念図である。
結合を持ったνＭＯＳの概念図である。
１ 入力端子 ２ 入力端子 ３ 入力端子 ４ 出力端子 ５ 入力端子 ６ 入力端子 ７ 定電流源 ８ ＮＭＯＳトランジスタ ９ ＮＭＯＳトランジスタ １０ ＮＭＯＳトランジスタ １２ 容量手段 １３ 容量手段 １４ 容量手段 １５ 容量手段 １６ 容量手段 １７ 容量手段 １８ 容量手段 １９ 容量手段 ２０ 容量手段 ２１ スイッチ手段 ２２ スイッチ手段 ２３ スイッチ手段 ２４ バッファインバーター ２５ バッファインバーター ２６ バッファインバーター ２７ ＰＭＯＳトランジスタ ２８ ＰＭＯＳトランジスタ ２９ ＰＭＯＳトランジスタ ３０ ＰＭＯＳトランジスタ ３１ ＰＭＯＳトランジスタ ３２ ＰＭＯＳトランジスタ ３３ ＮＭＯＳトランジスタ ３４ ＮＭＯＳトランジスタ ３５ デプレッション型ＮＭＯＳトランジスタ ３６ ＰＭＯＳトランジスタ ３７ ＮＭＯＳトランジスタ ３８ ＮＭＯＳトランジスタ ３９ デプレッション型ＮＭＯＳトランジスタ ４０ ＰＭＯＳトランジスタ ４１ ＮＭＯＳトランジスタ ４２ ＮＭＯＳトランジスタ ４３ デプレッション型ＮＭＯＳトランジスタ ４４ ＰＭＯＳトランジスタ ４５ ＮＭＯＳトランジスタ ４６ ＮＭＯＳトランジスタ ４７ 第三の制御端子 ４８ 第二の制御端子 ４９ ＮＭＯＳトランジスタ ５０ 接地電位 ５１ 電源電圧 ５２ スイッチ手段 ５３ スイッチ手段 ５４ スイッチ手段 ５５ 第一の基準電位 ５６ 第一の制御端子 ５７ 第二の基準電源 ６０ ＰＭＯＳトランジスタ ６１ ＰＭＯＳトランジスタ ６２ ＰＭＯＳトランジスタ ６３ ＮＭＯＳトランジスタ ６４ ＮＭＯＳトランジスタ ６５ ＮＭＯＳトランジスタ ６６ ＮＭＯＳトランジスタ ６７ ＮＭＯＳトランジスタ ６８ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (72)発明者 柴田 直 東京都江東区越中島１丁目３番地16−411 号
Claims (8)
- 【請求項１】 絶縁ゲート型トランジスタのゲートが第
一の容量手段を介して信号入力端子に接続され、該ゲー
トと該第一の容量手段のフローティングとなる共通接続
点が第二の容量手段の一方の端子側に接続され、該絶縁
ゲート型トランジスタのドレインと該第二の容量手段の
他方の端子側との間に、該絶縁ゲート型トランジスタの
ドレイン電流の増減に対応して該ドレイン電流をより増
減させるように該第二の容量手段の他方の端子側の電圧
を変動させる制御手段が接続されてなる回路単位が複数
個設けられ、 複数の該回路単位の各絶縁ゲート型トランジスタのソー
スは共通接続されて定電流源に接続された半導体集積回
路であって、 各回路単位は前記絶縁ゲート型トランジスタのソース電
流の増減に対応して前記ドレイン電流をより増減させる
正帰還ループをそれぞれ構成してなり、 前記第二の容量手段の他方の端子側の電圧により、前記
複数の回路単位の各信号入力端子に印加される信号電圧
についての最大電圧位置検出又は最小電圧位置検出を行
ってなる半導体集積回路。 - 【請求項２】 前記第二の容量手段の他方の端子側から
出力される信号が、基準電位と比較するコンパレーター
に入力され、 前記複数の回路単位の各信号入力端子に印加される信号
電圧の中で最も大きい信号電圧が入力される回路単位
に、正帰還効果により前記定電流源の電流がほとんど全
て最終的に集中して前記ソースより入力され、該回路単
位に接続される該コンパレーターの出力が唯一アクティ
ブになることを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項３】 前記第二の容量手段の他方の端子側から
出力される信号が、基準電位と比較するコンパレーター
に入力され、 前記複数の回路単位の各信号入力端子に印加される信号
電圧の中で最も小さい信号電圧が入力される回路単位
に、正帰還効果により前記定電流源の電流がほとんど全
て最終的に集中して前記ソースより入力され、該回路単
位に接続される該コンパレーターの出力が唯一アクティ
ブになることを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項４】 前記絶縁ゲート型トランジスタを第一の
絶縁ゲート型トランジスタとしたときに、 前記制御手段は、該第一の絶縁ゲート型トランジスタの
導電型と逆導電型の第二の絶縁ゲート型トランジスタで
構成されるカレントミラー回路と、該カレントミラー回
路の出力側及び前記第二の容量手段の他方の端子側に、
一方の端子側が接続される第三の容量手段と、から構成
され、 前記カレントミラー回路の入力側は前記第一の絶縁ゲー
ト型トランジスタのドレインに接続され、前記第三の容
量手段の他方の端子は低圧側電源電位または高圧側電源
電位に接続されることを特徴とする請求項１に記載の半
導体集積回路。 - 【請求項５】 前記複数の回路単位の各第二の容量手段
の他方の端子は、それぞれスイッチ手段を介して低圧側
電源電位または高圧側電源電位に接続されてなり、 前記複数の回路単位の全ての信号入力端子の電位を同一
のリセット電位とするとともに、前記スイッチ手段をオ
ンして前記第二の容量手段の他方の端子の電位を低圧側
電源電位または高圧側電源電位とするリセット動作を有
する請求項１に記載の半導体集積回路。 - 【請求項６】 前記複数の回路単位に対応した複数の電
圧入力電流出力差動アンプを有し、 各電圧入力電流出力差動アンプの反転入力端子が、対応
する前記回路単位の第二の容量手段の他方の端子に接続
され、各電圧入力電流出力差動アンプの出力が、対応す
る前記回路単位の第二の容量手段の一方の端子に接続さ
れ、各電圧入力電流出力差動アンプの非反転入力端子が
共通接続されて、基準電源電位に接続されてなり、 前記電圧入力電流出力差動アンプはオフセット補正回路
を構成してなる請求項１に記載の半導体集積回路。 - 【請求項７】 前記オフセット補正回路が、各信号入力
端子に入力される信号電圧についての最大電圧位置また
は最小電圧位置出動作中あるいはリセット動作中以外の
サイクルのみ動作し、非動作時には前記電圧入力電流出
力差動アンプを切り離すか、該アンプの動作を止めるこ
とを特徴とする請求項６に記載の半導体集積回路。 - 【請求項８】 前記絶縁ゲート型トランジスタ及び前記
第一、第二の容量手段が、半導体基板上に互いに離間し
て設けられたソース・ドレイン領域間のチャネル領域上
に、第一のゲート酸化膜を介してフローティングゲート
電極を形成し、このフローティングゲート電極上に第二
のゲート酸化膜を介して互いに電気的に絶縁された二つ
のゲート電極を有したトランジスタからなることを特徴
とする請求項１に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176870A JPH1125200A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
| US09/110,014 US6127852A (en) | 1997-07-02 | 1998-07-02 | Semiconductor integrated circuit for parallel signal processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176870A JPH1125200A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125200A true JPH1125200A (ja) | 1999-01-29 |
Family
ID=16021243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176870A Pending JPH1125200A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6127852A (ja) |
| JP (1) | JPH1125200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054840A1 (fr) * | 1998-04-17 | 1999-10-28 | Kabushiki Kaisha Ultraclean Technology Research Institute | Unite de calcul a semi-conducteur |
| KR100933279B1 (ko) | 2007-11-02 | 2009-12-22 | 연세대학교 산학협력단 | 승자독점 회로 및 그 구동방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1127116A (ja) | 1997-07-02 | 1999-01-29 | Tadahiro Omi | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ |
| US6281821B1 (en) * | 1997-09-30 | 2001-08-28 | Jason P. Rhode | Digital-to-analog converter with power up/down transient suppression and automatic rate switching |
| US6747492B2 (en) * | 2002-06-18 | 2004-06-08 | Koninklijke Philips Electronics N.V. | Power-on reset circuit with current shut-off and semiconductor device including the same |
| US9577639B1 (en) * | 2015-09-24 | 2017-02-21 | Qualcomm Incorporated | Source separated cell |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746289B2 (ja) * | 1989-09-09 | 1998-05-06 | 忠弘 大見 | 素子の作製方法並びに半導体素子およびその作製方法 |
| US5408194A (en) * | 1993-06-25 | 1995-04-18 | Synaptics, Incorporated | Adaptive analog minimum/maximum selector and subtractor circuit |
| US5835045A (en) * | 1994-10-28 | 1998-11-10 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
| JP3176821B2 (ja) * | 1995-05-24 | 2001-06-18 | シャープ株式会社 | 入力判定回路 |
| EP0774726A1 (en) * | 1995-11-03 | 1997-05-21 | STMicroelectronics S.r.l. | Device for selecting analog voltage signals |
| JP3512292B2 (ja) * | 1996-01-30 | 2004-03-29 | 忠弘 大見 | 半導体装置及びこれを用いた算術演算システム、画像処理システム、音声信号処理システム、パターン認識システム、信号処理システム、並列データ処理システム、ビデオ信号処理システム |
-
1997
- 1997-07-02 JP JP9176870A patent/JPH1125200A/ja active Pending
-
1998
- 1998-07-02 US US09/110,014 patent/US6127852A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054840A1 (fr) * | 1998-04-17 | 1999-10-28 | Kabushiki Kaisha Ultraclean Technology Research Institute | Unite de calcul a semi-conducteur |
| US6704757B1 (en) | 1998-04-17 | 2004-03-09 | Tadahiro Ohmi | Semiconductor arithmetic unit |
| KR100933279B1 (ko) | 2007-11-02 | 2009-12-22 | 연세대학교 산학협력단 | 승자독점 회로 및 그 구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6127852A (en) | 2000-10-03 |
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