JPH1125694A - デバイス自動機能実行時間測定可能な半導体試験装置 - Google Patents
デバイス自動機能実行時間測定可能な半導体試験装置Info
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- JPH1125694A JPH1125694A JP9172502A JP17250297A JPH1125694A JP H1125694 A JPH1125694 A JP H1125694A JP 9172502 A JP9172502 A JP 9172502A JP 17250297 A JP17250297 A JP 17250297A JP H1125694 A JPH1125694 A JP H1125694A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000006870 function Effects 0.000 claims description 90
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- 230000015654 memory Effects 0.000 claims description 8
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- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 被試験デバイスの各ＤＵＴ毎の自動機能実行
時間を１回のテストにて測定することができ、測定デー
タをもとにデバイスのグレード選別を自動的に実施する
ことが可能なデバイス自動機能実行時間測定可能な半導
体試験装置を提供する。 【解決手段】 テストバーンイン装置において、自動機
能最短時間判定回路と、前記自動機能最短時間判定回路
回路より起動されるタイマー回路と、前記タイマー回路
により起動され各ＤＵＴ判定結果により停止されるタイ
マーカウンタ回路とを有し、各ＤＵＴのデバイス自動機
能実行時間を自動的に測定する。
時間を１回のテストにて測定することができ、測定デー
タをもとにデバイスのグレード選別を自動的に実施する
ことが可能なデバイス自動機能実行時間測定可能な半導
体試験装置を提供する。 【解決手段】 テストバーンイン装置において、自動機
能最短時間判定回路と、前記自動機能最短時間判定回路
回路より起動されるタイマー回路と、前記タイマー回路
により起動され各ＤＵＴ判定結果により停止されるタイ
マーカウンタ回路とを有し、各ＤＵＴのデバイス自動機
能実行時間を自動的に測定する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
であり、デバイス自動機能実行時間測定可能な半導体試
験装置に関する。
であり、デバイス自動機能実行時間測定可能な半導体試
験装置に関する。
【０００２】
【従来の技術】最近のメモリＩＣにおいては、コマンド
印加により特定の機能を自動的に実行するデバイス（特
に自動プログラム機能や自動消去機能を持つフラッシュ
メモリ等）が数多く普及している。これらの自動機能の
実行時間は比較的長く、長いものでは３０秒近くかかる
ものも存在し、デバイスによるばらつきもかなり大きく
なっている。
印加により特定の機能を自動的に実行するデバイス（特
に自動プログラム機能や自動消去機能を持つフラッシュ
メモリ等）が数多く普及している。これらの自動機能の
実行時間は比較的長く、長いものでは３０秒近くかかる
ものも存在し、デバイスによるばらつきもかなり大きく
なっている。
【０００３】半導体試験装置にてデバイスを試験するに
あたり、これらの自動機能試験は非常に時間がかかりテ
ストコストの増大を招いている。また、これらのデバイ
スを使用するユーザーにおいては、使用用途によっては
時間のかかりすぎる自動機能に対して自動機能実行時間
によるデバイス選別が必要となる場合もでてきている。
あたり、これらの自動機能試験は非常に時間がかかりテ
ストコストの増大を招いている。また、これらのデバイ
スを使用するユーザーにおいては、使用用途によっては
時間のかかりすぎる自動機能に対して自動機能実行時間
によるデバイス選別が必要となる場合もでてきている。
【０００４】
【発明が解決しようとする課題】従来の半導体試験装置
においては、デバイスにより実行時間が大幅に異なる自
動機能の試験に対し自動機能最短時間判定回路を搭載
し、デバイスの仕様に規定される最大実行時間を待たず
して同時測定しているＤＵＴが全てＰＡＳＳした時点で
そのテストを終了させることが可能なものもあるが、同
時測定している各ＤＵＴの自動機能実行時間を測定する
ことは不可能であった。
においては、デバイスにより実行時間が大幅に異なる自
動機能の試験に対し自動機能最短時間判定回路を搭載
し、デバイスの仕様に規定される最大実行時間を待たず
して同時測定しているＤＵＴが全てＰＡＳＳした時点で
そのテストを終了させることが可能なものもあるが、同
時測定している各ＤＵＴの自動機能実行時間を測定する
ことは不可能であった。
【０００５】自動機能実行時間によるデバイス選別を行
う場合には、各ＤＵＴに対し１サイクル毎の判定結果を
メモリに記憶させた結果等から判定結果変化点までの時
間を計算にて求める等の手間がかかり、膨大な時間が必
要であった。従来の半導体試験装置では、デバイスの自
動機能実行時間を測定する回路を持っておらず、自動機
能実行時間による自動デバイス選別は不可能であった。
う場合には、各ＤＵＴに対し１サイクル毎の判定結果を
メモリに記憶させた結果等から判定結果変化点までの時
間を計算にて求める等の手間がかかり、膨大な時間が必
要であった。従来の半導体試験装置では、デバイスの自
動機能実行時間を測定する回路を持っておらず、自動機
能実行時間による自動デバイス選別は不可能であった。
【０００６】この発明は、このような背景の下になされ
たもので、被試験デバイスの各ＤＵＴ毎の自動機能実行
時間を１回のテストにて測定することができ、測定デー
タをもとにデバイスのグレード選別を自動的に実施する
ことが可能なデバイス自動機能実行時間測定可能な半導
体試験装置を提供することを目的としている。
たもので、被試験デバイスの各ＤＵＴ毎の自動機能実行
時間を１回のテストにて測定することができ、測定デー
タをもとにデバイスのグレード選別を自動的に実施する
ことが可能なデバイス自動機能実行時間測定可能な半導
体試験装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、テストバー
ンイン装置において、自動機能最短時間判定回路と、前
記自動機能最短時間判定回路回路より起動されるタイマ
ー回路と、前記タイマー回路により起動され各ＤＵＴ判
定結果により停止されるタイマーカウンタ回路とを有
し、各ＤＵＴのデバイス自動機能実行時間を自動的に測
定することを特徴とする。また、請求項２に記載の発明
にあっては、メモリＩＣ試験装置において、自動機能最
短時間判定回路と、前記自動機能最短時間判定回路回路
より起動されるタイマー回路と、前記タイマー回路によ
り起動され各ＤＵＴ判定結果により停止されるタイマー
カウンタ回路とを有し、各ＤＵＴのデバイス自動機能実
行時間を自動的に測定することを特徴とする。また、請
求項３に記載の発明にあっては、上記回路を有するテス
トバーンイン装置において、各ＤＵＴ判定結果をデバイ
ス自動機能出力ピン選択回路を経由してタイマーカウン
タ回路へ接続し、前記タイマーカウンタ回路を最小限の
回路規模で構成して各ＤＵＴデバイス自動機能実行時間
を自動測定し、最小限の時間で自動機能実行時間による
ＤＵＴ選別を行うことを特徴とする。また、請求項４に
記載の発明にあっては、上記回路を有するメモリＩＣ試
験装置において、各ＤＵＴ判定結果をデバイス自動機能
出力ピン選択回路を経由してタイマーカウンタ回路ヘ接
続し、前記タイマーカウンタ回路を最小限の回路規模で
構成して各ＤＵＴデバイス自動機能実行時間を自動測定
し、最小限の時間で自動機能実行時間によるＤＵＴ選別
を行うことを特徴とする。
ために、請求項１に記載の発明にあっては、テストバー
ンイン装置において、自動機能最短時間判定回路と、前
記自動機能最短時間判定回路回路より起動されるタイマ
ー回路と、前記タイマー回路により起動され各ＤＵＴ判
定結果により停止されるタイマーカウンタ回路とを有
し、各ＤＵＴのデバイス自動機能実行時間を自動的に測
定することを特徴とする。また、請求項２に記載の発明
にあっては、メモリＩＣ試験装置において、自動機能最
短時間判定回路と、前記自動機能最短時間判定回路回路
より起動されるタイマー回路と、前記タイマー回路によ
り起動され各ＤＵＴ判定結果により停止されるタイマー
カウンタ回路とを有し、各ＤＵＴのデバイス自動機能実
行時間を自動的に測定することを特徴とする。また、請
求項３に記載の発明にあっては、上記回路を有するテス
トバーンイン装置において、各ＤＵＴ判定結果をデバイ
ス自動機能出力ピン選択回路を経由してタイマーカウン
タ回路へ接続し、前記タイマーカウンタ回路を最小限の
回路規模で構成して各ＤＵＴデバイス自動機能実行時間
を自動測定し、最小限の時間で自動機能実行時間による
ＤＵＴ選別を行うことを特徴とする。また、請求項４に
記載の発明にあっては、上記回路を有するメモリＩＣ試
験装置において、各ＤＵＴ判定結果をデバイス自動機能
出力ピン選択回路を経由してタイマーカウンタ回路ヘ接
続し、前記タイマーカウンタ回路を最小限の回路規模で
構成して各ＤＵＴデバイス自動機能実行時間を自動測定
し、最小限の時間で自動機能実行時間によるＤＵＴ選別
を行うことを特徴とする。
【０００８】この発明によれば、既知の自動機能最短時
間判定回路と、前記自動機能最短時間判定回路の内部回
路であるコマンドパターンマッチ回路より起動されるタ
イマー回路と、半導体試験装置判定系回路に接続され全
Ｉ／Ｏピンのリアルタイム判定信号から自動機能結果出
力ピンのリアルタイム判定信号のみを選択する自動機能
出力ピン選択回路と、前記タイマー回路の出力により同
時起動され、かつ、前記自動機能出力ピン選択回路の出
力信号により個々に停止されるタイマーカウンタ回路と
を備えるという技術的手段を講じる。これによって、各
ＤＵＴ毎のテバイス自動機能実行時間が１回のテストで
測定でき、デバイスの自動機能実行時間におけるグレー
ド選別を自動的に実施することが可能となる。
間判定回路と、前記自動機能最短時間判定回路の内部回
路であるコマンドパターンマッチ回路より起動されるタ
イマー回路と、半導体試験装置判定系回路に接続され全
Ｉ／Ｏピンのリアルタイム判定信号から自動機能結果出
力ピンのリアルタイム判定信号のみを選択する自動機能
出力ピン選択回路と、前記タイマー回路の出力により同
時起動され、かつ、前記自動機能出力ピン選択回路の出
力信号により個々に停止されるタイマーカウンタ回路と
を備えるという技術的手段を講じる。これによって、各
ＤＵＴ毎のテバイス自動機能実行時間が１回のテストで
測定でき、デバイスの自動機能実行時間におけるグレー
ド選別を自動的に実施することが可能となる。
【０００９】即ち、既知の自動機能最短時間判定回路
と、前記自動機能最短時間判定回路より起動されるタイ
マー回路と、前記タイマー回路出力により起動され自動
機能出力ピン選択回路で選択された各ＤＵＴ判定結果に
より個々に停止されるタイマーカウンタ回路とを具備す
ることにより、１回のテストにてデバイス自動機能実行
時間の測定を可能とし、各ＤＵＴの測定結果からソフト
ウェアにてＢＩＮ分類する等、自動機能実行時間による
自動デバイス選別が実現できる。
と、前記自動機能最短時間判定回路より起動されるタイ
マー回路と、前記タイマー回路出力により起動され自動
機能出力ピン選択回路で選択された各ＤＵＴ判定結果に
より個々に停止されるタイマーカウンタ回路とを具備す
ることにより、１回のテストにてデバイス自動機能実行
時間の測定を可能とし、各ＤＵＴの測定結果からソフト
ウェアにてＢＩＮ分類する等、自動機能実行時間による
自動デバイス選別が実現できる。
【００１０】
【発明の実施の形態】以下に、図面を参照して本発明に
ついて説明する。図１は、本発明によるデバイス自動機
能実行時間測定動作を説明する構成図である。図１にお
いて１は既知の自動機能最短時間判定回路、２は前記自
動機能最短時間判定回路の内部回路であるコマンドパタ
ーンマッチ回路、３は前記コマンドパターンマッチ回路
により起動されるタイマー回路、５は全Ｉ／Ｏピンのリ
アルタイム判定信号からデバイス自動機能結果出力ピン
の判定信号を選択する自動機能出力ピン選択回路、４は
前記タイマー回路により超動され前記自動機能出力ピン
選択回路の出力により停止されるタイマーカウンタ回路
である。
ついて説明する。図１は、本発明によるデバイス自動機
能実行時間測定動作を説明する構成図である。図１にお
いて１は既知の自動機能最短時間判定回路、２は前記自
動機能最短時間判定回路の内部回路であるコマンドパタ
ーンマッチ回路、３は前記コマンドパターンマッチ回路
により起動されるタイマー回路、５は全Ｉ／Ｏピンのリ
アルタイム判定信号からデバイス自動機能結果出力ピン
の判定信号を選択する自動機能出力ピン選択回路、４は
前記タイマー回路により超動され前記自動機能出力ピン
選択回路の出力により停止されるタイマーカウンタ回路
である。
【００１１】半導体試験装置のパターンプログラムシー
ケンス制御回路にて読み出された自動機能実行命令は自
動機能最短時間判定回路１の内部回路であるコマンドパ
ターンマッチ回路２へ伝えられる。
ケンス制御回路にて読み出された自動機能実行命令は自
動機能最短時間判定回路１の内部回路であるコマンドパ
ターンマッチ回路２へ伝えられる。
【００１２】コマンドパターンマッチ回路２はコマンド
を識別し、各コマンドに対応したトリガ信号２０を出力
する。タイマー回路３はコマンドパターンマッチ回路２
のトリガ信号２０を受け、最小自動機能実行時間分また
はそれ以上の任意の時間分のタイマー動作を開始し、設
定された時間てタイムアップ後タイマーカウンタ回路に
スタートトリガ３０を出力する。
を識別し、各コマンドに対応したトリガ信号２０を出力
する。タイマー回路３はコマンドパターンマッチ回路２
のトリガ信号２０を受け、最小自動機能実行時間分また
はそれ以上の任意の時間分のタイマー動作を開始し、設
定された時間てタイムアップ後タイマーカウンタ回路に
スタートトリガ３０を出力する。
【００１３】自動機能出力ピン選択回路５は判定系回路
からの全Ｉ／Ｏピンのリアルタイム判定信号８０１〜８
０ｍからデバイス自動機能結果出力ピンの判定信号５０
１〜５０ｎを選択しタイマーカウンタ回路４へ出力す
る。
からの全Ｉ／Ｏピンのリアルタイム判定信号８０１〜８
０ｍからデバイス自動機能結果出力ピンの判定信号５０
１〜５０ｎを選択しタイマーカウンタ回路４へ出力す
る。
【００１４】タイマーカウンタ回路４はタイマー回路３
からのスタートトリガ３０により一斉に起動され、自動
機能出力ピン選択回路５からの判定信号５０１〜５０ｎ
により個々に停止される。
からのスタートトリガ３０により一斉に起動され、自動
機能出力ピン選択回路５からの判定信号５０１〜５０ｎ
により個々に停止される。
【００１５】コンパレータ回路６は半導体試験装置判定
系回路１１を構成する一般的なアナログコンパレータ回
路であり、被測定デバイスからの出力信号のレベルとプ
ログラム設定したＶＯＨ、ＶＯＬレベルとを比較し、結
果を出力する。
系回路１１を構成する一般的なアナログコンパレータ回
路であり、被測定デバイスからの出力信号のレベルとプ
ログラム設定したＶＯＨ、ＶＯＬレベルとを比較し、結
果を出力する。
【００１６】比較回路７も半導体試験装置判定系回路１
１を構成する一般的なロジックの一致比較回路であり、
被測定デバイス出力データが期待値データであるか否か
を比較し、出力する。
１を構成する一般的なロジックの一致比較回路であり、
被測定デバイス出力データが期待値データであるか否か
を比較し、出力する。
【００１７】リアルタイム測定用Ｆ／Ｆ８も半導体試験
装置判定系回路１１を構成する一般的要素であり、被測
定デバイスからの出力信号が、そのサイクルタイムにお
いて期待すべきタイミングで出力されているかを判定す
るために、プログラムにてタイミング設定可能な判定ス
トローブにて上記比較回路出力をラッチするＤタイプフ
リップフロップである。
装置判定系回路１１を構成する一般的要素であり、被測
定デバイスからの出力信号が、そのサイクルタイムにお
いて期待すべきタイミングで出力されているかを判定す
るために、プログラムにてタイミング設定可能な判定ス
トローブにて上記比較回路出力をラッチするＤタイプフ
リップフロップである。
【００１８】判定値処理回路９も半導体試験装置判定系
回路１１を構成する一般的構成要素であり、上記回路に
おいて、その判定ストローブタイミングにてフェイル
（被測定デバイス出力が期待値と異なっており、比較回
路にて一致がとれなかった場合の比較回路出力をラッチ
したもの）が一度（１サイクル）でも発生した場合に、
そのフェイル信号を固定しておき、その試験が終了して
も結果を保持させておくための回路である。
回路１１を構成する一般的構成要素であり、上記回路に
おいて、その判定ストローブタイミングにてフェイル
（被測定デバイス出力が期待値と異なっており、比較回
路にて一致がとれなかった場合の比較回路出力をラッチ
したもの）が一度（１サイクル）でも発生した場合に、
そのフェイル信号を固定しておき、その試験が終了して
も結果を保持させておくための回路である。
【００１９】次に、本実施の形態の動作を説明する。上
述したように、１は既知の自動機能最短時間判定回路、
２は前記自動機能最短時間判定回路の内部回路であるコ
マンドパターンマッチ回路、３は前記コマンドパターン
マッチ回路により起動されるタイマー回路、５は全Ｉ／
Ｏピンのリアルタイム判定信号からテバイス自動機能結
果出力ピンの判定信号を選択する自動機能出力ピン選択
回路、４は前記タイマー回路により起動され前記自動機
能出力ピン選択回路の出力により停止されるタイマーカ
ウンタ回路である。
述したように、１は既知の自動機能最短時間判定回路、
２は前記自動機能最短時間判定回路の内部回路であるコ
マンドパターンマッチ回路、３は前記コマンドパターン
マッチ回路により起動されるタイマー回路、５は全Ｉ／
Ｏピンのリアルタイム判定信号からテバイス自動機能結
果出力ピンの判定信号を選択する自動機能出力ピン選択
回路、４は前記タイマー回路により起動され前記自動機
能出力ピン選択回路の出力により停止されるタイマーカ
ウンタ回路である。
【００２０】半導体試験装置のパターンプログラムシー
ケンス制御回路にて読み出された自動機能実行命令は自
動機能最短時間判定回路１の内部回路であるコマンドパ
ターンマッチ回路２へ伝えられる。
ケンス制御回路にて読み出された自動機能実行命令は自
動機能最短時間判定回路１の内部回路であるコマンドパ
ターンマッチ回路２へ伝えられる。
【００２１】コマンドパターンマッチ回路２はコマンド
を識別し、各コマンドに対応したトリガ信号２０を出力
する。タイマー回路３はコマンドパターンマッチ回路２
のトリガ信号２０を受け、自動機能最小実行時間分また
はそれ以上の任意の時間分のタイマー動作を開始し、設
定された時間でタイムアップ後タイマーカウンタ回路４
にスタートトリガ３０を出力する。
を識別し、各コマンドに対応したトリガ信号２０を出力
する。タイマー回路３はコマンドパターンマッチ回路２
のトリガ信号２０を受け、自動機能最小実行時間分また
はそれ以上の任意の時間分のタイマー動作を開始し、設
定された時間でタイムアップ後タイマーカウンタ回路４
にスタートトリガ３０を出力する。
【００２２】自動機能出力ピン選択回路５は判定系回路
からの全Ｉ／Ｏピンのリアルタイム判定信号８０１〜８
０ｍからデバイス自動機能結果出力ピンの判定信号５０
１〜５０ｎを選択しタイマーカウンタ回路４へ出力す
る。タイマーカウンタ回路４はタイマー回路３からのス
タートトリガ３０により一斉に起動され、自動機能出力
ピン選択回路５からの判定信号５０１〜５０ｎにより個
々に停止される。
からの全Ｉ／Ｏピンのリアルタイム判定信号８０１〜８
０ｍからデバイス自動機能結果出力ピンの判定信号５０
１〜５０ｎを選択しタイマーカウンタ回路４へ出力す
る。タイマーカウンタ回路４はタイマー回路３からのス
タートトリガ３０により一斉に起動され、自動機能出力
ピン選択回路５からの判定信号５０１〜５０ｎにより個
々に停止される。
【００２３】タイマー回路３は特定周波数の基準クロッ
クによりダウンカウントされるカウンタで、ＣＰＵバス
によりあらかじめ自動機能最小実行時間等の任意の時間
に相当するデータがセットされており、コマンドパター
ンマッチ回路２からのトリガ信号２０によりダウンカウ
ントを開始し、カウンタ値“０”にてタイムアップして
タイマーカウンタ回路４にスタートトリガ３０を送出す
る回路である。
クによりダウンカウントされるカウンタで、ＣＰＵバス
によりあらかじめ自動機能最小実行時間等の任意の時間
に相当するデータがセットされており、コマンドパター
ンマッチ回路２からのトリガ信号２０によりダウンカウ
ントを開始し、カウンタ値“０”にてタイムアップして
タイマーカウンタ回路４にスタートトリガ３０を送出す
る回路である。
【００２４】タイマーカウンタ回路４は特定周波数の基
準クロックによりアップカウントされるカウンタで、最
大同時測定ＤＵＴ数に対応して各々にカウンタ回路を持
っていおり、タイマー回路３からのスタートトリガ３０
により全カウンタ回路が一斉にアップカウントを開始す
る。
準クロックによりアップカウントされるカウンタで、最
大同時測定ＤＵＴ数に対応して各々にカウンタ回路を持
っていおり、タイマー回路３からのスタートトリガ３０
により全カウンタ回路が一斉にアップカウントを開始す
る。
【００２５】自動機能出力ピン選択回路５からの各ＤＵ
Ｔ毎の判定信号（通常、フェイル判定からパス判定への
変化信号となる）により各々のカウンタ回路のカウント
動作をそれぞれ個別に停止させる。（カウンタへの基準
クロックの入力をゲートする等の方法で停止させる。）
Ｔ毎の判定信号（通常、フェイル判定からパス判定への
変化信号となる）により各々のカウンタ回路のカウント
動作をそれぞれ個別に停止させる。（カウンタへの基準
クロックの入力をゲートする等の方法で停止させる。）
【００２６】テスト終了後、タイマーカウンタ回路４の
各々のデータをＣＰＵバスを介してＣＰＵに読み込み、
ＣＰＵにて基準クロックサイクルタイムとの乗算で自動
演算処理をさせることにより、各ＤＵＴの自動機能実行
時間を得ることができる。
各々のデータをＣＰＵバスを介してＣＰＵに読み込み、
ＣＰＵにて基準クロックサイクルタイムとの乗算で自動
演算処理をさせることにより、各ＤＵＴの自動機能実行
時間を得ることができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
メモリデバイス等を試験する半導体試験装置において、
被試験デバイスの自動機能（フラッシュメモリの自動消
去機能等）を試験する場合、自動機能実行結果出力信号
を最短時間て判定し、かつ、１回のテストて各ＤＵＴの
自動機能実行時間を測定する。これにより１回のテスト
にて被試験デバイスの自動機能実行時間によるＤＵＴ選
別が可能となる。
メモリデバイス等を試験する半導体試験装置において、
被試験デバイスの自動機能（フラッシュメモリの自動消
去機能等）を試験する場合、自動機能実行結果出力信号
を最短時間て判定し、かつ、１回のテストて各ＤＵＴの
自動機能実行時間を測定する。これにより１回のテスト
にて被試験デバイスの自動機能実行時間によるＤＵＴ選
別が可能となる。
【００２８】即ち、被試験デバイスの各ＤＵＴ毎の自動
機能実行時間を１回のテストにて測定することができ、
測定データをもとにデバイスのグレード選別を自動的に
実施することが可能となる。
機能実行時間を１回のテストにて測定することができ、
測定データをもとにデバイスのグレード選別を自動的に
実施することが可能となる。
【図１】 この発明によるデバイス自動機能実行時間測
定回路の構成図である。
定回路の構成図である。
１ 自動機能最短時間判定回路 ２ コマンドパターンマッチ回路 ３ タイマー回路 ４ タイマーカウンタ回路 ５ 自動機能出力ピン選択回路 ６ コンパレータ回路 ７ 比較回路 ８ リアルタイム判定用Ｆ／Ｆ回路 ９ 判定値処理回路 １０ ＤＵＴボードｏｒバーンインボード １１ 半導体試験装置判定系回路 ２０ トリガ信号 ３０ スタートトリガ ５０１〜５０ｍ ストップトリガ
Claims (4)
- 【請求項１】 テストバーンイン装置において、 自動機能最短時間判定回路（１）と、 前記自動機能最短時間判定回路回路（１）より起動され
るタイマー回路（３）と、 前記タイマー回路（３）により起動され各ＤＵＴ判定結
果により停止されるタイマーカウンタ回路（４）とを有
し、 各ＤＵＴのデバイス自動機能実行時間を自動的に測定す
ることを特徴とするデバイス自動機能実行時間測定可能
な半導体試験装置。 - 【請求項２】 メモリＩＣ試験装置において、 自動機能最短時間判定回路（１）と、 前記自動機能最短時間判定回路回路（１）より起動され
るタイマー回路（３）と、 前記タイマー回路（３）により起動され各ＤＵＴ判定結
果により停止されるタイマーカウンタ回路（４）とを有
し、 各ＤＵＴのデバイス自動機能実行時間を自動的に測定す
ることを特徴とするデバイス自動機能実行時間測定可能
な半導体試験装置。 - 【請求項３】 上記回路を有するテストバーンイン装置
において、 各ＤＵＴ判定結果をデバイス自動機能出力ピン選択回路
（５）を経由してタイマーカウンタ回路（４）へ接続
し、 前記タイマーカウンタ回路（４）を最小限の回路規模で
構成して各ＤＵＴデバイス自動機能実行時間を自動測定
し、 最小限の時間で自動機能実行時間によるＤＵＴ選別を行
うことを特徴とするデバイス自動機能実行時間測定可能
な半導体試験装置。 - 【請求項４】 上記回路を有するメモリＩＣ試験装置に
おいて、 各ＤＵＴ判定結果をデバイス自動機能出力ピン選択回路
（５）を経由してタイマーカウンタ回路（４）ヘ接続
し、 前記タイマーカウンタ回路（４）を最小限の回路規模で
構成して各ＤＵＴデバイス自動機能実行時間を自動測定
し、 最小限の時間で自動機能実行時間によるＤＵＴ選別を行
うことを特徴とするデバイス自動機能実行時間測定可能
な半導体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172502A JPH1125694A (ja) | 1997-06-27 | 1997-06-27 | デバイス自動機能実行時間測定可能な半導体試験装置 |
| US09/102,066 US6198699B1 (en) | 1997-06-27 | 1998-06-22 | Semiconductor testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172502A JPH1125694A (ja) | 1997-06-27 | 1997-06-27 | デバイス自動機能実行時間測定可能な半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125694A true JPH1125694A (ja) | 1999-01-29 |
Family
ID=15943168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172502A Withdrawn JPH1125694A (ja) | 1997-06-27 | 1997-06-27 | デバイス自動機能実行時間測定可能な半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6198699B1 (ja) |
| JP (1) | JPH1125694A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5696772A (en) * | 1994-05-06 | 1997-12-09 | Credence Systems Corporation | Test vector compression/decompression system for parallel processing integrated circuit tester |
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-
1998
- 1998-06-22 US US09/102,066 patent/US6198699B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6198699B1 (en) | 2001-03-06 |
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