JP2618112B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2618112B2 JP2618112B2 JP3133086A JP13308691A JP2618112B2 JP 2618112 B2 JP2618112 B2 JP 2618112B2 JP 3133086 A JP3133086 A JP 3133086A JP 13308691 A JP13308691 A JP 13308691A JP 2618112 B2 JP2618112 B2 JP 2618112B2
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- unit
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Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の半導体素
子の良否判定試験を行う半導体試験装置に関する。
子の良否判定試験を行う半導体試験装置に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体素子の良否試験はファ
ンクションテストとＤＣテストとに大別される。ファン
クションテストは機能試験とも呼ばれ、ＤＵＴ（被検査
ＬＳＩ）が仕様通りの機能動作を行うかどうかを試験
し、ＤＣテストは入力リーク，出力電圧等のＤＣ項目が
仕様を満足しているかどうかを試験する。ここで、ＤＣ
テストを行う場合にはファンクションテスト時と同様の
テストパターンをＤＵＴに印加する必要があり、従来、
ファンクションテストユニットの実行とＤＣテストユニ
ットの実行とを交互に行うことによってＤＵＴにテスト
パターンを印加してＤＣテストが行われていた。
ンクションテストとＤＣテストとに大別される。ファン
クションテストは機能試験とも呼ばれ、ＤＵＴ（被検査
ＬＳＩ）が仕様通りの機能動作を行うかどうかを試験
し、ＤＣテストは入力リーク，出力電圧等のＤＣ項目が
仕様を満足しているかどうかを試験する。ここで、ＤＣ
テストを行う場合にはファンクションテスト時と同様の
テストパターンをＤＵＴに印加する必要があり、従来、
ファンクションテストユニットの実行とＤＣテストユニ
ットの実行とを交互に行うことによってＤＵＴにテスト
パターンを印加してＤＣテストが行われていた。
【０００３】図８は従来のＤＣテスト時のＣＰＵ（ファ
ンクションテストユニットおよびＤＣテストユニットと
は別に設けられている）の処理手順を示したフローチャ
ートである。従来のテストプログラムではまず、ファン
クションテストユニットに各種条件設定、例えばタイミ
ング条件の設定，ＤＵＴへの印加信号のハイ／ローレベ
ルの設定，コンパレータの比較基準電圧の設定等を行
い、テストパターンのスタートアドレス，ストップアド
レスを指定した後、ＭＥＡＳ ＦＵＮＣと記述される命
令を実行することでファンクションテストユニットを起
動する（ｎ４１→ｎ４２→ｎ４３）。ｎ４３ではファン
クションテストユニットは、予め設定されていた条件を
ハードウエアに設定して初期化し、前記出力ピンがロー
レベルとなる入力パターンの記憶されている領域のスタ
ートアドレス，ストップアドレスを設定してスタートす
る。スタート後は専用ハードウエアが設定したタイミン
グでスタートアドレスからストップアドレスまでのテス
トパターンを印加する。以上の処理によりテストパター
ンの印加後、ＤＣテストユニットに各種条件設定、例え
ば印加電圧／電流値の設定，測定レンジの設定等を行
い、さらに測定結果の良否判定基準となる判定リミット
を設定した後ＤＣテストユニットを実行する（ｎ４４→
ｎ４５→ｎ４６）。ｎ４６ではＭＥＡＳ ＡＤＣと記述
される命令を実行することでＣＰＵは測定の開始信号を
出力した後、測定が完了すれば測定結果をハードウエア
から読み込み、これを判定リミットと比較してＤＵＴの
良否を判定する。以上のようにしてローレベル設定時の
ＤＣテストが完了する。同様にしてｎ４７〜ｎ５０にお
いてハイレベルのＤＣテストが行われる。
ンクションテストユニットおよびＤＣテストユニットと
は別に設けられている）の処理手順を示したフローチャ
ートである。従来のテストプログラムではまず、ファン
クションテストユニットに各種条件設定、例えばタイミ
ング条件の設定，ＤＵＴへの印加信号のハイ／ローレベ
ルの設定，コンパレータの比較基準電圧の設定等を行
い、テストパターンのスタートアドレス，ストップアド
レスを指定した後、ＭＥＡＳ ＦＵＮＣと記述される命
令を実行することでファンクションテストユニットを起
動する（ｎ４１→ｎ４２→ｎ４３）。ｎ４３ではファン
クションテストユニットは、予め設定されていた条件を
ハードウエアに設定して初期化し、前記出力ピンがロー
レベルとなる入力パターンの記憶されている領域のスタ
ートアドレス，ストップアドレスを設定してスタートす
る。スタート後は専用ハードウエアが設定したタイミン
グでスタートアドレスからストップアドレスまでのテス
トパターンを印加する。以上の処理によりテストパター
ンの印加後、ＤＣテストユニットに各種条件設定、例え
ば印加電圧／電流値の設定，測定レンジの設定等を行
い、さらに測定結果の良否判定基準となる判定リミット
を設定した後ＤＣテストユニットを実行する（ｎ４４→
ｎ４５→ｎ４６）。ｎ４６ではＭＥＡＳ ＡＤＣと記述
される命令を実行することでＣＰＵは測定の開始信号を
出力した後、測定が完了すれば測定結果をハードウエア
から読み込み、これを判定リミットと比較してＤＵＴの
良否を判定する。以上のようにしてローレベル設定時の
ＤＣテストが完了する。同様にしてｎ４７〜ｎ５０にお
いてハイレベルのＤＣテストが行われる。
【０００４】
【発明が解決しようとする課題】ところが上述したよう
な従来のＤＣテストにおいてはＤＵＴへのテストパター
ンを印加するたびにファンクションテストユニットが起
動され、その都度ユニットの初期化が行われるために処
理時間が長くなる問題があった。通常、ＣＰＵからの信
号でファンクションテストユニットが起動されるときに
は、ファンクションテストユニットの初期化，スタート
・ストップアドレスの設定とともに、テスト条件が変わ
っていないかどうかのチェック，ファンクションテスト
終了後の判定作業等が行わる。例えば図８に示したテス
トの場合、ｎ４３，ｎ４８ではＣＰＵからの信号によっ
てファンクションテストユニットが起動され、ｎ４３，
ｎ４８でもテスト条件等のチェックが行われる。しかし
ながらｎ４３，ｎ４８ではテスト条件は変わっておら
ず、テスト条件チェックは無駄である。ｎ４６，ｎ５０
のＤＣテストユニットのｎ５０での実行時も同様であ
る。そして無駄なテスト条件チェックのために処理時間
が長くなり、それは、測定数が多い程、また、ピン数が
多いほど長くなる。
な従来のＤＣテストにおいてはＤＵＴへのテストパター
ンを印加するたびにファンクションテストユニットが起
動され、その都度ユニットの初期化が行われるために処
理時間が長くなる問題があった。通常、ＣＰＵからの信
号でファンクションテストユニットが起動されるときに
は、ファンクションテストユニットの初期化，スタート
・ストップアドレスの設定とともに、テスト条件が変わ
っていないかどうかのチェック，ファンクションテスト
終了後の判定作業等が行わる。例えば図８に示したテス
トの場合、ｎ４３，ｎ４８ではＣＰＵからの信号によっ
てファンクションテストユニットが起動され、ｎ４３，
ｎ４８でもテスト条件等のチェックが行われる。しかし
ながらｎ４３，ｎ４８ではテスト条件は変わっておら
ず、テスト条件チェックは無駄である。ｎ４６，ｎ５０
のＤＣテストユニットのｎ５０での実行時も同様であ
る。そして無駄なテスト条件チェックのために処理時間
が長くなり、それは、測定数が多い程、また、ピン数が
多いほど長くなる。
【０００５】この発明の目的は、ファンクションテスト
ユニットによってＤＣテストユニットを実行させること
により、ＤＣテストの所要時間を短縮することのできる
半導体検査装置を提供することにある。
ユニットによってＤＣテストユニットを実行させること
により、ＤＣテストの所要時間を短縮することのできる
半導体検査装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、被検査半導
体素子にテストパターンを印加してその機能チェックを
行うファンクションテストユニットと、テストパターン
印加状態で入出力端子のＤＣレベル測定を行うＤＣテス
トユニットと、を備え、前記ファンクションテストユニ
ットに、ＤＣテストのためのテストパターンの設定完了
信号を前記ＤＣテストユニットに対して出力し、設定完
了信号の出力後、処理を終了することなくＤＣテストユ
ニットからの測定完了信号を待機するテストパターン設
定サイクルを所定回繰り返す手段を設け、前記ＤＣテス
トユニットに、前記設定完了信号を受けて前記ＤＣレベ
ル測定を開始し、テストパターン印加状態でのＤＣレベ
ル測定結果と標準値を比較した後良否を判定して前記フ
ァンクションテストユニットに対して測定完了信号を出
力するＤＣテストチェックサイクルを所定回繰り返す手
段を設けたことを特徴とする。
体素子にテストパターンを印加してその機能チェックを
行うファンクションテストユニットと、テストパターン
印加状態で入出力端子のＤＣレベル測定を行うＤＣテス
トユニットと、を備え、前記ファンクションテストユニ
ットに、ＤＣテストのためのテストパターンの設定完了
信号を前記ＤＣテストユニットに対して出力し、設定完
了信号の出力後、処理を終了することなくＤＣテストユ
ニットからの測定完了信号を待機するテストパターン設
定サイクルを所定回繰り返す手段を設け、前記ＤＣテス
トユニットに、前記設定完了信号を受けて前記ＤＣレベ
ル測定を開始し、テストパターン印加状態でのＤＣレベ
ル測定結果と標準値を比較した後良否を判定して前記フ
ァンクションテストユニットに対して測定完了信号を出
力するＤＣテストチェックサイクルを所定回繰り返す手
段を設けたことを特徴とする。
【０００７】
【作用】図１に示すこの発明の構成図を参照して作用を
説明すると次の通りである。
説明すると次の通りである。
【０００８】ファンクションテストユニット，ＤＣテス
トユニットはＣＰＵの設定処理によって初期化され、Ｄ
Ｃテストが実行される。ＤＣテストではまず、ファンク
ションテストユニットが予め記憶されているＤＣテスト
パターンをＤＵＴに印加し、これとともにＤＣテストユ
ニットに対して設定完了信号を出力する。ＤＣテストユ
ニットは設定完了信号を待機しており、この信号によっ
て入出力端子のＤＣレベルの測定処理を開始する。そし
て、測定されたＤＣレベルに基づいてＤＵＴの良否判定
を行い、測定処理が完了すればファンクションテストユ
ニットに対して測定完了信号を出力し、設定完了信号待
ち状態へと戻る。
トユニットはＣＰＵの設定処理によって初期化され、Ｄ
Ｃテストが実行される。ＤＣテストではまず、ファンク
ションテストユニットが予め記憶されているＤＣテスト
パターンをＤＵＴに印加し、これとともにＤＣテストユ
ニットに対して設定完了信号を出力する。ＤＣテストユ
ニットは設定完了信号を待機しており、この信号によっ
て入出力端子のＤＣレベルの測定処理を開始する。そし
て、測定されたＤＣレベルに基づいてＤＵＴの良否判定
を行い、測定処理が完了すればファンクションテストユ
ニットに対して測定完了信号を出力し、設定完了信号待
ち状態へと戻る。
【０００９】一方、テストパターンの設定完了信号を出
力したファンクションテストユニットは測定完了信号待
ち状態になり、この信号を受けると次のテストパターン
を印加するか、または、記憶されている全てのテストパ
ターンが終了していれば制御をＣＰＵへと戻す。ファン
クションテストユニットに複数のテストパターンが記憶
されている場合、その全てのテストパターンが実行され
るまでファンクションテストユニットは制御をＣＰＵに
返すことなく処理を続ける。すなわち、全てのテストパ
ターンが終了するまではファンクションテストユニット
およびＤＣテストユニットは起動し続け、この間ユニッ
トの初期化，テスト条件チェック等の処理が行われるこ
とがない。全てのテストパターンが終了すると、ＣＰＵ
はファンクションテストユニット，ＤＣテストユニット
の終了処理を行う。
力したファンクションテストユニットは測定完了信号待
ち状態になり、この信号を受けると次のテストパターン
を印加するか、または、記憶されている全てのテストパ
ターンが終了していれば制御をＣＰＵへと戻す。ファン
クションテストユニットに複数のテストパターンが記憶
されている場合、その全てのテストパターンが実行され
るまでファンクションテストユニットは制御をＣＰＵに
返すことなく処理を続ける。すなわち、全てのテストパ
ターンが終了するまではファンクションテストユニット
およびＤＣテストユニットは起動し続け、この間ユニッ
トの初期化，テスト条件チェック等の処理が行われるこ
とがない。全てのテストパターンが終了すると、ＣＰＵ
はファンクションテストユニット，ＤＣテストユニット
の終了処理を行う。
【００１０】
【実施例】図２は半導体試験装置のブロック図である。
テスタコントローラ（ＣＰＵ）１はファンクションテス
トユニット２、ＤＣテストユニット３、ピンエレクトロ
ニクス４の制御、例えばハードウエアへの条件の設定、
ファンクションユニット２，ＤＣテストユニット３の測
定結果に基づく処理等を行う。ファンクションテストユ
ニット２は、ＤＵＴにテストパターンを印加する。ま
た、ＤＣテストユニット３に対して判定リミットの設
定，設定完了信号（測定開始信号）の出力，ＤＣテスト
ユニット３からの測定終了信号の受け付け等を行う。Ｄ
Ｃテストユニット３は電圧印加電流測定／電流印加電圧
測定の回路を複数個備え、この回路の測定値を前記判定
リミットと比較してその結果をファンクションテストユ
ニット２またはテスタコントローラ１へ出力する。ピン
エレクトロニクス４は、ファンクションテストユニット
２からの信号をドライバによってドライブしてＤＵＴに
印加し、ＤＵＴからの信号をファンクションテストユニ
ット２およびＤＣテストユニット３に送る。
テスタコントローラ（ＣＰＵ）１はファンクションテス
トユニット２、ＤＣテストユニット３、ピンエレクトロ
ニクス４の制御、例えばハードウエアへの条件の設定、
ファンクションユニット２，ＤＣテストユニット３の測
定結果に基づく処理等を行う。ファンクションテストユ
ニット２は、ＤＵＴにテストパターンを印加する。ま
た、ＤＣテストユニット３に対して判定リミットの設
定，設定完了信号（測定開始信号）の出力，ＤＣテスト
ユニット３からの測定終了信号の受け付け等を行う。Ｄ
Ｃテストユニット３は電圧印加電流測定／電流印加電圧
測定の回路を複数個備え、この回路の測定値を前記判定
リミットと比較してその結果をファンクションテストユ
ニット２またはテスタコントローラ１へ出力する。ピン
エレクトロニクス４は、ファンクションテストユニット
２からの信号をドライバによってドライブしてＤＵＴに
印加し、ＤＵＴからの信号をファンクションテストユニ
ット２およびＤＣテストユニット３に送る。
【００１１】図３はＤＣテストユニット３の構成例を示
している。ＤＣテストユニットはコントローラ３１によ
って制御される。コントローラ３１はファンクションテ
ストユニット２，ＣＰＵ１等からの信号を受け付けて各
動作部を動作させ、また、測定結果等をファンクション
ユニット２，ＣＰＵ１等へ出力する。ＤＣテストユニッ
トは複数の測定ユニット３２−１〜３２−ｎを備えてい
る。各測定ユニット３２は電圧印加電流測定／電流印加
電圧測定機能を有し、ＤＵＴの出力ピンが接続されてい
る。各測定ユニット３２による測定電圧はＡＤコンバー
タ３３によってデジタル値に変換され、比較器３４によ
って判定リミット上限値または判定リミット下限値と比
較される。比較器３４は測定電圧値が判定リミット上限
値／判定リミット下限値の範囲内であれば「０」を、判
定リミット上限値／判定リミット下限値を越えていた場
合には「１」を出力する。なおこの比較の対象となる判
定リミット上限値および判定リミット下限値はファンク
ションテストユニット２（図１参照）から送られ、判定
リミット上限値はレジスタ３５に、判定リミット下限値
はレジスタ３６に格納される。比較器３４による比較結
果はＯＲ回路３７に入力される。ＯＲ回路３７では複数
の比較器からの入力のうち一つでも「１」があった場合
に「１」を出力する。ＯＲ回路３７からの出力値はコン
トローラ３１に入力される。なお、従来の装置は図中破
線で囲んだ測定ユニットおよびＡＤコンバータの部分の
みがＤＣテストユニットとして構成されており、ＡＤコ
ンバータによってデジタル化された測定電圧値が直接Ｃ
ＰＵに入力されてＤＵＴの良否が判定されていた。
している。ＤＣテストユニットはコントローラ３１によ
って制御される。コントローラ３１はファンクションテ
ストユニット２，ＣＰＵ１等からの信号を受け付けて各
動作部を動作させ、また、測定結果等をファンクション
ユニット２，ＣＰＵ１等へ出力する。ＤＣテストユニッ
トは複数の測定ユニット３２−１〜３２−ｎを備えてい
る。各測定ユニット３２は電圧印加電流測定／電流印加
電圧測定機能を有し、ＤＵＴの出力ピンが接続されてい
る。各測定ユニット３２による測定電圧はＡＤコンバー
タ３３によってデジタル値に変換され、比較器３４によ
って判定リミット上限値または判定リミット下限値と比
較される。比較器３４は測定電圧値が判定リミット上限
値／判定リミット下限値の範囲内であれば「０」を、判
定リミット上限値／判定リミット下限値を越えていた場
合には「１」を出力する。なおこの比較の対象となる判
定リミット上限値および判定リミット下限値はファンク
ションテストユニット２（図１参照）から送られ、判定
リミット上限値はレジスタ３５に、判定リミット下限値
はレジスタ３６に格納される。比較器３４による比較結
果はＯＲ回路３７に入力される。ＯＲ回路３７では複数
の比較器からの入力のうち一つでも「１」があった場合
に「１」を出力する。ＯＲ回路３７からの出力値はコン
トローラ３１に入力される。なお、従来の装置は図中破
線で囲んだ測定ユニットおよびＡＤコンバータの部分の
みがＤＣテストユニットとして構成されており、ＡＤコ
ンバータによってデジタル化された測定電圧値が直接Ｃ
ＰＵに入力されてＤＵＴの良否が判定されていた。
【００１２】図４はファンクションテストユニットのパ
ターンプログラムの構成を示した図である。パターンプ
ログラムにはパターンアドレスが付けられ、各アドレス
はパターンコントロール領域とパターンデータ領域とを
有している。パターンコントロール領域はループ，ジャ
ンプ等のパターンデータの読み出し制御を行う部分で、
この発明に係る設定完了信号（測定開始信号）や測定待
ちを行う機能もこの領域に属する。パターンデータ領域
はＤＵＴの状態を設定するこめのパタンーが記述される
領域で、この実施例ではＤＵＴの全ピンをローレベルに
設定するパターンデータ、ハイレベルに設定するための
パターンデータ、の２種類のデータが記述される。
ターンプログラムの構成を示した図である。パターンプ
ログラムにはパターンアドレスが付けられ、各アドレス
はパターンコントロール領域とパターンデータ領域とを
有している。パターンコントロール領域はループ，ジャ
ンプ等のパターンデータの読み出し制御を行う部分で、
この発明に係る設定完了信号（測定開始信号）や測定待
ちを行う機能もこの領域に属する。パターンデータ領域
はＤＵＴの状態を設定するこめのパタンーが記述される
領域で、この実施例ではＤＵＴの全ピンをローレベルに
設定するパターンデータ、ハイレベルに設定するための
パターンデータ、の２種類のデータが記述される。
【００１３】以上のように構成される半導体検査装置に
よるＤＵＴ試験の処理手順を説明する。図５は同装置の
ＣＰＵの処理手順を示した図、図６は同装置のファンク
ションテストユニットの処理手順を示した図、図７は同
装置のＤＣテストユニットの処理手順を示した図であ
る。なおこの実施例では説明の簡略化のため全ピンをロ
ーレベルにする場合と全ピンをハイレベルにする場合の
２種類のテストパターンを印加する場合について説明す
る。
よるＤＵＴ試験の処理手順を説明する。図５は同装置の
ＣＰＵの処理手順を示した図、図６は同装置のファンク
ションテストユニットの処理手順を示した図、図７は同
装置のＤＣテストユニットの処理手順を示した図であ
る。なおこの実施例では説明の簡略化のため全ピンをロ
ーレベルにする場合と全ピンをハイレベルにする場合の
２種類のテストパターンを印加する場合について説明す
る。
【００１４】テスタコントローラ（ＣＰＵ）１では、フ
ァンクションテストの条件設定，およびＤＣテストの条
件設定を行い、図４に示したファンクションテストユニ
ット２のプログラムのスタートアドレスおよびストップ
アドレスを指定する（ｎ１→ｎ２→ｎ３）。そして検査
処理を実行させる（ｎ４）。
ァンクションテストの条件設定，およびＤＣテストの条
件設定を行い、図４に示したファンクションテストユニ
ット２のプログラムのスタートアドレスおよびストップ
アドレスを指定する（ｎ１→ｎ２→ｎ３）。そして検査
処理を実行させる（ｎ４）。
【００１５】ファンクションテストユニット２はＣＰＵ
から検査実行の信号を受けると、図４に示したパターン
プログラムにしたがって検査処理を行う。まず全ピンの
出力がローレベルになるようにＤＵＴに対してテストパ
ターンを印加し、ファンクションテストを実行する（ｎ
１１）。これとともにＤＣテストユニット３に対して設
定完了信号を出力し、その後ＤＣテストユニット３から
の測定完了信号待ちをする（ｎ１２→ｎ１３）。
から検査実行の信号を受けると、図４に示したパターン
プログラムにしたがって検査処理を行う。まず全ピンの
出力がローレベルになるようにＤＵＴに対してテストパ
ターンを印加し、ファンクションテストを実行する（ｎ
１１）。これとともにＤＣテストユニット３に対して設
定完了信号を出力し、その後ＤＣテストユニット３から
の測定完了信号待ちをする（ｎ１２→ｎ１３）。
【００１６】一方ＤＣテストユニット３では測定開始信
号（設定完了信号）を受けると各測定ユニット３２によ
って出力電圧を測定し、測定電圧によってＤＵＴの良否
を判定する（ｎ２１→ｎ２２→ｎ２３）。そして全ピン
の出力がリミット範囲内であれば測定完了信号をファン
クションテストユニット２に対して出力する（ｎ２４→
ｎ２５）。なお、一つでもリミットを越えたピンがあっ
た場合（ＯＲ回路３７の出力が「１」であった場合）に
は処理を中断し、ＣＰＵ１に対してＤＵＴ不良信号を出
力する。同様にしてｎ１４〜ｎ１６およびｎ２６〜ｎ３
１では全ピンの出力がハイレベルになるようにＤＵＴに
対してパターンが印加されてファンクションテストおよ
びＤＣテストが行われる。
号（設定完了信号）を受けると各測定ユニット３２によ
って出力電圧を測定し、測定電圧によってＤＵＴの良否
を判定する（ｎ２１→ｎ２２→ｎ２３）。そして全ピン
の出力がリミット範囲内であれば測定完了信号をファン
クションテストユニット２に対して出力する（ｎ２４→
ｎ２５）。なお、一つでもリミットを越えたピンがあっ
た場合（ＯＲ回路３７の出力が「１」であった場合）に
は処理を中断し、ＣＰＵ１に対してＤＵＴ不良信号を出
力する。同様にしてｎ１４〜ｎ１６およびｎ２６〜ｎ３
１では全ピンの出力がハイレベルになるようにＤＵＴに
対してパターンが印加されてファンクションテストおよ
びＤＣテストが行われる。
【００１７】このようにしてファンクションテストユニ
ットのスタートアドレス〜ストップアドレス間に記述さ
れている複数のテストパターンがＤＵＴに印加されてＤ
Ｃレベルが測定される。ＤＣテストユニットが測定中は
ファンクションテストユニットが待機状態となり、ファ
ンクションテストユニットがＤＵＴに対して印加処理を
行っているときにはＤＣテストユニットが待機状態とな
る。このため、全てのテストパターンの測定が完了する
まではファンクションテストユニット，ＤＣテストユニ
ットが終了することがなく、従来の終了，設定の都度要
していた初期化，テスト条件のチェック等の処理時間を
省くことができる。
ットのスタートアドレス〜ストップアドレス間に記述さ
れている複数のテストパターンがＤＵＴに印加されてＤ
Ｃレベルが測定される。ＤＣテストユニットが測定中は
ファンクションテストユニットが待機状態となり、ファ
ンクションテストユニットがＤＵＴに対して印加処理を
行っているときにはＤＣテストユニットが待機状態とな
る。このため、全てのテストパターンの測定が完了する
まではファンクションテストユニット，ＤＣテストユニ
ットが終了することがなく、従来の終了，設定の都度要
していた初期化，テスト条件のチェック等の処理時間を
省くことができる。
【００１８】なお、ファンクションテストユニットに、
印加電圧／印加電流、電圧電圧等をリアルタイムで、よ
り細かく変更できる機能を加えれば種々のＤＣテストを
１回の操作で短時間に行うことができるようになる。ま
た、ＤＣテストユニットに測定結果のデータを格納する
メモリを設ければ何回かのＤＣテスト結果を統計的に処
理できることが可能になる。
印加電圧／印加電流、電圧電圧等をリアルタイムで、よ
り細かく変更できる機能を加えれば種々のＤＣテストを
１回の操作で短時間に行うことができるようになる。ま
た、ＤＣテストユニットに測定結果のデータを格納する
メモリを設ければ何回かのＤＣテスト結果を統計的に処
理できることが可能になる。
【００１９】
【発明の効果】以上のようにこの発明によればファンク
ションテストユニットがＤＣテストユニットに対して測
定開始を示すテストパターンの設定完了信号を出力し、
ファンクションテストユニットはその測定の間待機状態
となっており、テストパターンの設定，測定のたびにフ
ァンクションテストユニット，ＤＣテストユニットが終
了されるということがない。このためユニットの設定
時，終了時に要するテスト条件のチェック，判定処理等
の時間を省くことができ、全体としての処理時間を短縮
できる利点がある。
ションテストユニットがＤＣテストユニットに対して測
定開始を示すテストパターンの設定完了信号を出力し、
ファンクションテストユニットはその測定の間待機状態
となっており、テストパターンの設定，測定のたびにフ
ァンクションテストユニット，ＤＣテストユニットが終
了されるということがない。このためユニットの設定
時，終了時に要するテスト条件のチェック，判定処理等
の時間を省くことができ、全体としての処理時間を短縮
できる利点がある。
【図１】この発明の構成を示した図
【図２】この発明の実施例である半導体試験装置のブロ
ック図
ック図
【図３】ＤＣテストユニットの構成例
【図４】ファンクションテストユニットのパターンプロ
グラムの構成を示した図
グラムの構成を示した図
【図５】同半導体試験装置のＣＰＵの処理手順を示した
図
図
【図６】同半導体試験装置のファンクションテストユニ
ットの処理手順を示した図
ットの処理手順を示した図
【図７】同半導体試験装置のＤＣテストユニットの処理
手順を示した図
手順を示した図
【図８】従来の半導体試験装置のＣＰＵの処理手順を示
した図
した図
１ テスタコントローラ ２ ファンクションテストユニット ３ ＤＣテストユニット ４ ピンエレクトロニクス
Claims (1)
- 【請求項１】被検査半導体素子にテストパターンを印加
してその機能チェックを行うファンクションテストユニ
ットと、テストパターン印加状態で入出力端子のＤＣレ
ベル測定を行うＤＣテストユニットと、を備え、前記フ
ァンクションテストユニットに、ＤＣテストのためのテ
ストパターンの設定完了信号を前記ＤＣテストユニット
に対して出力し、設定完了信号の出力後、処理を終了す
ることなくＤＣテストユニットからの測定完了信号を待
機するテストパターン設定サイクルを所定回繰り返す手
段を設け、前記ＤＣテストユニットに、前記設定完了信
号を受けて前記ＤＣレベル測定を開始し、テストパター
ン印加状態でのＤＣレベル測定結果と標準値を比較した
後良否を判定して前記ファンクションテストユニットに
対して測定完了信号を出力するＤＣテストチェックサイ
クルを所定回繰り返す手段を設けたことを特徴とする半
導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133086A JP2618112B2 (ja) | 1991-06-04 | 1991-06-04 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133086A JP2618112B2 (ja) | 1991-06-04 | 1991-06-04 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359174A JPH04359174A (ja) | 1992-12-11 |
| JP2618112B2 true JP2618112B2 (ja) | 1997-06-11 |
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ID=15096530
Family Applications (1)
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| JP3133086A Expired - Fee Related JP2618112B2 (ja) | 1991-06-04 | 1991-06-04 | 半導体試験装置 |
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|---|---|---|---|---|
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-
1991
- 1991-06-04 JP JP3133086A patent/JP2618112B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04359174A (ja) | 1992-12-11 |
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