JPH11259033A - 映像表示装置 - Google Patents
映像表示装置Info
- Publication number
- JPH11259033A JPH11259033A JP10062831A JP6283198A JPH11259033A JP H11259033 A JPH11259033 A JP H11259033A JP 10062831 A JP10062831 A JP 10062831A JP 6283198 A JP6283198 A JP 6283198A JP H11259033 A JPH11259033 A JP H11259033A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- selector
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電源投入時等に起きるＶＣＯ回路の異常動作
によるＰＬＬ回路のデットロック状態を回避する。 【解決手段】 ＰＬＬ回路中のカウンタ出力部のパルス
を検出部６にて検出し、ＶＣＯ制御電圧を自動に切り替
え、ＰＬＬのデットロックを回避する構成とした。
によるＰＬＬ回路のデットロック状態を回避する。 【解決手段】 ＰＬＬ回路中のカウンタ出力部のパルス
を検出部６にて検出し、ＶＣＯ制御電圧を自動に切り替
え、ＰＬＬのデットロックを回避する構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
を行うＰＬＬ回路を有する映像表示装置（国際特許分類
Ｇ０９Ｇ １／１４）に関する。
を行うＰＬＬ回路を有する映像表示装置（国際特許分類
Ｇ０９Ｇ １／１４）に関する。
【０００２】
【従来の技術】図３は、一般的なＰＬＬ回路を示したブ
ロック図である。位相比較器５０、ＬＰＦ５１、ＶＣＯ
回路５２、１／ｎ分周カウンタ５３にて構成される。
（特開昭６０−３７８２４号公報参照）図３において外
部より入力される水平同期信号は位相比較器５０の一方
の端子に入力される。位相比較器５０のもう一方の端子
にはＶＣＯ回路５２出力信号を１／ｎカウンタ５３にて
ｎ分周した信号が入力される。さらに、この位相比較器
５０は、各入力信号の位相差に応じた位相差電圧を出力
する。この位相差電圧はＬＰＦ５１にて平滑されＶＣＯ
回路５２の制御電圧となる。この結果、ＶＣＯ回路５２
より出力されるクロックは、外部より入力される水平同
期信号をｎ倍した信号になる。
ロック図である。位相比較器５０、ＬＰＦ５１、ＶＣＯ
回路５２、１／ｎ分周カウンタ５３にて構成される。
（特開昭６０−３７８２４号公報参照）図３において外
部より入力される水平同期信号は位相比較器５０の一方
の端子に入力される。位相比較器５０のもう一方の端子
にはＶＣＯ回路５２出力信号を１／ｎカウンタ５３にて
ｎ分周した信号が入力される。さらに、この位相比較器
５０は、各入力信号の位相差に応じた位相差電圧を出力
する。この位相差電圧はＬＰＦ５１にて平滑されＶＣＯ
回路５２の制御電圧となる。この結果、ＶＣＯ回路５２
より出力されるクロックは、外部より入力される水平同
期信号をｎ倍した信号になる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
構成において、電源投入時等の回路不安定時、ＶＣＯ回
路にてデッドロック、例えば高速発振が発生した場合、
１／ｎカウンタの可能動作周波数を越えてしまい、正し
いカウンタ動作を行わなくなる。１／ｎカウンタよりパ
ルスが出力されない場合や低い周波数のパルスが出力さ
れた場合、位相比較器は、ますますクロックを上げる方
向に動作し、ＰＬＬはデッドロック状態になる。
構成において、電源投入時等の回路不安定時、ＶＣＯ回
路にてデッドロック、例えば高速発振が発生した場合、
１／ｎカウンタの可能動作周波数を越えてしまい、正し
いカウンタ動作を行わなくなる。１／ｎカウンタよりパ
ルスが出力されない場合や低い周波数のパルスが出力さ
れた場合、位相比較器は、ますますクロックを上げる方
向に動作し、ＰＬＬはデッドロック状態になる。
【０００４】本発明は上記問題を解決する物であり、１
／ｎカウンタ出力を検出し、その有無によりＶＣＯ回路
のリセットを自動に行い、デッドロック状態を回避す
る、または、毎垂直同期期間にＶＣＯ回路をリセット
し、デッドロック状態を回避するＰＬＬ回路を有する映
像表示装置を提供する事を目的としている。
／ｎカウンタ出力を検出し、その有無によりＶＣＯ回路
のリセットを自動に行い、デッドロック状態を回避す
る、または、毎垂直同期期間にＶＣＯ回路をリセット
し、デッドロック状態を回避するＰＬＬ回路を有する映
像表示装置を提供する事を目的としている。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明の映像表示装置は、１／ｎカウンタ出力を検
出し、その有無によりＶＣＯ回路のリセットを自動に行
い、デッドロック状態を回避する、または、毎垂直同期
期間にＶＣＯ回路をリセットし、デッドロック状態を回
避する事を特徴としている。
に、本発明の映像表示装置は、１／ｎカウンタ出力を検
出し、その有無によりＶＣＯ回路のリセットを自動に行
い、デッドロック状態を回避する、または、毎垂直同期
期間にＶＣＯ回路をリセットし、デッドロック状態を回
避する事を特徴としている。
【０００６】上記構成によれば、電源投入時や何らかの
外乱によるＶＣＯ回路のデッドロック、特に１／ｎカウ
ンタの動作周波数を越えた高速発振を行う事で発生する
デッドロック状態を回避する事が可能で、デジタル信号
処理を行う映像表示装置において、システムの安定化を
図る事ができる。
外乱によるＶＣＯ回路のデッドロック、特に１／ｎカウ
ンタの動作周波数を越えた高速発振を行う事で発生する
デッドロック状態を回避する事が可能で、デジタル信号
処理を行う映像表示装置において、システムの安定化を
図る事ができる。
【０００７】
【発明の実施の形態】以下、本発明の映像表示装置につ
いて図面を用い説明する。
いて図面を用い説明する。
【０００８】（実施例１）図１は、本発明の実施例１に
おける映像表示装置のブロック構成図を示す。図１にお
いて、水平同期信号は、外部、または、外部ブロックよ
り入力される。外部より入力される水平同期信号は位相
比較器１の一方の端子に入力される。位相比較器１のも
う一方の端子にはＶＣＯ回路４の出力信号を１／ｎカウ
ンタ５にてｎ分周した信号が入力される。さらに、この
位相比較器１は、各入力信号の位相差に応じた位相差電
圧を出力する。この位相差電圧はＬＰＦ２にて平滑され
ＶＣＯ回路４の制御電圧となる。ただし、この制御電圧
はセレクタ３の一方の入力端子にまず入力され、検出部
６の制御によってＶＣＯ回路４に入力される。セレクタ
３のもう一方の入力端子には、固定電圧が入力されてい
る。
おける映像表示装置のブロック構成図を示す。図１にお
いて、水平同期信号は、外部、または、外部ブロックよ
り入力される。外部より入力される水平同期信号は位相
比較器１の一方の端子に入力される。位相比較器１のも
う一方の端子にはＶＣＯ回路４の出力信号を１／ｎカウ
ンタ５にてｎ分周した信号が入力される。さらに、この
位相比較器１は、各入力信号の位相差に応じた位相差電
圧を出力する。この位相差電圧はＬＰＦ２にて平滑され
ＶＣＯ回路４の制御電圧となる。ただし、この制御電圧
はセレクタ３の一方の入力端子にまず入力され、検出部
６の制御によってＶＣＯ回路４に入力される。セレクタ
３のもう一方の入力端子には、固定電圧が入力されてい
る。
【０００９】この電圧値はＶＣＯ回路４から出力される
クロックが１／ｎカウンタ５の動作周波数を満たし、か
つ検出部６出力の値がセレクタ３の１側を選択するよう
な値で設定する。つまり、検出部６がセレクタ３の０側
を選択するのは検出部６のカットオフ周波数をｆｃとし
てＶＣＯ回路４の発振周波数をｆとした場合ｆｃ＜＜ｆ
／ｎの時であるので、固定電圧の設定はＶＣＯ回路４が
ｆより高い周波数で発振し、かつそれは１／ｎカウンタ
５の動作可能周波数であるように設定する。ＶＣＯ回路
４はセレクタ３出力の値により制御されクロック出力を
行う。１／ｎカウンタ５はＶＣＯ回路４より出力される
クロックをｎ分周し位相比較器１のもう一方の端子にパ
ルスを出力する。
クロックが１／ｎカウンタ５の動作周波数を満たし、か
つ検出部６出力の値がセレクタ３の１側を選択するよう
な値で設定する。つまり、検出部６がセレクタ３の０側
を選択するのは検出部６のカットオフ周波数をｆｃとし
てＶＣＯ回路４の発振周波数をｆとした場合ｆｃ＜＜ｆ
／ｎの時であるので、固定電圧の設定はＶＣＯ回路４が
ｆより高い周波数で発振し、かつそれは１／ｎカウンタ
５の動作可能周波数であるように設定する。ＶＣＯ回路
４はセレクタ３出力の値により制御されクロック出力を
行う。１／ｎカウンタ５はＶＣＯ回路４より出力される
クロックをｎ分周し位相比較器１のもう一方の端子にパ
ルスを出力する。
【００１０】検出部６は１／ｎカウンタ５の出力が入力
される。図中Ａ点の状態により検出部６の出力は異な
る。各状態の時について以下記述する。 （その１）Ａ点に正常なクロックが現れる場合・・・Ｐ
ＬＬロック状態の時、１／ｎカウンタ５は正常な動作を
行い、Ｂ点には入力水平同期信号と同期したパルスが発
生する。検出部６はこのパルスを検出し、Ｃ点にセレク
タ３の１側を選択する信号を出力する。
される。図中Ａ点の状態により検出部６の出力は異な
る。各状態の時について以下記述する。 （その１）Ａ点に正常なクロックが現れる場合・・・Ｐ
ＬＬロック状態の時、１／ｎカウンタ５は正常な動作を
行い、Ｂ点には入力水平同期信号と同期したパルスが発
生する。検出部６はこのパルスを検出し、Ｃ点にセレク
タ３の１側を選択する信号を出力する。
【００１１】この場合、本回路は、従来の技術で説明し
た図３の回路と完全に等価となり、動作も従来例と同等
となる。 （その２）Ａ点に１／ｎカウンタ５の動作周波数を越え
るクロックがある場合・・・何らかの外乱にてＶＣＯ回
路４が暴走状態の時、１／ｎカウンタ５は動作周波数を
超えており、正常動作出来ない。Ｂ点にパルスは発生せ
ず、検出部６出力のＣ点にはセレクタ３の０側を選択す
る信号が出力される。０側が選択されたセレクタ３はＶ
ＣＯ回路４から出力されるクロックが１／ｎカウンタ５
の動作周波数を満たし、かつ検出部６出力の値がセレク
タ３の１側を選択するような固定電圧を出力する。
た図３の回路と完全に等価となり、動作も従来例と同等
となる。 （その２）Ａ点に１／ｎカウンタ５の動作周波数を越え
るクロックがある場合・・・何らかの外乱にてＶＣＯ回
路４が暴走状態の時、１／ｎカウンタ５は動作周波数を
超えており、正常動作出来ない。Ｂ点にパルスは発生せ
ず、検出部６出力のＣ点にはセレクタ３の０側を選択す
る信号が出力される。０側が選択されたセレクタ３はＶ
ＣＯ回路４から出力されるクロックが１／ｎカウンタ５
の動作周波数を満たし、かつ検出部６出力の値がセレク
タ３の１側を選択するような固定電圧を出力する。
【００１２】これにより、１／ｎカウンタ５は動作可能
な入力を得正常なパルスを出力する。Ｂ点に再びパルス
が発生する事により、検出部６出力のＣ点はセレクタ３
の１側を選択する信号を出力し、本回路は通常動作に復
帰する。つまり、デッドロック状態を回避することにな
る。 （その３）Ａ点に非常に低いクロックが現れる場合、Ｂ
点には周波数の低いパルスが発生する。検出部６出力Ｃ
点にはセレクタ３の０側を選択する信号が発生し、セレ
クタ３はＶＣＯ回路４が１／ｎカウンタ５の動作周波数
範囲を超えないある程度高速なクロックを出力するよう
な制御信号を出力する。Ａ点にある程度高速なクロック
が発生する事により、Ｃ点にはセレクタ３の１側を選択
するようになり、ＰＬＬ回路は通常動作を行う。
な入力を得正常なパルスを出力する。Ｂ点に再びパルス
が発生する事により、検出部６出力のＣ点はセレクタ３
の１側を選択する信号を出力し、本回路は通常動作に復
帰する。つまり、デッドロック状態を回避することにな
る。 （その３）Ａ点に非常に低いクロックが現れる場合、Ｂ
点には周波数の低いパルスが発生する。検出部６出力Ｃ
点にはセレクタ３の０側を選択する信号が発生し、セレ
クタ３はＶＣＯ回路４が１／ｎカウンタ５の動作周波数
範囲を超えないある程度高速なクロックを出力するよう
な制御信号を出力する。Ａ点にある程度高速なクロック
が発生する事により、Ｃ点にはセレクタ３の１側を選択
するようになり、ＰＬＬ回路は通常動作を行う。
【００１３】（実施例２）本発明の実施例２における映
像表示装置について図２のブロック構成図を用い説明す
る。
像表示装置について図２のブロック構成図を用い説明す
る。
【００１４】図２において、水平同期信号は、外部、ま
たは、外部ブロックより入力される。
たは、外部ブロックより入力される。
【００１５】外部より入力される水平同期信号は位相比
較器１０の一方の端子に入力される。位相比較器１０の
もう一方の端子にはＶＣＯ回路１３の出力信号を１／ｎ
カウンタ１４にてｎ分周した信号が入力される。さら
に、この位相比較器１０は、各入力信号の位相差に応じ
た位相差電圧を出力する。この位相差電圧はＬＰＦ１１
にて平滑されＶＣＯ回路１３の制御電圧となる。ただ
し、この制御電圧はセレクタ１２の一方の入力端子にま
ず入力され、外部より入力される垂直同期信号の制御に
よってＶＣＯ回路１３に入力される。セレクタ１２のも
う一方の入力端子には、固定電圧が入力されている。こ
の電圧値はＶＣＯ回路１３から出力されるクロックが１
／ｎカウンタ１４の動作周波数を満たす値で設定する。
較器１０の一方の端子に入力される。位相比較器１０の
もう一方の端子にはＶＣＯ回路１３の出力信号を１／ｎ
カウンタ１４にてｎ分周した信号が入力される。さら
に、この位相比較器１０は、各入力信号の位相差に応じ
た位相差電圧を出力する。この位相差電圧はＬＰＦ１１
にて平滑されＶＣＯ回路１３の制御電圧となる。ただ
し、この制御電圧はセレクタ１２の一方の入力端子にま
ず入力され、外部より入力される垂直同期信号の制御に
よってＶＣＯ回路１３に入力される。セレクタ１２のも
う一方の入力端子には、固定電圧が入力されている。こ
の電圧値はＶＣＯ回路１３から出力されるクロックが１
／ｎカウンタ１４の動作周波数を満たす値で設定する。
【００１６】この構成によると、ＶＣＯ回路１３が異常
動作を行いデッドロック状態になった場合においても、
毎垂直同期期間にＶＣＯ回路１３はリセットされる事に
なり、正常動作に復帰する。
動作を行いデッドロック状態になった場合においても、
毎垂直同期期間にＶＣＯ回路１３はリセットされる事に
なり、正常動作に復帰する。
【００１７】
【発明の効果】以上の様に本発明の映像表示装置によれ
ば、電源投入時等に起きるＶＣＯ回路の異常動作による
ＰＬＬ回路のデッドロック状態を自動的に修正する事が
出来る。
ば、電源投入時等に起きるＶＣＯ回路の異常動作による
ＰＬＬ回路のデッドロック状態を自動的に修正する事が
出来る。
【図１】本発明の実施例１における映像表示装置を示す
ブロック構成図
ブロック構成図
【図２】本発明の実施例２における映像表示装置を示す
ブロック構成図
ブロック構成図
【図３】従来の映像表示装置を示すブロック構成図
１ 位相比較器 ２ ＬＰＦ ３ セレクタ ４ ＶＣＯ回路 ５ １／ｎカウンタ ６ 検出部 １０ 位相比較器 １１ ＬＰＦ １２ セレクタ １３ ＶＣＯ回路 １４ １／ｎカウンタ ５０ 位相比較器 ５１ ＬＰＦ ５２ ＶＣＯ回路 ５３ １／ｎカウンタ
Claims (4)
- 【請求項１】 ＰＬＬ回路中のカウンタ出力の信号を検
出し、その有無によりＶＣＯ回路をリセットし、クロッ
クのデッドロック状態を回避する事を特徴とするデジタ
ル信号処理を行う映像表示装置。 - 【請求項２】 外部より入力される水平同期信号とカウ
ンタ出力パルスの位相を比較し、位相差に応じたパルス
を発生する位相比較器と、この位相比較器出力のパルス
を積分するＬＰＦと、ＬＰＦ出力と固定電圧を後記する
検出回路出力により選択出力する選択器と選択器出力の
値より発振周波数を決定しクロック出力を行うＶＣＯ回
路とクロックを任意の数にて分周するカウンタとカウン
タ出力の状態を検出する検出回路とで構成されたＰＬＬ
回路を有する、デッドロック状態を回避する事を特徴と
する映像表示装置。 - 【請求項３】 ＰＬＬ回路中のＶＣＯ回路を毎垂直同期
期間リセットし、クロックのデッドロック状態を回避す
る事を特徴とするデジタル信号処理を行う映像表示装
置。 - 【請求項４】 外部より入力される水平同期信号とカウ
ンタ出力パルスの位相を比較し、位相差に応じたパルス
を発生する位相比較器と、この位相比較器出力のパルス
を積分するＬＰＦと、ＬＰＦ出力と固定電圧を垂直同期
信号入力により選択出力する選択器と選択器出力の値よ
り発振周波数を決定しクロック出力を行うＶＣＯ回路と
クロックを任意の数にて分周するカウンタとで構成され
たＰＬＬ回路を有する、デッドロック状態を回避する事
を特徴とする映像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062831A JPH11259033A (ja) | 1998-03-13 | 1998-03-13 | 映像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062831A JPH11259033A (ja) | 1998-03-13 | 1998-03-13 | 映像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259033A true JPH11259033A (ja) | 1999-09-24 |
Family
ID=13211672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10062831A Pending JPH11259033A (ja) | 1998-03-13 | 1998-03-13 | 映像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259033A (ja) |
-
1998
- 1998-03-13 JP JP10062831A patent/JPH11259033A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |