JPH08125529A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08125529A JPH08125529A JP6255713A JP25571394A JPH08125529A JP H08125529 A JPH08125529 A JP H08125529A JP 6255713 A JP6255713 A JP 6255713A JP 25571394 A JP25571394 A JP 25571394A JP H08125529 A JPH08125529 A JP H08125529A
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- JP
- Japan
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- frequency
- frequency division
- unit
- comparison
- division ratio
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 入力信号の切り替えに応じ、それに一番近い
周波数の信号を生成し出力することにより、ＰＬＬロッ
ク時間を短縮する。 【構成】 ＶＣＯ（Voltage Controlled Osc. ）部１
と、プログラマブル分周部（１／Ｎ）２と、位相比較部
３と、ローパスフィルタ（ＬＰＦ）４と、前記ローパス
フィルタ４の積分電圧値をデジタルデータに変換するＡ
／Ｄ変換部５と、ルックアップテーブルを記憶するＲＯ
Ｍ７と、各部を制御するとともに前記プログラマブル分
周部２へ所要の分周比を供給する制御部８とでなる。
周波数の信号を生成し出力することにより、ＰＬＬロッ
ク時間を短縮する。 【構成】 ＶＣＯ（Voltage Controlled Osc. ）部１
と、プログラマブル分周部（１／Ｎ）２と、位相比較部
３と、ローパスフィルタ（ＬＰＦ）４と、前記ローパス
フィルタ４の積分電圧値をデジタルデータに変換するＡ
／Ｄ変換部５と、ルックアップテーブルを記憶するＲＯ
Ｍ７と、各部を制御するとともに前記プログラマブル分
周部２へ所要の分周比を供給する制御部８とでなる。
Description
【０００１】
【産業上の利用分野】本発明は、周波数の広帯域化と同
時に応答性の高速化を計ったＰＬＬ（位相同期ループ：
Phase-Locked Loop ）回路に関する。
時に応答性の高速化を計ったＰＬＬ（位相同期ループ：
Phase-Locked Loop ）回路に関する。
【０００２】
【従来の技術】ＰＤＰ（プラズマディスプレイパネル）
等を使用したディスプレイモニタには、ＮＴＳＣテレビ
信号、パソコン信号、非標準映像信号等、種々の映像信
号が入力される。この映像信号を適切に表示するため
に、ＰＤＰ側の表示用同期信号の位相を、入力映像信号
の位相とを同期合わせする必要がある。図４に、従来の
種々の映像信号を入力するための周波数の広帯域化に対
応したＰＬＬ回路を示す。１はＶＣＯ（Voltage Contro
lled Osc. ）部、２はプログラマブル分周部（１／
Ｎ）、３は位相比較部、４はローパスフィルタ（ＬＰ
Ｆ）、１０は、前記位相比較部３の誤差電圧を検出し、
同誤差電圧に基づき所要の分周比を、前記プログラマブ
ル分周部２へ供給する分周比生成部である。
等を使用したディスプレイモニタには、ＮＴＳＣテレビ
信号、パソコン信号、非標準映像信号等、種々の映像信
号が入力される。この映像信号を適切に表示するため
に、ＰＤＰ側の表示用同期信号の位相を、入力映像信号
の位相とを同期合わせする必要がある。図４に、従来の
種々の映像信号を入力するための周波数の広帯域化に対
応したＰＬＬ回路を示す。１はＶＣＯ（Voltage Contro
lled Osc. ）部、２はプログラマブル分周部（１／
Ｎ）、３は位相比較部、４はローパスフィルタ（ＬＰ
Ｆ）、１０は、前記位相比較部３の誤差電圧を検出し、
同誤差電圧に基づき所要の分周比を、前記プログラマブ
ル分周部２へ供給する分周比生成部である。
【０００３】ＶＣＯ部１の出力ｆｃはプログラマブル分
周部２へ入力し、ここで１／Ｎに分周される。位相比較
部３はプログラマブル分周部２の出力ｆｃ／Ｎ（比較信
号）と、基準入力信号ｆINとの位相を比較しており、位
相差に応じた誤差電圧を出力する。ローパスフィルタ４
は誤差電圧を積分して同誤差電圧を減少させる方向の制
御をするＰＬＬ制御電圧ＶE を形成し、これをＶＣＯ部
１に帰還する。
周部２へ入力し、ここで１／Ｎに分周される。位相比較
部３はプログラマブル分周部２の出力ｆｃ／Ｎ（比較信
号）と、基準入力信号ｆINとの位相を比較しており、位
相差に応じた誤差電圧を出力する。ローパスフィルタ４
は誤差電圧を積分して同誤差電圧を減少させる方向の制
御をするＰＬＬ制御電圧ＶE を形成し、これをＶＣＯ部
１に帰還する。
【０００４】ところで、図５に示すように、基準入力信
号ｆin1 でありＰＬＬ回路のプログラマブル分周部２の
離散的な比較信号がｆ1 で、かつＰＬＬ回路の同期収束
範囲がｆ1 を中心にプラスマイナスΔである場合、この
ＰＬＬ回路は所定の同期収束時間で基準入力信号ｆin1
にロックする。次に、基準入力信号がｆin2 に切り替わ
った場合、この基準入力信号がｆin2はプログラマブル
分周部２の離散的な比較信号がｆ1 の状態では、ＰＬＬ
回路の同期収束範囲外であることからこのままでは周波
数ロックしない。分周比生成部10は位相比較部３の誤差
電圧を所定時間ｔａにわたり検出し続け、同誤差電圧が
所定値以内にロックしないとき、プログラマブル分周部
２へ供給する分周比を切り替える。つまり、プログラマ
ブル分周部２の離散的な比較信号をf2になるように分周
比を切り替える。ＰＬＬ回路の同期収束範囲がｆ2 を中
心にプラスマイナスΔであるので、このＰＬＬ回路は所
定の同期収束時間で基準入力信号ｆin2 にロックする。
基準入力信号がｆin3 に切り替わった場合も上述した説
明と同様に、分周比生成部10は位相比較部３の誤差電圧
を所定時間ｔａにわたり検出し続け、その結果に応じ
て、プログラマブル分周部２に所要の分周比を供給す
る。
号ｆin1 でありＰＬＬ回路のプログラマブル分周部２の
離散的な比較信号がｆ1 で、かつＰＬＬ回路の同期収束
範囲がｆ1 を中心にプラスマイナスΔである場合、この
ＰＬＬ回路は所定の同期収束時間で基準入力信号ｆin1
にロックする。次に、基準入力信号がｆin2 に切り替わ
った場合、この基準入力信号がｆin2はプログラマブル
分周部２の離散的な比較信号がｆ1 の状態では、ＰＬＬ
回路の同期収束範囲外であることからこのままでは周波
数ロックしない。分周比生成部10は位相比較部３の誤差
電圧を所定時間ｔａにわたり検出し続け、同誤差電圧が
所定値以内にロックしないとき、プログラマブル分周部
２へ供給する分周比を切り替える。つまり、プログラマ
ブル分周部２の離散的な比較信号をf2になるように分周
比を切り替える。ＰＬＬ回路の同期収束範囲がｆ2 を中
心にプラスマイナスΔであるので、このＰＬＬ回路は所
定の同期収束時間で基準入力信号ｆin2 にロックする。
基準入力信号がｆin3 に切り替わった場合も上述した説
明と同様に、分周比生成部10は位相比較部３の誤差電圧
を所定時間ｔａにわたり検出し続け、その結果に応じ
て、プログラマブル分周部２に所要の分周比を供給す
る。
【０００５】しかし、上述した動作を行う従来のＰＬＬ
回路は、例えば図５に示すように、プログラマブル分周
部２の比較信号が離散的にf1、f2、f3の３種類である場
合、例えば、比較信号が基準入力信号ｆin1 に位相同期
している状態で、基準入力信号がｆin3 に切り替わった
場合、プログラマブル分周部２の比較信号をf2、f3の順
に切り替えながら収束動作を行うので、同期収束時間は
ｔａの３倍の時間を要する。従って、基準入力信号の切
り替え時に高速な応答（周波数ロック）が困難である問
題があった。
回路は、例えば図５に示すように、プログラマブル分周
部２の比較信号が離散的にf1、f2、f3の３種類である場
合、例えば、比較信号が基準入力信号ｆin1 に位相同期
している状態で、基準入力信号がｆin3 に切り替わった
場合、プログラマブル分周部２の比較信号をf2、f3の順
に切り替えながら収束動作を行うので、同期収束時間は
ｔａの３倍の時間を要する。従って、基準入力信号の切
り替え時に高速な応答（周波数ロック）が困難である問
題があった。
【０００６】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、入力映像信号の切り替えに高速に
応答（周波数ロック）できるＰＬＬ回路を提供すること
を目的とする。
鑑みなされたもので、入力映像信号の切り替えに高速に
応答（周波数ロック）できるＰＬＬ回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、基準入力信号と比較信号との位相を位相比較部で比
較して、その比較誤差をローパスフィルタで積分し、同
積分値に基づき同比較誤差が最小になるように電圧制御
発振部の出力が制御され、かつ、同出力を分周部にて所
要の分周比で分周することにより、前記比較信号が生成
されるＰＬＬ回路において、前記基準入力信号に一番近
い周波数の比較信号を生成するための分周比を前記積分
値に基づき生成し、同分周比を分周部に供給する。
に、基準入力信号と比較信号との位相を位相比較部で比
較して、その比較誤差をローパスフィルタで積分し、同
積分値に基づき同比較誤差が最小になるように電圧制御
発振部の出力が制御され、かつ、同出力を分周部にて所
要の分周比で分周することにより、前記比較信号が生成
されるＰＬＬ回路において、前記基準入力信号に一番近
い周波数の比較信号を生成するための分周比を前記積分
値に基づき生成し、同分周比を分周部に供給する。
【０００８】また、基準入力信号と比較信号との位相を
位相比較部で比較して、その比較誤差をローパスフィル
タで積分し、同積分値に基づき同比較誤差が最小になる
ように電圧制御発振部の出力が制御され、かつ、同出力
を分周部にて所要の分周比で分周することにより、前記
比較信号が生成されるＰＬＬ回路において、前記積分値
から相応の周波数を得、前記基準入力信号に一番近い周
波数の比較信号を生成するための分周比を前記相応の周
波数に基づき生成し、同分周比を分周部に供給する。
位相比較部で比較して、その比較誤差をローパスフィル
タで積分し、同積分値に基づき同比較誤差が最小になる
ように電圧制御発振部の出力が制御され、かつ、同出力
を分周部にて所要の分周比で分周することにより、前記
比較信号が生成されるＰＬＬ回路において、前記積分値
から相応の周波数を得、前記基準入力信号に一番近い周
波数の比較信号を生成するための分周比を前記相応の周
波数に基づき生成し、同分周比を分周部に供給する。
【０００９】また、基準入力信号と比較信号との位相を
位相比較部で比較して、その比較誤差をローパスフィル
タで積分し、同積分値に基づき同比較誤差が最小になる
ように電圧制御発振部の出力が制御され、かつ、同出力
を分周部にて所要の分周比で分周することにより、前記
比較信号が生成されるＰＬＬ回路において、前記基準入
力信号から周波数検出部にてその周波数を検出し、同周
波数に一番近い比較信号を生成する分周比を前記周波数
に基づき生成し、同分周比を分周部に供給する。
位相比較部で比較して、その比較誤差をローパスフィル
タで積分し、同積分値に基づき同比較誤差が最小になる
ように電圧制御発振部の出力が制御され、かつ、同出力
を分周部にて所要の分周比で分周することにより、前記
比較信号が生成されるＰＬＬ回路において、前記基準入
力信号から周波数検出部にてその周波数を検出し、同周
波数に一番近い比較信号を生成する分周比を前記周波数
に基づき生成し、同分周比を分周部に供給する。
【００１０】
【作用】以上のように構成したので、基準入力信号が切
り替わる場合、分周部が所定の、例えば、最小周波数の
比較信号（基準比較信号）を出力するようにしておき、
ローパスフィルタの比較誤差積分値をＡ／Ｄ変換し、同
比較誤差の大きさから、予め、ＲＯＭに記憶させている
比較誤差の大きさと分周比のルックアップテーブルから
所要の分周比を得、同分周比を分周部に供給する。
り替わる場合、分周部が所定の、例えば、最小周波数の
比較信号（基準比較信号）を出力するようにしておき、
ローパスフィルタの比較誤差積分値をＡ／Ｄ変換し、同
比較誤差の大きさから、予め、ＲＯＭに記憶させている
比較誤差の大きさと分周比のルックアップテーブルから
所要の分周比を得、同分周比を分周部に供給する。
【００１１】また、他の構成では、基準入力信号が切り
替わる場合、分周部が所定の、例えば、最小周波数の信
号（基準信号）を出力するようにしておき、ローパスフ
ィルタの比較誤差積分値をＡ／Ｄ変換し、同比較誤差の
大きさから電圧／周波数変換部で相応の周波数を得て、
予め、ＲＯＭに記憶させている周波数と分周比のルック
アップテーブルから所要の分周比を得、同分周比を分周
部に供給する。
替わる場合、分周部が所定の、例えば、最小周波数の信
号（基準信号）を出力するようにしておき、ローパスフ
ィルタの比較誤差積分値をＡ／Ｄ変換し、同比較誤差の
大きさから電圧／周波数変換部で相応の周波数を得て、
予め、ＲＯＭに記憶させている周波数と分周比のルック
アップテーブルから所要の分周比を得、同分周比を分周
部に供給する。
【００１２】また、他の構成では、基準入力信号の、例
えば、立ち下がりを計数して周波数を得、その周波数に
基づき、予め、ＲＯＭに記憶させている周波数と分周比
のルックアップテーブルから所要の分周比を得、同分周
比を分周部に供給する。従って、何れの構成において
も、分周部では基準入力信号を収束範囲に含む比較信号
が即座に生成されることから、ＰＬＬが高速に同期収束
する。
えば、立ち下がりを計数して周波数を得、その周波数に
基づき、予め、ＲＯＭに記憶させている周波数と分周比
のルックアップテーブルから所要の分周比を得、同分周
比を分周部に供給する。従って、何れの構成において
も、分周部では基準入力信号を収束範囲に含む比較信号
が即座に生成されることから、ＰＬＬが高速に同期収束
する。
【００１３】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は、ＶＣＯ（Voltag
e Controlled Osc. ）部、２はプログラマブル分周部
（１／Ｎ）、３は位相比較部、４はローパスフィルタ
（ＬＰＦ）、５は、前記ローパスフィルタ４の積分電圧
値をデジタルデータに変換するＡ／Ｄ変換部、７はルッ
クアップテーブルを記憶するＲＯＭ、８は各部を制御す
るとともに前記プログラマブル分周部２へ所要の分周比
を供給する制御部である。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は、ＶＣＯ（Voltag
e Controlled Osc. ）部、２はプログラマブル分周部
（１／Ｎ）、３は位相比較部、４はローパスフィルタ
（ＬＰＦ）、５は、前記ローパスフィルタ４の積分電圧
値をデジタルデータに変換するＡ／Ｄ変換部、７はルッ
クアップテーブルを記憶するＲＯＭ、８は各部を制御す
るとともに前記プログラマブル分周部２へ所要の分周比
を供給する制御部である。
【００１４】本発明によるＰＬＬ回路の動作を図１、図
２に従い説明する。尚、従来例と同様のＰＬＬ動作は説
明を省略し、基準入力信号が切り替わった場合、前記基
準入力信号の周波数に一番近い周波数の比較信号を生成
する動作の説明をする。基準入力信号が切り替えられる
と、プログラマブル分周部２は所定分周比による、例え
ば、最小の周波数信号（基準信号）の出力状態になる。
Ａ／Ｄ変換部５は、ＶＣＯ１を制御するローパスフィル
タ４の比較誤差積分値（制御電圧）をデジタルデータに
変換した電圧データを生成し、ＲＯＭ７に供給する。同
ＲＯＭ７は、予め、記憶されている比較誤差積分値と、
分周比データとを対応させたルックアップテーブルを参
照し、相応の分周比データを読み出し、同分周比データ
を制御部８を経由してプログラマブル分周部２に供給す
る。尚、図２において、横軸は比較誤差積分値（電圧）
であり、基準入力信号の周波数が基準信号に等しい場合
は零、基準入力信号の周波数と比例した電圧値を示す。
縦軸は、横軸の電圧値に対応する分周比を示し、例え
ば、電圧零では最小の分周比に対応し、電圧最大では最
大の分周比に対応する。
２に従い説明する。尚、従来例と同様のＰＬＬ動作は説
明を省略し、基準入力信号が切り替わった場合、前記基
準入力信号の周波数に一番近い周波数の比較信号を生成
する動作の説明をする。基準入力信号が切り替えられる
と、プログラマブル分周部２は所定分周比による、例え
ば、最小の周波数信号（基準信号）の出力状態になる。
Ａ／Ｄ変換部５は、ＶＣＯ１を制御するローパスフィル
タ４の比較誤差積分値（制御電圧）をデジタルデータに
変換した電圧データを生成し、ＲＯＭ７に供給する。同
ＲＯＭ７は、予め、記憶されている比較誤差積分値と、
分周比データとを対応させたルックアップテーブルを参
照し、相応の分周比データを読み出し、同分周比データ
を制御部８を経由してプログラマブル分周部２に供給す
る。尚、図２において、横軸は比較誤差積分値（電圧）
であり、基準入力信号の周波数が基準信号に等しい場合
は零、基準入力信号の周波数と比例した電圧値を示す。
縦軸は、横軸の電圧値に対応する分周比を示し、例え
ば、電圧零では最小の分周比に対応し、電圧最大では最
大の分周比に対応する。
【００１５】また、図１のＰＬＬ回路の実施例ブロック
図に、電圧／周波数変換部を追加した他の構成例（図示
せず）では、Ａ／Ｄ変換部５は、ＶＣＯ１を制御するロ
ーパスフィルタ４の比較誤差積分値（制御電圧）をデジ
タルデータに変換した電圧データを生成し、電圧／周波
数変換部６に供給し、同電圧／周波数変換部６は、前記
電圧データに対応した周波数データを生成し、ＲＯＭ７
に供給し、同ＲＯＭ７には予め周波数データと、分周比
データとを対応させたルックアップテーブルを記憶させ
ておき、前記周波数データに基づき同ルックアップテー
ブルを参照し、相応の分周比データを読み出し、同分周
比データを制御部８を経由してプログラマブル分周部２
に供給するようにしも良い。尚、上記他の構成例では、
図２の横軸は比較誤差積分値（電圧）であり、基準入力
信号の周波数が基準信号に等しい場合は零、基準入力信
号の周波数と比例した電圧値を示す。縦軸は、横軸の電
圧値に対応する周波数を示し、例えば、電圧零では最小
の周波数信号（基準信号）に対応し、電圧最大では最大
の周波数信号に対応する。
図に、電圧／周波数変換部を追加した他の構成例（図示
せず）では、Ａ／Ｄ変換部５は、ＶＣＯ１を制御するロ
ーパスフィルタ４の比較誤差積分値（制御電圧）をデジ
タルデータに変換した電圧データを生成し、電圧／周波
数変換部６に供給し、同電圧／周波数変換部６は、前記
電圧データに対応した周波数データを生成し、ＲＯＭ７
に供給し、同ＲＯＭ７には予め周波数データと、分周比
データとを対応させたルックアップテーブルを記憶させ
ておき、前記周波数データに基づき同ルックアップテー
ブルを参照し、相応の分周比データを読み出し、同分周
比データを制御部８を経由してプログラマブル分周部２
に供給するようにしも良い。尚、上記他の構成例では、
図２の横軸は比較誤差積分値（電圧）であり、基準入力
信号の周波数が基準信号に等しい場合は零、基準入力信
号の周波数と比例した電圧値を示す。縦軸は、横軸の電
圧値に対応する周波数を示し、例えば、電圧零では最小
の周波数信号（基準信号）に対応し、電圧最大では最大
の周波数信号に対応する。
【００１６】図３は、本発明によるＰＬＬ回路の他の実
施例ブロック図である。尚、図１と同様の個所は同一番
号を付し、説明を省略する。９は、例えば、基準入力信
号の立ち下がりをカウンタで計数してその周波数を得る
周波数検出部である。周波数検出部９で検出した基準入
力信号の周波数に基づき、ＲＯＭ７からルックアップテ
ーブルを参照して相応の分周比データを読みだし、同分
周比データを制御部８を経由してプログラマブル分周部
２に供給する。尚、ルックアップテーブルを記憶するメ
モリは、ＲＯＭに限定するものではなく、例えば、ＥＥ
ＰＲＯＭ（電気的に書き換え可能ＲＯＭ）、書き換え可
能なフラッシュメモリなどであっても良い。また、上記
説明は比較信号を分周により生成したが、分周に限定す
るものではなく、例えば、ＶＣＯの発振周波数を逓倍
し、高速のクロック信号を得る回路構成への応用であっ
ても良い。また、比較誤差積分値は一般に絶対値である
ので、プラスの比較誤差積分値に対する分周比（Ａ）と
プラスの比較誤差積分値に対する分周比（Ｂ）がある
が、例えば、最初に分周比（Ａ）を供給し、所定時間で
ロックするか否かを検出し、ロックしない場合は、次
に、分周比（Ｂ）を供給すれば良い。
施例ブロック図である。尚、図１と同様の個所は同一番
号を付し、説明を省略する。９は、例えば、基準入力信
号の立ち下がりをカウンタで計数してその周波数を得る
周波数検出部である。周波数検出部９で検出した基準入
力信号の周波数に基づき、ＲＯＭ７からルックアップテ
ーブルを参照して相応の分周比データを読みだし、同分
周比データを制御部８を経由してプログラマブル分周部
２に供給する。尚、ルックアップテーブルを記憶するメ
モリは、ＲＯＭに限定するものではなく、例えば、ＥＥ
ＰＲＯＭ（電気的に書き換え可能ＲＯＭ）、書き換え可
能なフラッシュメモリなどであっても良い。また、上記
説明は比較信号を分周により生成したが、分周に限定す
るものではなく、例えば、ＶＣＯの発振周波数を逓倍
し、高速のクロック信号を得る回路構成への応用であっ
ても良い。また、比較誤差積分値は一般に絶対値である
ので、プラスの比較誤差積分値に対する分周比（Ａ）と
プラスの比較誤差積分値に対する分周比（Ｂ）がある
が、例えば、最初に分周比（Ａ）を供給し、所定時間で
ロックするか否かを検出し、ロックしない場合は、次
に、分周比（Ｂ）を供給すれば良い。
【００１７】
【発明の効果】以上説明したように、本発明は入力映像
信号の切り替えに高速に周波数ロックできるＰＬＬ回路
を提供する。従って、ＰＤＰ（プラズマディスプレイパ
ネル）等を使用したディスプレイモニタに、ＮＴＳＣテ
レビ信号、パソコン信号、非標準映像信号等、種々の映
像信号が切り替えられて入力した場合、基準入力信号の
位相にロックしたクロック信号を高速に生成する。そし
てこのクロック信号に基づき、表示用の水平同期信号並
びに垂直同期信号を生成し、切り替え画面の表示の乱れ
を防止できるメリットがある。
信号の切り替えに高速に周波数ロックできるＰＬＬ回路
を提供する。従って、ＰＤＰ（プラズマディスプレイパ
ネル）等を使用したディスプレイモニタに、ＮＴＳＣテ
レビ信号、パソコン信号、非標準映像信号等、種々の映
像信号が切り替えられて入力した場合、基準入力信号の
位相にロックしたクロック信号を高速に生成する。そし
てこのクロック信号に基づき、表示用の水平同期信号並
びに垂直同期信号を生成し、切り替え画面の表示の乱れ
を防止できるメリットがある。
【図１】本発明によるＰＬＬ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるＰＬＬ回路の比較誤差積分値（制
御電圧）と分周比の関係を示す図である。
御電圧）と分周比の関係を示す図である。
【図３】本発明によるＰＬＬ回路の他の実施例ブロック
図である。
図である。
【図４】従来の種々の映像信号を入力するための周波数
の広帯域化に対応したＰＬＬ回路を示す。
の広帯域化に対応したＰＬＬ回路を示す。
【図５】ＰＬＬ回路の基準入力信号、比較信号および重
なり合うロック範囲を示す図である。
なり合うロック範囲を示す図である。
１ ＶＣＯ（Voltage Controlled Osc. ）部 ２ プログラマブル分周部 ３ 位相比較部 ４ ローパスフィルタ（ＬＰＦ） ５ Ａ／Ｄ変換部 ６ 電圧／周波数変換部 ７ ＲＯＭ ８ 制御部 ９ 周波数検出部 １０ 分周比生成部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/02 Ｂ
Claims (8)
- 【請求項１】 基準入力信号と比較信号との位相を位相
比較部で比較して、その比較誤差をローパスフィルタで
積分し、同積分値に基づき同比較誤差が最小になるよう
に電圧制御発振部の出力が制御され、かつ、同出力を分
周部にて所要の分周比で分周することにより、前記比較
信号が生成されるＰＬＬ回路において、 前記基準入力信号に一番近い周波数の比較信号を生成す
るための分周比を前記積分値に基づき生成し、同分周比
を分周部に供給することを特徴としたＰＬＬ回路。 - 【請求項２】 上記積分値をＡ／Ｄ変換部でデジタル値
に変換し、同デジタル値から分周比を得るようにした請
求項１記載のＰＬＬ回路。 - 【請求項３】 上記分周比を上記デジタル値と対応させ
たルックアップデータとしてＲＯＭに記憶させたことを
特徴とする請求項２記載のＰＬＬ回路。 - 【請求項４】 基準入力信号と比較信号との位相を位相
比較部で比較して、その比較誤差をローパスフィルタで
積分し、同積分値に基づき同比較誤差が最小になるよう
に電圧制御発振部の出力が制御され、かつ、同出力を分
周部にて所要の分周比で分周することにより、前記比較
信号が生成されるＰＬＬ回路において、 前記積分値から相応の周波数を得、前記基準入力信号に
一番近い周波数の比較信号を生成するための分周比を前
記相応の周波数に基づき生成し、同分周比を分周部に供
給することを特徴としたＰＬＬ回路。 - 【請求項５】 上記分周比を上記相応の周波数と対応さ
せたルックアップデータとしてＲＯＭに記憶させたこと
を特徴とする請求項４記載のＰＬＬ回路。 - 【請求項６】 基準入力信号と比較信号との位相を位相
比較部で比較して、その比較誤差をローパスフィルタで
積分し、同積分値に基づき同比較誤差が最小になるよう
に電圧制御発振部の出力が制御され、かつ、同出力を分
周部にて所要の分周比で分周することにより、前記比較
信号が生成されるＰＬＬ回路において、 前記基準入力信号から周波数検出部にてその周波数を検
出し、同周波数に一番近い比較信号を生成する分周比を
前記周波数に基づき生成し、同分周比を分周部に供給す
ることを特徴としたＰＬＬ回路。 - 【請求項７】 上記周波数検出部を基準入力信号の周波
数を計数するカウンタで構成した請求項６記載のＰＬＬ
回路。 - 【請求項８】 上記分周比を上記基準入力信号の周波数
と対応させたルックアップデータとしてＲＯＭに記憶さ
せたことを特徴とする請求項６記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6255713A JPH08125529A (ja) | 1994-10-20 | 1994-10-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6255713A JPH08125529A (ja) | 1994-10-20 | 1994-10-20 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125529A true JPH08125529A (ja) | 1996-05-17 |
Family
ID=17282615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6255713A Pending JPH08125529A (ja) | 1994-10-20 | 1994-10-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148346A (ja) * | 2006-12-11 | 2008-06-26 | Silicon Image Inc | フィードフォワード分割器を有する適応帯域幅位相ロックループ |
| CN105323469B (zh) * | 2014-07-15 | 2017-03-08 | 株式会社藤仓 | 信号生成装置、有源线缆及信号生成方法 |
-
1994
- 1994-10-20 JP JP6255713A patent/JPH08125529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148346A (ja) * | 2006-12-11 | 2008-06-26 | Silicon Image Inc | フィードフォワード分割器を有する適応帯域幅位相ロックループ |
| CN105323469B (zh) * | 2014-07-15 | 2017-03-08 | 株式会社藤仓 | 信号生成装置、有源线缆及信号生成方法 |
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