JPH11259324A - 主記憶装置複写方式 - Google Patents

Abstract

(57)【要約】 【課題】 二重化制御装置における主記憶装置複写方式
に関し、主記憶装置の記憶内容の複写期間中の信頼性の
低下、処理能力の圧迫を極力軽減することを目的とす
る。 【解決手段】 二重化された中央制御装置１００、主記
憶装置２００、チャネル制御装置３００を具備する二重
化制御装置１０において、各チャネル制御装置３００の
機能試験用に設けられ、ＤＭＡ機能を具備する擬似入出
力装置３１０に、現用系主記憶装置の記憶内容を他系主
記憶装置に複写を要求する指令を受信・識別するメモリ
複写指令受付手段３２０と、現用系中央制御装置からメ
モリ複写指令を受信した場合に、現用系主記憶装置の各
アドレスに格納済の単位データを順次抽出し、他系主記
憶装置の同一アドレスに格納するデータ複写動作を主記
憶装置の全記憶領域に就いて連続して実行した後、複写
完了を現用系中央制御装置に通知するメモリ複写動作制
御手段３３０とを設ける様に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は主記憶装置複写方式
に関し、特にそれぞれ二重化された中央制御装置、主記
憶装置およびチャネル制御装置を具備する二重化制御装
置における主記憶装置複写方式に関する。

【０００２】

【従来の技術】図６は従来ある二重化制御装置を例示す
る図であり、図７は図６における主記憶装置複写処理を
例示する図である。

【０００３】例えば電子交換機等の如く、運転を中断出
来ぬ情報処理システムの制御装置は、図６に示される如
く、それぞれ二重化された中央制御装置（ＣＣ）１〔個
々の中央制御装置（ＣＣ）を１₀ および１₁ と称する、
以下同様〕、主記憶装置（ＭＭ）２およびチャネル制御
装置（ＣＨＣ）３から構成されている。

【０００４】なお各チャネル制御装置（ＣＨＣ）３に
は、それぞれ擬似入出力装置（ＰＩＯ）３１が、チャネ
ル制御装置（ＣＨＣ）３の機能を診断する目的で設けら
れているが、従来ある二重化制御装置１０における主記
憶装置の複写処理とは無関係である。

【０００５】中央制御装置（ＣＣ）１₀ は、システムバ
ス１１₀ を経由して各主記憶装置（ＭＭ）２₀ 、２₁ お
よびチャネル制御装置（ＣＨＣ）３₀ 、３₁ に接続さ
れ、また中央制御装置（ＣＣ）１₁ も、システムバス１
１₁ を経由して各主記憶装置（ＭＭ）２₀ 、２₁ および
チャネル制御装置（ＣＨＣ）３₀ 、３₁ に接続されてい
る。

【０００６】また各チャネル制御装置（ＣＨＣ）３は、
それぞれＣバス１２を経由して入出力装置（ＩＯ）４と
接続されている。中央制御装置（ＣＣ）１₀ 、主記憶装
置（ＭＭ）２₀ およびチャネル制御装置（ＣＨＣ）３₀
により構成される制御装置を０系制御装置１０₀ と称
し、また中央制御装置（ＣＣ）１₁ 、主記憶装置（Ｍ
Ｍ）２₁ およびチャネル制御装置（ＣＨＣ）３₁ から構
成される制御装置を１系制御装置１０₁ と称する。

【０００７】通常、一方〔例えば０系制御装置１０₀ 〕
が現用系として稼働し、他方〔１系制御装置１０₁ 〕が
予備系として待機しており、０系制御装置１０₀ に異常
が発生して稼働不能となった場合に、直ちに１系制御装
置１０₁ が新たに現用系として稼働を開始して稼働の継
続性を維持し、罹障した０系制御装置１０₀ は現用系か
ら切離して診断・修復を行った後、予備系として待機さ
せる。

【０００８】稼働中の０系制御装置１０₀ においては、
中央制御装置（ＣＣ）１₀ が自系の主記憶装置（ＭＭ）
２₀ から所要のデータを抽出して所要の処理を実行する
が、処理結果のデータは自系の主記憶装置（ＭＭ）２₀
のみならず、予備系の主記憶装置（ＭＭ）２₁ にも同時
に格納し、両系の主記憶装置（ＭＭ）２₀ および２₁に
格納されているメモリデータ（Ｄ_MM）を常時一致させて
置くことにより、予備系制御装置１０₁ が現用系として
稼働する際の継続性を保証している。

【０００９】また二重化制御装置１０は、定期的に〔例
えは一日に一回〕、予備系を現用系から切離し、予備系
の診断を実行することにより、稼働開始前に障害の検出
を行っている。

【００１０】現用系から切離され、診断が実行された系
〔例えば１系〕の主記憶装置（ＭＭ）２₁ に格納されて
いたメモリデータ（Ｄ_MM）は、現用系主記憶装置（Ｍ
Ｍ）２ ₀ に格納されているメモリデータ（Ｄ_MM）とは不
一致となっている為、予備系として運用を開始させるに
先立ち、現用系の主記憶装置（ＭＭ）２₀ のメモリデー
タ（Ｄ_MM）を、主記憶装置（ＭＭ）２₁ に複写する必要
がある。

【００１１】かかる目的の為に、各主記憶装置（ＭＭ）
２には、現用系となった中央制御装置（ＣＣ）１₀ に、
図７に示される如き主記憶装置複写処理を実行させるメ
モリ複写プログラム（Ｐ_MC）が格納されており、主記憶
装置（ＭＭ）２₁ を現用系制御装置１０₀ に接続した
後、中央制御装置（ＣＣ）１₀ に対してメモリ複写指令
を入力すると、中央制御装置（ＣＣ）１₀ は、主記憶装
置（ＭＭ）２₀ に格納済のメモリ複写プログラム（Ｐ
_MC0 ）を実行開始する。

【００１２】最初に中央制御装置（ＣＣ）１₀ は、図示
されぬ制御レジスタ（Ｒ₁ ）に、主記憶装置（ＭＭ）２
₀ の先頭アドレス（ａ_B ）を蓄積し〔図７、ステップＳ
１〕、次に図示されぬ制御レジスタ（Ｒ₂ ）に、主記憶
装置（ＭＭ）２₀ の最終アドレス（ａ_E ）を格納する
〔ステップＳ２〕。

【００１３】次に中央制御装置（ＣＣ）１₀ は、ロード
命令を実行することにより、主記憶装置（ＭＭ）２₀ を
参照し、制御レジスタ（Ｒ₁ ）に蓄積済のアドレス（ａ
₁ ＝ａ_B ）対応領域に格納済のデータを複写データ（ｄ
_a1）として抽出し、図示されぬ制御レジスタ（Ｒ₃ ）に
蓄積する〔ステップＳ３〕。

【００１４】次に中央制御装置（ＣＣ）１₀ は、ストア
命令を実行することにより、制御レジスタ（Ｒ₃ ）に蓄
積済の複写データ（ｄ_a1）を抽出した後、主記憶装置
（ＭＭ）２₀ および２₁ を参照し、制御レジスタ
（Ｒ₁ ）に蓄積済のアドレス（ａ₁ ＝ａ_B ）対応領域
に、抽出した複写データ（ｄ_a1）をそれぞれ格納する
〔ステップＳ４〕。

【００１５】次に中央制御装置（ＣＣ）１₀ は、制御レ
ジスタ（Ｒ₁ ）に蓄積済のアドレス（ａ₁ ＝ａ_B ）と、
制御レジスタ（Ｒ₂ ）に格納済のアドレス〔ａ₂ ＝
ａ_E 〕とを比較し〔ステップＳ５〕、両者不一致〔ａ_B
≠ａ_E 〕であることを確認すると〔ステップＳ６〕、制
御レジスタ（Ｒ₁ ）に蓄積済のアドレス〔ａ₁ ＝ａ_B ）
に一を加算した後〔ａ₁ ＝ａ_B ＋１〕〔ステップＳ
７〕、ステップＳ３以降を繰返し実行する。

【００１６】ステップＳ３乃至Ｓ７を繰返し実行する過
程で、中央制御装置（ＣＣ）１₀ が、制御レジスタ（Ｒ
₁ ）に蓄積済のアドレス（ａ₁ ）と、制御レジスタ（Ｒ
₂ ）に格納済のアドレス〔ａ₂ ＝ａ_E ）とを比較した結
果〔ステップＳ５〕、両者一致〔ａ₁ ＝ａ_E 〕であるこ
とを確認すると〔ステップＳ６〕、主記憶装置（ＭＭ）
２₀ の先頭アドレス（ａ_B ）から最終アドレス（ａ_E ）
迄に格納済の全複写データ（ｄ_a1）〔即ちメモリデータ
（Ｄ_MM）〕が、主記憶装置（ＭＭ）２₁ の同領域にも格
納されたこととなり、複写処理を終了する。

【００１７】以後制御装置１０₁ は、予備系として運用
可能となる。

【００１８】

【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある二重化制御装置１０においては、修復
後の制御装置１０₁ を予備系として運用開始させる為
に、現用系の中央制御装置（ＣＣ）１₀ がメモリ複写プ
ログラム（Ｐ_MC）を実行し、主記憶装置（ＭＭ）２ ₀ の
各アドレス（ａ）に格納中の複写データ（ｄ_a1）を、順
次主記憶装置（ＭＭ）２₁ の同一アドレス（ａ₁ ）に格
納することにより、主記憶装置（ＭＭ）２₀に格納済の
メモリデータ（Ｄ_MM）を主記憶装置（ＭＭ）２₁ に複写
していた為、複写処理に多大の時間を費やすこととな
り、その間、二重化制御装置１０は一重化構成で運用さ
れることとなり、信頼性が低下すると共に、現用系の中
央制御装置（ＣＣ）１₀ の処理能力がメモリ複写プログ
ラム（Ｐ_MC）の実行により圧迫される恐れがあった。

【００１９】本発明は、二重化制御装置における主記憶
装置の記憶内容の複写期間中の信頼性の低下、並びに処
理能力の圧迫を極力軽減することを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明の原理図で
ある。図１において、１０は本発明の対象となる二重化
制御装置、１００は中央制御装置、２００は主記憶装
置、３００はチャネル制御装置であり、それぞれ二重化
されている。

【００２１】３１０は、各チャネル制御装置３００に機
能試験用として設けられた擬似入出力装置であり、ダイ
レクトメモリアクセス（ＤＭＡ）機能を具備する。３２
０は、本発明により擬似入出力装置３１０に設けられた
メモリ複写指令受付手段である。

【００２２】３３０は、本発明により擬似入出力装置３
１０に設けられた複写動作制御手段である。メモリ複写
指令受付手段３２０は、現用系の主記憶装置２００₀ の
記憶内容を、他系の主記憶装置２００₁ に複写を要求す
るメモリ複写指令を受信・識別する。

【００２３】複写動作制御手段３３０は、メモリ複写指
令受付手段３２０が、現用系の中央制御装置１００₀ か
らメモリ複写指令を受信した場合に、現用系の主記憶装
置２００₀ の各アドレスに格納されている単位データを
順次抽出し、他系の主記憶装置２００₁ の同一アドレス
に格納するデータ複写動作を、主記憶装置２００の全記
憶領域に就いて連続して実行した後、メモリ複写動作の
実行完了を、現用系の中央制御装置１００₀ に通知す
る。〔以上、本発明（請求項１）関連〕 なお複写動作制御手段３３０は、現用系の主記憶装置２
００の連続する複数のアドレスに格納済の各単位データ
を連続して抽出し、他系の主記憶装置２００のそれぞれ
対応する複数のアドレスに連続して格納することが考慮
される。〔本発明（請求項２）関連〕 また両系のチャネル制御装置３００₀ および３００₁ の
具備する各擬似入出力装置３１０₀ および３１０₁ 内の
各複写動作制御手段３３０₀ および３３０₁ は、各主記
憶装置２００の全記憶領域を二分して設けられた部分記
憶領域を分担し、現用系の主記憶装置２００の各担当す
る部分記憶領域に格納済のデータを、他系の主記憶装置
２００のそれぞれ対応する部分記憶領域に、並行して複
写することが考慮される。〔本発明（請求項３）関連〕 更に複写動作制御手段３３０は、現用系の主記憶装置２
００の各アドレスから抽出した各単位データを、両系の
主記憶装置２００の同一アドレスにそれぞれ並行して格
納することが考慮される。〔本発明（請求項４）関連〕 従って、前記二重化制御装置において、主記憶装置の記
憶内容の複写時間が大幅に短縮されることにより一重化
運転時間が短縮されると共に、複写中に中央制御装置の
処理能力が圧迫される恐れも無くなり、当該二重化制御
装置の信頼性および処理能力が大幅に向上可能となる。

【００２４】

【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。図２は本発明の実施形態による二重化制
御装置を示す図であり、図３は図２における擬似入出力
装置を例示する図であり、図４は図２における主記憶装
置複写シーケンス（単一アドレス毎）を例示する図であ
り、図５は図２における主記憶装置複写シーケンス（複
数アドレス毎）を例示する図である。なお、全図を通じ
て同一符号は同一対象物を示す。

【００２５】図２に示される二重化制御装置１０も、従
来ある二重化制御装置１０〔図６参照〕と同様に、それ
ぞれ中央制御装置（ＣＣ）１₀ および１₁ 、主記憶装置
（ＭＭ）２₀ および２₁ 、並びにチャネル制御装置（Ｃ
ＨＣ）３₀ および３₁ から構成され、それぞれ０系制御
装置１０₀ および１系制御装置１０₁ を構成している
が、従来ある二重化制御装置１０と異なる点は、各チャ
ネル制御装置（ＣＨＣ）３内に設けられている擬似入出
力装置（ＰＩＯ）３１に、それぞれメモリ複写指令受付
部（ＣＣＲ）３２およびメモリ複写動作制御部（ＭＣ
Ｃ）３３が、図１におけるメモリ複写指令受付手段３２
０および複写動作制御手段３３０として設けられている
と共に、各主記憶装置（ＭＭ）２内には、メモリ複写プ
ログラム（Ｐ _MC）が格納されていないことである。

【００２６】各擬似入出力装置（ＰＩＯ）３１は、従来
ある二重化制御装置１０においては、それぞれ所属する
チャネル制御装置（ＣＨＣ）３のＣバス１２に対するイ
ンタフェースを診断する為に設けられたもので、内部バ
ス３４によりチャネル制御装置（ＣＨＣ）３に接続され
ており、チャネル制御装置（ＣＨＣ）３からの指令に基
づき、プログラムモードまたはダイレクトメモリアクセ
ス〔以後ＤＭＡと略称する〕モードにより、Ｃバス１２
インタフェース、チャネル制御装置（ＣＨＣ）３、シス
テムバス１１を経由して中央制御装置（ＣＣ）１との間
でデータを転送し、ＤＭＡ転送終了時、ＤＭＡ転送制御
中に、Ｃバス１２インタフェース上の異常、或いはプロ
グラムの異常を検出した場合に、当該異常状態を報告す
る為に、中央制御装置（ＣＣ）１に対して割込を行う。

【００２７】擬似入出力装置（ＰＩＯ）３１は、図３に
示される如き構成を有しており、本発明の実施形態の説
明に関連するもののみを挙げると、制御部（ＣＴＬ）３
１１は、診断モードを制御する回路であり、指令レジス
タ（ＣＭＲ）３１２は、ＤＭＡ転送の起動指令を蓄積す
るレジスタであり、メモリアドレスレジスタ（ＭＡＲ）
３１３は、ＤＭＡ転送を実行する主記憶装置（ＭＭ）２
のアドレス〔以後転送アドレス（ａ_T ）と称する〕を蓄
積するレジスタであり、転送バイト数レジスタ（ＢＣ
Ｒ）３１４は、ＤＭＡ転送されるデータ量〔以後転送バ
イト数（ｎ_T ）と称する〕を蓄積するレジスタであり、
データバッファレジスタ（ＤＢＲ）３１５は転送データ
を格納するレジスタである。

【００２８】なおデータバッファレジスタ（ＤＢＲ）３
１５₀ は、本発明（請求項１）の実施形態においては１
個設けられ、本発明（請求項２）の実施形態においては
複数個〔図２においては４個〕設けられている。

【００２９】本発明の実施形態においては、制御部（Ｃ
ＴＬ）３１１の具備するＤＭＡ転送機能を利用して、現
用系主記憶装置（ＭＭ）２₀ のメモリデータ（Ｄ_MM）を
他系主記憶装置（ＭＭ）２₁ に複写させる様に機能を追
加したもので、制御部（ＣＴＬ）３１１内に、前述のメ
モリ複写指令受付部（ＣＣＲ）３２とメモリ複写動作制
御部（ＭＣＣ）３３とが設けられ、またバースト転送制
御部（ＢＴＣ）３１６および３１７が、それぞれメモリ
アドレスレジスタ（ＭＡＲ）３１３および転送バイト数
レジスタ（ＢＣＲ）３１４に並設されている。

【００３０】またメモリアドレスレジスタ（ＭＡＲ）３
１３および転送バイト数レジスタ（ＢＣＲ）３１４は、
本発明の実施形態においては、主記憶装置（ＭＭ）２の
全記憶領域〔即ち先頭アドレス（ａ_B ）から最終アドレ
ス（ａ_E ）迄〕のメモリデータ（Ｄ_MM）を複写可能とす
る為に、それぞれ蓄積可能なアドレスおよび転送量（バ
イト数）の桁数を拡張している。

【００３１】かかる状態で、現用系として稼働中の制御
装置１０₀ に、診断終了した制御装置１０₁ の主記憶装
置（ＭＭ）２₁ が接続され、主記憶装置（ＭＭ）２₀ に
格納中の総てのメモリデータ（Ｄ_MM）を、主記憶装置
（ＭＭ）２₁ に複写を実行する要求が生起すると、現用
系中央制御装置（ＣＣ）１₀ は、システムバス１１₀ を
経由してチャネル制御装置（ＣＨＣ）３₀ を参照し、内
部バス３４₀ を経由して擬似入出力装置（ＰＩＯ）３１
₀ 内に設けられているメモリアドレスレジスタ（ＭＡ
Ｒ）３１３₀ に、主記憶装置（ＭＭ）２₀ の記憶領域の
先頭アドレス（ａ_B）を転送アドレス（ａ_T ）として蓄
積し、また擬似入出力装置（ＰＩＯ）３１₀内に設けら
れている転送バイト数レジスタ（ＢＣＲ）３１４₀ に、
メモリデータ（Ｄ_MM）の全記憶容量（ｎ_MM）を転送バイ
ト数（ｎ_T ）として蓄積した後、擬似入出力装置（ＰＩ
Ｏ）３１₀ 内に設けられている指令レジスタ（ＣＭＲ）
３１２ ₀ に、メモリ複写指令（ｃｍ_MC）を蓄積する。

【００３２】擬似入出力装置（ＰＩＯ）３１₀ において
は、制御部（ＣＴＬ）３１１₀ が、指令レジスタ（ＣＭ
Ｒ）３１２₀ に蓄積された指令（ｃｍ）を抽出し、メモ
リ複写指令受付部（ＣＣＲ）３２₀ に伝達する。

【００３３】メモリ複写指令受付部（ＣＣＲ）３２
₀ は、伝達された指令（ｃｍ）を分析し、メモリ複写指
令（ｃｍ_MC）以外であることを識別した場合には、その
儘制御部（ＣＴＬ）３１１₀ に返送し、従来と同様の動
作を実行させるが、メモリ複写指令（ｃｍ_MC）であるこ
とを識別すると、メモリ複写動作制御部（ＭＣＣ）３３
₀を起動する。

【００３４】起動されたメモリ複写動作制御部（ＭＣ
Ｃ）３３₀ は、図４に示される如き順序で、メモリデー
タ（Ｄ_MM）の複写動作を実行する。なお図４に示される
各種信号は、図示されぬシステムバスクロックに同期し
て送出・停止される。

【００３５】先ずメモリ複写動作制御部（ＭＣＣ）３３
₀ は、システムバス１１₀ 内の制御線３１Ｆ₁ を経由し
て中央制御装置（ＣＣ）１₀ に、システムバス１１₀ の
使用権を要求する為のバス使用権要求信号（ＢＵＳＲ
Ｑ）を送出する。

【００３６】中央制御装置（ＣＣ）１₀ は、擬似入出力
装置（ＰＩＯ）３１₀ からシステムバス１１₀ に送出さ
れたバス使用権要求信号（ＢＵＳＲＱ）を受信すると、
システムバス１１₀ の使用状態を分析し、未使用状態に
あることを確認すると、システムバス１１₀ 内の制御線
３１Ｆ₂ を経由して擬似入出力装置（ＰＩＯ）３１
₀に、システムバス１１₀ の使用権を許容するバス使用
権許容信号（ＢＲＯＫ）を返送する。

【００３７】擬似入出力装置（ＰＩＯ）３１₀ において
は、制御部（ＣＴＬ）３１１₀ 内のメモリ複写動作制御
部（ＭＣＣ）３３₀ が、中央制御装置（ＣＣ）１₀ から
システムバス１１₀ 内の制御線３１Ｆ₂ を経由して返送
されたバス使用権許容信号（ＢＲＯＫ）を受信すると、
メモリアドレスレジスタ（ＭＡＲ）３１３₀ に蓄積済の
転送アドレス（ａ_T ＝ａ_B ）を抽出し、読出アドレス
（Ａ_R ）として、送信バス３１Ｅ_A0および内部バス３４
₀ を経由してシステムバス１１₀ に送出し、同時に読出
信号（ＲＥＡＤ）を送出する。

【００３８】主記憶装置（ＭＭ）２₀ は、擬似入出力装
置（ＰＩＯ）３１₀ からシステムバス１１₀ に送出され
たバス使用権許容信号（ＢＲＯＫ）を受信すると、擬似
入出力装置（ＰＩＯ）３１₀ からシステムバス１１₀ に
送出済の読出アドレス（Ａ_R＝ａ_T ＝ａ_B ）を受信し、
受信した読出アドレス（Ａ_R ＝ａ_T ＝ａ_B ）に格納済の
単位データ（ｄ_aT）を読出し、読出データ（Ｄ_R ）とし
てシステムバス１１₀上に送出し、同時に肯定信号（Ｍ
ＯＫ）と応答信号（ＡＳＷ）とを送出する。

【００３９】送出された読出データ（Ｄ_R ＝ｄ_aT）は、
チャネル制御装置（ＣＨＣ）３₀ および内部バス３４₀
を経由して擬似入出力装置（ＰＩＯ）３１₀ に到着す
る。擬似入出力装置（ＰＩＯ）３１₀ においては、メモ
リ複写動作制御部（ＭＣＣ）３３₀ が、中央制御装置
（ＣＣ）１₀ のバス使用権許容信号（ＢＲＯＫ）送出停
止により、応答信号（ＡＳＷ）、読出データ（Ｄ_R ＝ｄ
_aT）の取得タイミングを作成し、内部バス３４₀ から到
着する読出データ（Ｄ_R ＝ｄ_aT）を、受信バス３１Ｄ_A0
を経由してデータバッファレジスタ（ＤＢＲ）３１５₀
に格納する。

【００４０】なお中央制御装置（ＣＣ）１₀ は、システ
ムバス１１₀ にバス使用権許容信号（ＢＲＯＫ）を送出
した後、システムバス１１₀ に肯定信号（ＭＯＫ）が送
出されたことを検出すると、システムバス１１₀ に送出
中のバス使用権許容信号（ＢＲＯＫ）を送出停止する。

【００４１】擬似入出力装置（ＰＩＯ）３１₀ において
は、メモリ複写動作制御部（ＭＣＣ）３３₀ が、中央制
御装置（ＣＣ）１₀ からシステムバス１１₀ を経由して
返送中のバス使用権許容信号（ＢＲＯＫ）の返送停止を
検出すると、システムバス１１₀ に送出中の読出アドレ
ス（Ａ_R ）と読出信号（ＲＥＡＤ）とを送出停止し、主
記憶装置（ＭＭ）２₀ の先頭アドレス（ａ_B ）からの単
位データ（ｄ_aT）の抽出処理を終了する。

【００４２】なおメモリ複写動作制御部（ＭＣＣ）３３
₀ は、バースト転送制御部（ＢＴＣ）３１６₀ および３
１７₀ を制御し、メモリアドレスレジスタ（ＭＡＲ）３
１３ ₀ 内に蓄積中の転送アドレス（ａ_T ＝ａ_B ）は歩進
させること無く、並びに転送バイト数レジスタ（ＢＣ
Ｒ）３１４₀ に蓄積中の転送バイト数（ｎ_T ＝ｎ_MM）は
減算すること無く、その儘の値を保持させる。

【００４３】続いてメモリ複写動作制御部（ＭＣＣ）３
３₀ は、システムバス１１₀ 内の制御線３１Ｆ₁ を経由
して中央制御装置（ＣＣ）１₀ に、システムバス１１₀
の使用権を要求する為のバス使用権要求信号（ＢＵＳＲ
Ｑ）を送出する。

【００４４】中央制御装置（ＣＣ）１₀ は、前述と同様
に、擬似入出力装置（ＰＩＯ）３１ ₀ から送出されたバ
ス使用権要求信号（ＢＵＳＲＱ）を受信すると、システ
ムバス１１₀ の使用状態を分析し、未使用状態にあるこ
とを確認すると、システムバス１１₀ 内の制御線３１Ｆ
₂ を経由して擬似入出力装置（ＰＩＯ）３１₀ に、シス
テムバス１１₀ の使用権を許容するバス使用権許容信号
（ＢＲＯＫ）を返送する。

【００４５】擬似入出力装置（ＰＩＯ）３１₀ において
は、メモリ複写動作制御部（ＭＣＣ）３３₀ が、中央制
御装置（ＣＣ）１₀ からシステムバス１１₀ 内の制御線
３１Ｆ₂ を経由して返送されたバス使用権許容信号（Ｂ
ＲＯＫ）を受信すると、メモリアドレスレジスタ（ＭＡ
Ｒ）３１３₀ に蓄積済の転送アドレス（ａ_T ＝ａ_B ）を
抽出し、書込アドレス（Ａ_W ）として、送信バス３１Ｅ
_A0および内部バス３４ ₀ を経由してシステムバス１１₀
に送出する。

【００４６】同時にメモリ複写動作制御部（ＭＣＣ）３
３₀ は、データバッファレジスタ（ＤＢＲ）３１５₀ に
格納中の単位データ（ｄ_aT）を抽出し、送信バス３１Ｅ
_D0および内部バス３４₀ を経由してシステムバス１１₀
に、書込データ（Ｄ_W ）として送出すると共に、システ
ムバス１１₀ 内の制御線３１Ｆ₁ を経由して主記憶装置
（ＭＭ）２₀ に、書込信号（ＷＲＩＴＥ）を送出する。

【００４７】主記憶装置（ＭＭ）２₀ および２₁ は、中
央制御装置（ＣＣ）１₀ からシステムバス１１₀ に送出
されたバス使用権許容信号（ＢＲＯＫ）を受信すると、
擬似入出力装置（ＰＩＯ）３１₀ からシステムバス１１
₀ に送出済の書込アドレス（Ａ_W ＝ａ_T ＝ａ_B ）と、書
込データ（Ｄ_W ＝ｄ_aT）とを受信し、受信した単位デー
タ（ｄ_aT）を書込アドレス（Ａ_W ＝ａ_T ＝ａ_B ）に格納
し、肯定信号（ＭＯＫ）と応答信号（ＡＳＷ）とを送出
する。

【００４８】なお中央制御装置（ＣＣ）１₀ は、システ
ムバス１１₀ にバス使用権許容信号（ＢＲＯＫ）を送出
した後、システムバス１１₀ に肯定信号（ＭＯＫ）が送
出されたことを検出すると、システムバス１１₀ に送出
中のバス使用権許容信号（ＢＲＯＫ）を送出停止する。

【００４９】擬似入出力装置（ＰＩＯ）３１₀ において
は、メモリ複写動作制御部（ＭＣＣ）３３₀ が、中央制
御装置（ＣＣ）１₀ からシステムバス１１₀ を経由して
返送中のバス使用権許容信号（ＢＲＯＫ）の返送停止を
検出すると、システムバス１１₀ に送出中の書込アドレ
ス（Ａ_W ）と書込信号（ＷＲＩＴＥ）とを送出停止し、
応答信号（ＡＳＷ）を取得し、主記憶装置（ＭＭ）２₀
および２₁ のアドレス（ａ＝ａ_B ）への単位データ（ｄ
_aT）の格納処理を終了した後、バースト転送制御部（Ｂ
ＴＣ）３１６₀ および３１７₀ を制御し、メモリアドレ
スレジスタ（ＭＡＲ）３１３₀ 内に蓄積中の転送アドレ
ス（ａ_T ＝ａ_B ）を一歩進させる〔ａ_T＝ａ_T ＋１＝ａ
_B ＋１〕と共に、転送バイト数レジスタ（ＢＣＲ）３１
４₀ に蓄積中の転送バイト数（ｎ_T ）を一減算する〔ｎ
_T ＝ｎ_T −１＝ｎ_MM−１〕。

【００５０】以上で擬似入出力装置（ＰＩＯ）３１
₀ は、主記憶装置（ＭＭ）２₀ 内の先頭アドレス
（ａ_B ）に格納済の単位データ（ｄ_aT）を、主記憶装置
（ＭＭ）２₁ 内の同一アドレス（ａ_B ）に複写したこと
となり、また擬似入出力装置（ＰＩＯ）３１₀ 内のメモ
リアドレスレジスタ（ＭＡＲ）３１３₀ には転送アドレ
ス（ａ_T）として、主記憶装置（ＭＭ）２₀ の記憶領域
の先頭から二番目のアドレス（ａ _B ＋１）が蓄積され、
また転送バイト数レジスタ（ＢＣＲ）３１４₀ には転送
バイト数（ｎ_T ）として、主記憶装置（ＭＭ）２₀ の全
記憶容量（ｎ_MM）から一（バイト）減少したバイト数
（ｎ_MM−１）が蓄積される。

【００５１】次に、メモリ複写動作制御部（ＭＣＣ）３
３₀ は、前述と同様の過程を実行することにより、中央
制御装置（ＣＣ）１₀ からシステムバス１１₀ の使用権
を獲得した後、読出アドレス（Ａ_R ＝ａ_T ＝ａ_B ＋１）
と読出信号（ＲＥＡＤ）とをシステムバス１１₀ に送出
し、主記憶装置（ＭＭ）２₀ の転送アドレス（ａ_T ＝ａ
_B ＋１）に格納済の単位データ（ｄ_aT）を抽出し、デー
タバッファレジスタ（ＤＢＲ）３１５₀ に蓄積した後、
再び中央制御装置（ＣＣ）１₀ からシステムバス１１₀
の使用権を獲得した後、書込アドレス（Ａ_W ＝ａ_T ＝ａ
_B ＋１）と、書込データ（Ｄ_W ＝ｄ_aT）と、書込信号
（ＷＲＩＴＥ）とをシステムバス１１₀ に送出し、主記
憶装置（ＭＭ）２₀ および他系主記憶装置（ＭＭ）２₁
の転送アドレス（ａ_T ＝ａ_B ＋１）に格納済の単位デー
タ（ｄ_aT）を格納することにより、主記憶装置（ＭＭ）
２₀ 内の先頭から二番目のアドレス（ａ_B ＋１）に格納
済の単位データ（ｄ_aT）を、主記憶装置（ＭＭ）２₁ 内
の同一アドレス（ａ_B ＋１）に複写したこととなり、ま
た擬似入出力装置（ＰＩＯ）３１₀ 内のメモリアドレス
レジスタ（ＭＡＲ）３１３₀ には転送アドレス（ａ_T ）
として、主記憶装置（ＭＭ）２₀ の記憶領域の先頭から
三番目のアドレス（ａ_B ＋２）が蓄積され、また転送バ
イト数レジスタ（ＢＣＲ）３１４₀ には転送バイト数
（ｎ_T ）として、主記憶装置（ＭＭ）２₀ の全記憶容量
（ｎ_MM）から二（バイト）減少したバイト数（ｎ_MM−
２）が蓄積される。

【００５２】以下同様にして、主記憶装置（ＭＭ）２₀
の転送アドレス（ａ_T ）に格納済の単位データ（ｄ_aT）
を、主記憶装置（ＭＭ）２₁ に複写する度に、メモリア
ドレスレジスタ（ＭＡＲ）３１３₀ 内の転送アドレス
（ａ_T ）を一歩進〔ａ_T ＝ａ_T＋１〕させると共に、転
送バイト数レジスタ（ＢＣＲ）３１４₀ 内の転送バイト
数（ｎ_T ）を一減算〔ｎ_T ＝ｎ_T −１〕させ、転送アド
レス（ａ_T ）が最終アドレス（ａ_E ）に達し、転送バイ
ト数（ｎ_T ）が一バイトとなった状態で、主記憶装置
（ＭＭ）２₀ の最終アドレス（ａ_E ）に格納済の単位デ
ータ（ｄ_aT）を主記憶装置（ＭＭ）２₁ に複写終了した
後、転送バイト数レジスタ（ＢＣＲ）３１４ ₀ 内の転送
バイト数（ｎ_T ）を一減算した結果、転送バイト数（ｎ
_T ）が零バイトに達すると、メモリ複写動作制御部（Ｍ
ＣＣ）３３₀ は、主記憶装置（ＭＭ）２₀ の全記憶容量
（ｎ_MM）分のメモリデータ（Ｄ_MM）を、主記憶装置（Ｍ
Ｍ）２ ₁ に複写終了したと判定し、制御部（ＣＴＬ）３
１１₀ にその旨を通知する。

【００５３】制御部（ＣＴＬ）３１１₀ は、割込原因と
してメモリ複写指令（ｃｍ_MC）の実行完了を示す割込信
号を作成し、システムバス１１₀ 内の制御線３１Ｆ₁ を
経由して中央制御装置（ＣＣ）１₀ に送出する。

【００５４】中央制御装置（ＣＣ）１₀ は、擬似入出力
装置（ＰＩＯ）３１₀ からシステムバス１１₀ に送出さ
れた割込信号を受信・分析し、メモリ複写指令（ｃ
ｍ_MC）の実行完了通知と識別すると、制御装置１０₁ を
予備系として待機させる。

【００５５】以上の説明から明らかな如く、本発明の実
施形態によれば、チャネル制御装置（ＣＨＣ）３₀ 内の
擬似入出力装置（ＰＩＯ）３１₀ に、従来から保有して
いたチャネル制御装置（ＣＨＣ）３₀ 診断用のＤＭＡ転
送機能にメモリ複写機能を付加した後、現用系の中央制
御装置（ＣＣ）１₀ が、擬似入出力装置（ＰＩＯ）３１
₀ にメモリ複写指令（ｃｍ_MC）を伝達すると、擬似入出
力装置（ＰＩＯ）３１ ₀ は、主記憶装置（ＭＭ）２₀ の
全記憶容量（ｎ_MM）に格納済のメモリデータ（Ｄ_MM）
を、主記憶装置（ＭＭ）２₁ に複写処理を実行し、その
間中央制御装置（ＣＣ）１₀ は他の処理を実行し乍ら、
複写終了通知用の割込信号の受信を待機することとな
る。

【００５６】なお擬似入出力装置（ＰＩＯ）３１₀ によ
る複写実行時間は、従来ある二重化制御装置１０におい
て、中央制御装置（ＣＣ）１₀ がメモリ複写プログラム
（Ｐ _MC0 ）を実行した場合に比し、短縮されている。

【００５７】なお、図２乃至図４はあく迄本発明の一実
施形態に過ぎず、他に幾多の変形が考慮される。例えば
本発明（請求項２）の実施形態においては、図５に示さ
れる如く、メモリ複写動作制御部（ＭＣＣ）３３₀ が主
記憶装置（ＭＭ）２₀ から読出データ（Ｄ_R ）を抽出す
る場合に、読出アドレス（Ａ_R ）を、転送アドレス（ａ
_T ）乃至（ａ_T ＋３）に順次歩進させることにより、転
送アドレス（ａ_T ）乃至（ａ_T ＋３）に格納済の四つの
単位データ（ｄ_aT）を連続して抽出し、複数設けられて
いるデータバッファレジスタ（ＤＢＲ）３１５₀ に蓄積
した後、主記憶装置（ＭＭ）２₀ および２₁ に格納する
場合に、書込アドレス（Ａ_W ）を、再び転送アドレス
（ａ_T ）乃至（ａ_T ＋３）に順次歩進させることによ
り、抽出済の四つの単位データ（ｄ_aT）を、同一の転送
アドレス（ａ_T ）乃至（ａ_T ＋３）に連続して格納する
ことにより、複写実行時間を更に短縮可能となる。

【００５８】また本発明（請求項３）の実施形態におい
ては、主記憶装置（ＭＭ）２₀ の全記憶領域〔先頭アド
レス（ａ_B ）から最終アドレス（ａ_E ）迄〕を二分し、
チャネル制御装置（ＣＨＣ）３₀ 内の擬似入出力装置
（ＰＩＯ）３１₀ に一方の半領域〔例えは先頭アドレス
（ａ_B ）から中間アドレス（ａ_M ）迄の複写を担当さ
せ、チャネル制御装置（ＣＨＣ）３₁ 内の擬似入出力装
置（ＰＩＯ）３１₁ に他方の半領域〔例えは中間アドレ
ス（ａ_M ）から最終アドレス（ａ_E ）迄の複写を担当さ
せ、両擬似入出力装置（ＰＩＯ）３１₀ および３１₁ が
システムバス１１の使用権を競合して獲得し乍ら、それ
ぞれ担当した領域に格納済のメモリデータ（Ｄ_MM）をそ
れぞれ複写させることにより、所要複写時間を更に短縮
可能となる。更に本発明の対象となる二重化制御装置は
図示されるものに限定されず、他に幾多の変形が考慮さ
れるが、何れの場合にも本発明の効果は変わらない。

【００５９】

【発明の効果】以上、本発明によれば、前記二重化制御
装置において、主記憶装置の記憶内容の複写時間が大幅
に短縮されることにより一重化運転時間が短縮されると
共に、複写中に中央制御装置の処理能力が圧迫される恐
れも無くなり、当該二重化制御装置の信頼性および処理
能力が大幅に向上可能となる。

【図面の簡単な説明】

【図１】 本発明の原理図

【図２】 本発明の実施形態による二重化制御装置

【図３】 図２における擬似入出力装置

【図４】 図２における主記憶装置複写シーケンス（単
一アドレス毎）を例示する図

【図５】 図２における主記憶装置複写シーケンス（複
数アドレス毎）を例示する図

【図６】 従来ある二重化制御装置

【図７】 図６における主記憶装置の複写処理

【符号の説明】

１、１００ 中央制御装置（ＣＣ） ２、２００ 主記憶装置（ＭＭ） ３、３００ チャネル制御装置（ＣＨＣ） ４ 入出力装置（ＩＯ） １０ 二重化制御装置 １１ システムバス １２ Ｃバス ３１、３１０ 擬似入出力装置（ＰＩＯ） ３２ メモリ複写指令受付部（ＣＣＲ） ３３ メモリ複写動作制御部（ＭＣＣ） ３４ 内部バス ３１１ 制御部（ＣＴＬ） ３１２ 指令レジスタ（ＣＭＲ） ３１３ メモリアドレスレジスタ（ＭＡＲ） ３１４ 転送バイト数レジスタ（ＢＣＲ） ３１５ データバッファレジスタ（ＤＢＲ） ３１６、３１７ バースト転送制御部（ＢＴＣ） ３１Ｄ_A 、３１Ｄ_D 受信バス ３１Ｅ_A 、３１Ｅ_D 送信バス ３１Ｆ₁ 、３１Ｆ₂ 制御線 ３２０ メモリ複写指令受付手段 ３３０ 複写動作制御手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれ二重化された中央制御装置、主
   記憶装置およびチャネル制御装置を具備する二重化制御
   装置において、 前記各チャネル制御装置の機能試験用に設けられ、ダイ
   レクトメモリアクセス（ＤＭＡ）機能を具備する擬似入
   出力装置に、 現用系の主記憶装置の記憶内容を、他系の主記憶装置に
   複写を要求するメモリ複写指令を受信・識別するメモリ
   複写指令受付手段と、 前記メモリ複写指令受付手段が、現用系の中央制御装置
   から前記メモリ複写指令を受信した場合に、前記現用系
   の主記憶装置の各アドレスに格納されている単位データ
   を順次抽出し、前記他系の主記憶装置の同一アドレスに
   格納するデータ複写動作を、前記主記憶装置の全記憶領
   域に就いて連続して実行した後、前記メモリ複写動作の
   実行完了を、前記現用系の中央制御装置に通知するメモ
   リ複写動作制御手段とを設けることを特徴とする主記憶
   装置複写方式。
2. 【請求項２】 前記複写動作制御手段は、前記現用系の
   主記憶装置の連続する複数のアドレスに格納済の各単位
   データを連続して抽出し、前記他系の主記憶装置のそれ
   ぞれ対応する複数のアドレスに連続して格納することを
   特徴とする請求項１記載の主記憶装置複写方式。
3. 【請求項３】 前記両系のチャネル制御装置の具備する
   各擬似入出力装置内の各複写動作制御手段は、前記各主
   記憶装置の全記憶領域を二分して設けられた部分記憶領
   域を分担し、前記現用系の主記憶装置の各担当する部分
   記憶領域に格納済のデータを、前記他系の主記憶装置の
   それぞれ対応する部分記憶領域に、並行して複写するこ
   とを特徴とする請求項１記載の主記憶装置複写方式。
4. 【請求項４】 前記複写動作制御手段は、前記現用系の
   主記憶装置の各アドレスから抽出した各単位データを、
   前記両系の主記憶装置の同一アドレスにそれぞれ並行し
   て格納することを特徴とする請求項１記載の主記憶装置
   複写方式。