JPH11260075A - フラッシュメモリ内蔵マイクロコンピュータおよびデータ書換方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリの記憶内容が誤って消去さ
れないようにする。 【解決手段】 コマンドデコーダ５１３は、オートイレ
ーズコマンドが書き込まれると、シーケンサ回路１０３
にオートイレーズ受付信号を供給する。シーケンサ回路
１０３は、外部装置に消去実行確認信号を出力するとと
もに、タイマ１０４に計時を開始させる。そして、所定
の時間が経過する前に応答信号がシーケンサ回路１０３
に入力されないと、タイマ１０４からオーバーフロー信
号が供給され、シーケンサ回路１０３は、現在実行中の
処理が誤動作によるものと判断して、リセット信号を出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフラッシュメモリ
に記憶されているデータをＣＰＵ書換方式で書き換える
フラッシュメモリ内蔵マイクロコンピュータおよびデー
タ書換方法に関するものである。

【０００２】

【従来の技術】図１７は従来のフラッシュメモリ内蔵マ
イクロコンピュータの構成を示すブロック図であり、図
１８は図１７に示すフラッシュメモリ内蔵マイクロコン
ピュータのうち、フラッシュメモリ５０３へのデータの
書込み時、またはデータの消去時に使用される回路を示
すブロック図である。図１７において、５０１はフラッ
シュメモリ内蔵マイクロコンピュータ（以下、マイコン
という）であり、５０２はマイコン５０１に内蔵される
各種回路、メモリなどを制御する中央演算処理装置（再
転送手段：以下、ＣＰＵという）であり、５０３は電気
的にデータの消去が可能であるフラッシュメモリであ
り、５０４はフラッシュメモリ５０３へのデータの書込
み、データの消去、書込みまたは消去後のベリファイ動
作などを実行するフラッシュメモリ制御回路である。

【０００３】なお、フラッシュメモリ５０３には、各種
データの他、フラッシュメモリ５０３の記憶内容を消去
し、マイコン５０１に接続された外部装置より供給され
るデータをフラッシュメモリ５０３に書き込む処理を記
述したプログラム（以下、ブートプログラムという）が
予め記憶されている。このブートプログラムを実行する
ことにより、フラッシュメモリ５０３に記憶されている
データがＣＰＵ書換方式で書き換えられる。

【０００４】５０５は一時的にデータやプログラムを記
憶するランダムアクセスメモリ（以下、ＲＡＭという）
であり、５０６はタイマなどの周辺機器であり、５０７
は周辺機器５０６などより信号線５１９を介して供給さ
れる割り込み要求を適宜処理する割り込み回路であり、
５０８は外部端子５１０を介して供給されるクロックか
らマイコン５０１の内部回路を動作させる基準クロック
を生成するクロック生成回路であり、５０９はマイコン
５０１のデータバスおよびアドレスバス５１１に接続さ
れるとともに、フラッシュメモリ５０３にデータを供給
する例えばパーソナルコンピュータなどの外部装置に接
続され、データの授受を行うシリアルＩＯインタフェー
スなどのインタフェース回路であり、５１１はＣＰＵ５
０２、フラッシュメモリ５０３、フラッシュメモリ制御
回路５０４、ＲＡＭ５０５、周辺機器５０６、割り込み
回路５０７、クロック生成回路５０８、およびインタフ
ェース回路５０９に接続されたデータバスおよびアドレ
スバスである。

【０００５】図１８において、５１３はＣＰＵ５０２か
ら供給される、フラッシュメモリ５０３に対する動作を
指示するコマンドを記憶するコマンドレジスタ５１４
と、コマンドレジスタ５１４に記憶されたコマンドをデ
コードし、そのコマンドに対応する信号をフラッシュメ
モリ制御回路５０４の消去／書込制御回路５１７に出力
するデコード回路５１５で構成されたコマンドデコーダ
（図１７には図示せず）である。

【０００６】フラッシュメモリ制御回路５０４におい
て、５１６はフラッシュメモリ５０３の動作モードに対
応する設定値を記憶するフラッシュメモリ制御レジスタ
であり、５１７はフラッシュメモリ５０３へのデータの
消去およびデータの書込みを実行する消去／書込制御回
路である。なお、データが書込まれる場合、そのデータ
は、消去／書込制御回路５１７からフラッシュメモリ５
０３に供給され、そのデータを記憶するアドレスは、デ
ータバスおよびアドレスバス５１１のうちのアドレスバ
スを介して供給される。

【０００７】次に動作について説明する。ここでは、ブ
ートプログラムに従ってフラッシュメモリ５０３に記憶
されているデータを書き換えるときの動作について説明
する。

【０００８】まず、ＣＰＵ５０２はフラッシュメモリ５
０３からＲＡＭ５０５へブートプログラムを転送した
後、ＲＡＭ５０５に記憶されたブートプログラムに従っ
てデータ書換の処理を開始する。なお、フラッシュメモ
リ５０３に記憶されたままでブートプログラムを実行す
ると、処理の途中でブートプログラムが消去されてしま
うため、ブートプログラムはＲＡＭ５０５に転送された
後に実行される。また、ブートプログラムが記憶されて
いる記憶領域だけを消去しないようにすることも考えら
れるが、その場合、データ書換時において回路の動作電
圧が様々に変化するため、ブートプログラムを正確に読
み出すことが困難である。

【０００９】最初に、ＣＰＵ５０２はフラッシュメモリ
制御回路５０４のフラッシュメモリ制御レジスタ５１６
のＣＰＵ書換モードエントリビットに値「１」を書き込
み、消去／書込制御回路５１７を動作可能な状態にす
る。

【００１０】次に、ＣＰＵ５０２は、コマンドレジスタ
５１４に、オートイレーズコマンド「３０Ｈ（Ｈは１６
進数であることを示す）」を２回連続して書き込む。な
お、ここでは、誤消去を抑制するために連続して２回、
オートイレーズコマンドが書き込まれる。なお、オート
イレーズコマンドは、フラッシュメモリ５０３の記憶内
容を消去するための一連の動作（所定の記憶領域に対し
て値「０」を書込むイレーズ動作、イレーズ動作後にそ
の記憶領域に記憶されている値が「０」であることを確
認するイレーズベリファイ動作）を、ＣＰＵ５０２を介
さずにハードウェア（フラッシュメモリ制御回路５０
４）の動作だけで行うことを指示するコマンドである。

【００１１】デコード回路５１５は、コマンドレジスタ
５１４にオートイレーズコマンドが書き込まれると、そ
のコマンドをデコードして、オートイレーズコマンドに
対応するオートイレーズ信号（ＡＵＴＯ）を、信号線５
１８を介して消去／書込制御回路５１７に出力する。消
去／書込制御回路５１７は、オートイレーズ信号を供給
されると、イレーズ動作およびイレーズベリファイ動作
を実行する。

【００１２】フラッシュメモリ５０３の全記憶領域に対
するオートイレーズコマンドが完了した後、ＣＰＵ５０
２は、データの書込みを指示するプログラムコマンド
「４０Ｈ」をコマンドレジスタ５１４に書き込む。

【００１３】デコード回路５１５は、そのプログラムコ
マンドをデコードして、プログラムコマンドに対応する
プログラム信号（Ｍ４０）を、信号線５１８を介して消
去／書込制御回路５１７に出力する。消去／書込制御回
路５１７は、プログラム信号を供給されると、図示せぬ
外部装置からインタフェース回路５０９およびデータバ
ス（データバスおよびアドレスバス５１１）を介して供
給されるデータをフラッシュメモリ５０３に書き込む。
なお、このとき、データが記憶されるアドレスは、外部
装置からインタフェース回路５０９およびアドレスバス
（データバスおよびアドレスバス５１１）を介してフラ
ッシュメモリ５０３に供給される。

【００１４】データの書込みが完了した後、ＣＰＵ５０
２は、データが正確に書き込まれたことを確認するプロ
グラムベリファイ動作を指示するプログラムベリファイ
コマンド「Ｃ０Ｈ」をコマンドレジスタ５１４に書き込
む。

【００１５】デコード回路５１５は、そのプログラムベ
リファイコマンドをデコードして、プログラムベリファ
イコマンドに対応するプログラムベリファイ信号を、信
号線５１８を介して消去／書込制御回路５１７に出力す
る。消去／書込制御回路５１７は、プログラムベリファ
イ信号を供給されると、プログラム信号に対応して書き
込んだデータをフラッシュメモリ５０３から読み出し、
そのデータが、外部装置より供給されたデータと一致す
るか否かを判断する。

【００１６】フラッシュメモリ５０３から読み出したデ
ータが、外部装置より供給されたデータと一致しないと
判断された場合、再度、そのデータを書き込むためのプ
ログラムコマンドが実行される。

【００１７】一方、フラッシュメモリ５０３から読み出
したデータが、外部装置より供給されたデータと一致す
ると判断された場合、次のデータを書き込むためのプロ
グラムコマンドが実行される。

【００１８】このようにして、フラッシュメモリ５０３
の全記憶領域に、外部装置より供給されたデータが順次
記憶され、ＣＰＵ書換方式でのフラッシュメモリ５０３
の記憶内容の書き換えが実行される。

【００１９】また、関連する他の装置としては、特開平
８−２７８８９５号公報に記載の装置がある。

【００２０】

【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵マイクロコンピュータは以上のように構成されて
いるので、マイコン５０１で各種プログラムを実行して
いるときに、そのプログラムが暴走した場合、ブートプ
ログラムが誤って実行されてしまう可能性があり、その
場合に対応するフェールセーフ機能がないので、フラッ
シュメモリ５０３の記憶内容が消去されてしまうという
課題や、ユーザにより誤って実行されたオートイレーズ
動作を途中で中止させることが困難であるなどの課題が
あった。

【００２１】また、マイコン５０１がフラッシュメモリ
５０３の記憶内容を消去しているときに、何らかの原因
でマイコン５０１が暴走した場合、通常、フラッシュメ
モリ５０３に記憶されたベクタテーブルを参照して、そ
のベクタテーブルにより示されるアドレスから処理を再
開するようにマイコン５０１は動作するが、暴走が発生
した時点で既にベクタテーブルがフラッシュメモリ５０
３から消去されている場合には、マイコン５０１単体で
処理の再開をすることが困難であるなどの課題があっ
た。

【００２２】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリに記憶されてい
るデータを書き換える場合に、フラッシュメモリに書き
込むデータを供給する外部装置からの応答があった場合
にのみデータの消去を実行するようにして、プログラム
の暴走などに起因する誤動作によってフラッシュメモリ
の記憶内容が消去されないようにするフラッシュメモリ
内蔵マイクロコンピュータおよびデータ書換方法を得る
ことを目的とする。

【００２３】また、この発明は、フラッシュメモリに記
憶されているデータを書き換える場合に、フラッシュメ
モリの所定の記憶領域に記憶されたデータをＲＡＭに転
送した後に消去し、その後に、フラッシュメモリに書き
込むデータを供給する外部装置からの応答があった場合
にのみ残りの記憶領域に記憶されたデータの消去を実行
するようにして、ユーザにより誤って実行されたオート
イレーズ動作を途中で中止することができるようにする
フラッシュメモリ内蔵マイクロコンピュータおよびデー
タ書換方法を得ることを目的とする。

【００２４】さらに、この発明は、フラッシュメモリに
記憶されたベクタテーブルのデータをランダムアクセス
メモリに転送し、そのデータの転送終了後にフラッシュ
メモリに記憶されたデータを消去し、フラッシュメモリ
に記憶されたデータを消去する処理において暴走が検出
された場合に、フラッシュメモリからベクタテーブルの
データが消去されていると判断されたときには、ベクタ
テーブルのデータをフラッシュメモリに再転送するよう
にして、フラッシュメモリに記憶されたベクタテーブル
が消去された後も、再転送されたベクタテーブルのデー
タに基づいて自律的に処理を再開することができるよう
にするフラッシュメモリ内蔵マイクロコンピュータおよ
びデータ書換方法を得ることを目的とする。

【００２５】さらに、この発明は、フラッシュメモリに
記憶されたデータを消去する前に、ウォッチドックタイ
マなどの暴走検出手段により暴走が検出されたとに参照
される割込ベクタアドレスを予めランダムアクセスメモ
リに記憶させ、その暴走検出手段により暴走が検出され
た場合に、その割込ベクタアドレスが示すアドレスから
処理を再開するようにして、フラッシュメモリに記憶さ
れたベクタテーブルが消去された後も、ランダムアクセ
スメモリに記憶された割込ベクタアドレスに基づいて自
律的に処理を再開することができるようにするフラッシ
ュメモリ内蔵マイクロコンピュータを得ることを目的と
する。

【００２６】

【課題を解決するための手段】この発明に係るフラッシ
ュメモリ内蔵マイクロコンピュータは、ランダムアクセ
スメモリと、フラッシュメモリと、フラッシュメモリへ
のデータの書込み、およびフラッシュメモリに記憶され
たデータの消去を行うフラッシュメモリ制御手段と、ラ
ンダムアクセスメモリに記憶されたプログラムに従っ
て、ランダムアクセスメモリまたはフラッシュメモリに
記憶されたプログラムまたはデータの処理を行う中央演
算処理装置と、フラッシュメモリに記憶されたデータを
消去し書き換える場合、フラッシュメモリにデータを供
給する外部装置に所定の信号を出力し、その信号を出力
した時点から所定の時間内に外部装置より供給された応
答を検出する応答検出手段とを備え、フラッシュメモリ
に記憶されたデータを消去し書き換える場合において、
応答検出手段により外部装置からの応答が所定の時間内
に検出されない場合にはフラッシュメモリ制御手段がデ
ータの消去を中止するものである。

【００２７】この発明に係るデータ書換方法は、フラッ
シュメモリにデータを供給する外部装置に所定の信号を
出力し、所定の信号に対応する外部装置からの応答が所
定の時間内に検出されない場合にはデータの消去を中止
するものである。

【００２８】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、ランダムアクセスメモリと、フラ
ッシュメモリと、フラッシュメモリへのデータの書込
み、およびフラッシュメモリに記憶されたデータの消去
を行うフラッシュメモリ制御手段と、ランダムアクセス
メモリに記憶されたプログラムに従って、ランダムアク
セスメモリまたはフラッシュメモリに記憶されたプログ
ラムまたはデータの処理を行う中央演算処理装置と、フ
ラッシュメモリにデータを供給する外部装置に所定の信
号を出力し、その信号を出力した時点から所定の時間内
に外部装置より供給された応答を検出する応答検出手段
と、フラッシュメモリに記憶されているデータを読み出
し、ランダムアクセスメモリに転送するデータ転送手段
とを備え、フラッシュメモリに記憶されたデータを消去
し書き換える場合、データ転送手段により、データを書
き換える記憶領域のうちの所定の記憶領域に記憶されて
いるデータをランダムアクセスメモリに転送し、フラッ
シュメモリ制御手段により、所定の記憶領域に記憶され
ているデータの転送終了後にその所定の記憶領域に記憶
されたデータを消去し、そのデータの消去終了後の所定
の時間内に応答検出手段により外部装置からの応答が検
出されない場合にはデータを書き換える記憶領域のうち
の残りの記憶領域に記憶されたデータの消去を中止する
ものである。

【００２９】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、所定の記憶領域に記憶されたデー
タの消去終了後の所定の時間内に外部装置からの応答が
検出されない場合に、ランダムアクセスメモリに転送し
たデータをフラッシュメモリの所定の記憶領域に再転送
する再転送手段を備えるものである。

【００３０】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、再転送手段が中央演算処理装置と
は独立に動作するものである。

【００３１】この発明に係るデータ書換方法は、データ
を書き換える記憶領域のうちの所定の記憶領域に記憶さ
れているデータをランダムアクセスメモリに転送し、そ
の所定の記憶領域に記憶されたデータを消去し、フラッ
シュメモリにデータを供給する外部装置に所定の信号を
出力し、所定の時間内に外部装置からの応答が検出され
ない場合にはデータを書き換える記憶領域のうちの残り
の記憶領域に記憶されたデータの消去を中止するもので
ある。

【００３２】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、プログラムまたはデータを記憶す
るランダムアクセスメモリと、プログラムまたはデータ
を記憶するフラッシュメモリと、フラッシュメモリに記
憶されたデータを消去し書き換える場合、フラッシュメ
モリに記憶されたベクタテーブルのデータをランダムア
クセスメモリに転送するデータ転送手段と、フラッシュ
メモリへのデータの書込み、およびフラッシュメモリに
記憶されたデータの消去を行い、フラッシュメモリに記
憶されたデータを消去し書き換える場合においては、フ
ラッシュメモリに記憶されたベクタテーブルのデータの
転送終了後に、フラッシュメモリに記憶されたデータを
消去するフラッシュメモリ制御手段と、ランダムアクセ
スメモリに記憶されたプログラムに従って、ランダムア
クセスメモリまたはフラッシュメモリに記憶されたプロ
グラムまたはデータの処理を行う中央演算処理装置と、
フラッシュメモリに記憶されたデータを消去する処理に
おける暴走を検出する暴走検出手段と、暴走検出手段に
より暴走が検出された場合に、フラッシュメモリからベ
クタテーブルのデータが消去されているか否かを判断す
る判断手段と、判断手段により、フラッシュメモリから
ベクタテーブルのデータが消去されていると判断された
場合に、ベクタテーブルのデータをフラッシュメモリに
再転送する再転送手段とを備えるものである。

【００３３】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、暴走検出手段で、所定の信号を所
定の時間以上供給されない場合に暴走が発生したと判断
し、フラッシュメモリ制御手段で、データ消去のために
フラッシュメモリに供給するパルス信号をその所定の信
号として暴走検出手段に供給するものである。

【００３４】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、フラッシュメモリ制御手段で、フ
ラッシュメモリに記憶されたデータを所定の順番でブロ
ック毎に消去し、判断手段で、消去されたブロックの数
に基づいて、ベクタテーブルのデータが記憶されたブロ
ックが消去されているか否かを判断し、そのブロックが
消去されていると判断した場合には、ベクタテーブルの
データがフラッシュメモリから消去されていると判断す
るものである。

【００３５】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、ランダムアクセスメモリに、フラ
ッシュメモリに記憶されたデータの書き換えの処理を記
述したプログラムを所定の記憶領域に記憶し、フラッシ
ュメモリに暴走発生時の割込ベクタアドレスとして所定
の記憶領域の先頭アドレスを記憶し、暴走発生時には、
割込ベクタアドレスが示すアドレスから処理を再開する
ものである。

【００３６】この発明に係るデータ書換方法は、フラッ
シュメモリに記憶されたベクタテーブルのデータをラン
ダムアクセスメモリに転送し、フラッシュメモリに記憶
されたベクタテーブルのデータの転送終了後にフラッシ
ュメモリに記憶されたデータを消去し、フラッシュメモ
リに記憶されたデータを消去する処理における暴走が検
出された場合に、フラッシュメモリからベクタテーブル
のデータが消去されているか否かを判断し、フラッシュ
メモリからベクタテーブルのデータが消去されていると
判断された場合、ベクタテーブルのデータをフラッシュ
メモリに再転送するものである。

【００３７】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、プログラムまたはデータを記憶す
るランダムアクセスメモリと、プログラムまたはデータ
を記憶するフラッシュメモリと、フラッシュメモリへの
データの書込み、およびフラッシュメモリに記憶された
データの消去を行うフラッシュメモリ制御手段と、ラン
ダムアクセスメモリに記憶されたプログラムに従って、
ランダムアクセスメモリまたはフラッシュメモリに記憶
されたプログラムまたはデータの処理を行う中央演算処
理装置と、フラッシュメモリに記憶されたデータを消去
する処理における暴走を検出する暴走検出手段とを備
え、フラッシュメモリに記憶されたデータを消去する前
に、暴走検出手段による暴走検出時の割込ベクタアドレ
スをランダムアクセスメモリに記憶させ、暴走検出手段
により暴走が検出された場合に、その割込ベクタアドレ
スが示すアドレスから処理を再開するものである。

【００３８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
フラッシュメモリ内蔵マイクロコンピュータの構成の一
部を示すブロック図である。なお、図１に示す回路は、
図１８に示す従来のフラッシュメモリ内蔵マイクロコン
ピュータの回路に対応するものであり、その他の部分は
図１７に示すものと同様であるので、その説明を省略す
る。

【００３９】図１において、５１５Ａは、コマンドレジ
スタ５１４に記憶されたコマンドをデコードし、そのコ
マンドに対応する信号をフラッシュメモリ制御回路（フ
ラッシュメモリ制御手段）５０４の消去／書込制御回路
５１７に出力するとともに、コマンドレジスタ５１４に
記憶されたコマンドがオートイレーズコマンドである場
合、オートイレーズコマンド受付信号を、信号線１０８
を介してシーケンサ回路１０３に出力し、後述の消去実
行信号が信号線１１４を介して供給されるとオートイレ
ーズ信号を、信号線１１５を介してフラッシュメモリ制
御回路５０４に出力するデコード回路である。

【００４０】１０３は、コマンドデコーダ５１３からオ
ートイレーズコマンド受付信号が供給されると、信号線
１０９および外部端子１を介して図示せぬ外部装置に、
データの消去の実行を確認するための消去実行確認信号
を出力するとともに、外部装置から信号線１１０および
外部端子２を介して入力される応答信号を検出し、所定
の時間内に応答信号を検出した場合、信号線１１４を介
してコマンドデコーダ５１３に消去実行信号を出力する
シーケンサ回路（応答検出手段）である。なお、シーケ
ンサ回路１０３は、消去実行確認信号を出力すると同時
に、信号線１１１を介してタイマ１０４に制御信号を供
給し、タイマ１０４に計時を開始させ、応答信号を検出
すると、計時を停止させる。また、シーケンサ回路１０
３は、所定の時間内に応答信号を検出しなかった場合、
タイマ１０４からのオーバーフロー信号（後述）を受け
取ると信号線１１３を介してリセット信号を出力する。

【００４１】１０４は、シーケンサ回路１０３からの制
御信号に対応して計時を開始または停止するとともに、
計時を開始してから所定の時間が経過した場合において
は、信号線１１２を介してシーケンサ回路１０３にオー
バーフロー信号を出力するタイマ（応答検出手段）であ
る。

【００４２】図１に示す他の構成要素は、図１７または
図１８に示すものと同様であるので、その説明を省略す
る。

【００４３】次に動作について説明する。図２は、外部
装置からの応答信号が所定の時間内に検出された場合、
すなわち消去実行が許可された場合の動作を説明するタ
イミングチャートであり、図３は、外部装置からの応答
信号が所定の時間内に検出されなかった場合、すなわち
消去実行が許可されなかった場合の動作を説明するタイ
ミングチャートである。

【００４４】なお、データ消去時の動作以外の動作は図
１７の装置と同様であるので、ここではデータ消去時の
動作のみを説明する。

【００４５】まず、図２および図３に示すように、ＣＰ
Ｕ５０２は、データバスおよびアドレスバス５１１のデ
ータバスを介して、オートイレーズコマンドを２回連続
してコマンドデコーダ５１３のコマンドレジスタ５１４
に書き込む。

【００４６】次に、コマンドデコーダ５１３のデコード
回路５１５Ａは、コマンドレジスタ５１４にオートイレ
ーズコマンドが書き込まれると、信号線１０８を介して
シーケンサ回路１０３にオートイレーズ受付信号を供給
する（時刻Ｔ１）。

【００４７】シーケンサ回路１０３は、そのオートイレ
ーズ受付信号を受け取ると、信号線１０９および外部端
子１を介して図示せぬ外部装置に消去実行確認信号を出
力するとともに、信号線１１１を介してタイマ１０４に
制御信号を供給し、タイマ１０４による計時を開始させ
る（時刻Ｔ２）。

【００４８】そして、図２に示すように、タイマ１０４
が所定の時間まで計時する前に（時刻Ｔ３）、外部装置
から外部端子２および信号線１１０を介して、消去実行
許可を表す応答信号がシーケンサ回路１０３に入力され
た場合、シーケンサ回路１０３は、タイマ１０４による
計時を停止させるとともに、信号線１１４を介して、消
去実行信号をコマンドデコーダ５１３のデコード回路５
１５Ａに供給する（時刻Ｔ４）。コマンドデコーダ５１
３のデコード回路５１５Ａは、信号線１１５を介してフ
ラッシュメモリ制御回路５０４にオートイレーズ信号を
供給し、データの消去を実行させる。

【００４９】一方、図３に示すように、タイマ１０４が
所定の時間まで計時する前に、外部装置から外部端子２
および信号線１１０を介して、消去実行許可を表す応答
信号がシーケンサ回路１０３に入力されない場合、タイ
マ１０４は、信号線１１２を介してシーケンサ回路１０
３にオーバーフロー信号を供給する。シーケンサ回路１
０３は、そのオーバーフロー信号を受け取ると、現在実
行中の処理が誤動作によるものと判断して、信号線１１
３を介して、リセット信号を出力し、ＣＰＵ５０２から
のオートイレーズコマンドを無効にする（時刻Ｔ５）。

【００５０】以上のように、この実施の形態１によれ
ば、フラッシュメモリ５０３に書き込むデータを供給す
る外部装置からの応答があった場合にのみデータの消去
を実行するようにして、プログラムの暴走などに起因す
る誤動作によってフラッシュメモリ５０３の記憶内容が
消去されないようにできるという効果が得られる。

【００５１】なお、上述の外部装置は、例えば外部端子
１，２に接続されるインタフェース回路を有し、消去実
行確認信号を受信すると、それに対応して応答信号を送
信するものである。また、応答信号をＬレベルまたはＨ
レベルのいずれかの一定レベルの信号とすることによ
り、ノイズなどに起因する誤作動を低減することができ
る。

【００５２】実施の形態２．図４は、この発明の実施の
形態２によるフラッシュメモリ内蔵マイクロコンピュー
タの構成の一部を示すブロック図である。なお、図４に
示す回路は、図１８に示す従来のフラッシュメモリ内蔵
マイクロコンピュータの回路に対応するものであり、そ
の他の部分は図１７に示すものと同様であるので、その
説明を省略する。

【００５３】２０１は、コマンドデコーダ５１３からオ
ートイレーズコマンド受付信号が供給されると、ダイレ
クトメモリアクセスコントローラ２０５に転送開始信号
を供給してフラッシュメモリ５０３の所定の記憶領域２
０２に記憶されているデータをＲＡＭ５０５の所定の記
憶領域２０４に転送させた後、その記憶領域２０２のデ
ータの消去を実行させ、さらにその後、信号線１０９お
よび外部端子１を介して図示せぬ外部装置に、データの
消去の実行を確認するための消去実行確認信号を出力す
るとともに、外部装置から信号線１１０および外部端子
２を介して入力される応答信号を検出し、消去実行確認
信号を出力した時点から所定の時間内に応答信号を検出
した場合、信号線１１４を介してコマンドデコーダ５１
３に残りの記憶領域２０３の記憶内容を消去するために
消去実行信号を出力するシーケンサ回路（応答検出手
段）である。

【００５４】なお、シーケンサ回路２０１は、所定の時
間内に応答信号を検出しなかった場合、信号線１１３を
介してリセット信号を出力する。また、シーケンサ回路
２０１は、消去実行確認信号を出力すると同時に、信号
線１１１を介してタイマ１０４に制御信号を供給し、タ
イマ１０４に計時を開始させ、応答信号を検出すると、
計時を停止させる。

【００５５】５０５は少なくとも４キロバイトの記憶領
域を有するＲＡＭであり、２０５は転送開始信号を供給
されると、フラッシュメモリ５０３の所定の記憶領域２
０２に記憶されているデータをＲＡＭ５０５の所定の記
憶領域２０４に転送するダイレクトメモリアクセスコン
トローラ（データ転送手段：以下、ＤＭＡＣという）で
ある。なお、ＤＭＡＣ２０５は、ＣＰＵ（再転送手段）
５０２を介さず直接にメモリに対するデータの入出力が
可能である回路であり、転送元の先頭アドレスと、転送
バイト数および転送先の先頭アドレスを設定すると、転
送元の先頭アドレスから転送バイト数分のデータを、転
送元の先頭アドレスから１バイト単位で順次読み出して
転送先の先頭アドレスから順次記憶させる。

【００５６】なお、図４のその他の構成要素は、実施の
形態１（図１）のものと同様であるので、その説明を省
略する。

【００５７】次に動作について説明する。図５は、外部
装置からの応答信号が所定の時間内に検出された場合、
すなわち消去実行が許可された場合の動作を説明するタ
イミングチャートである。

【００５８】なお、データ消去時の動作以外の動作は図
１の装置と同様であるので、ここではデータ消去時の動
作だけを説明する。

【００５９】まず、図５に示すように、ＣＰＵ５０２
は、データバスおよびアドレスバス５１１のデータバス
を介して、オートイレーズコマンドを２回連続してコマ
ンドデコーダ５１３のコマンドレジスタ５１４に書き込
む。

【００６０】次に、コマンドデコーダ５１３のデコード
回路５１５Ａは、オートイレーズコマンドが書き込まれ
ると、信号線１０８を介してシーケンサ回路２０１にオ
ートイレーズ受付信号を供給する（時刻Ｔ１）。

【００６１】シーケンサ回路２０１は、そのオートイレ
ーズ受付信号を受け取ると、転送開始信号をＤＭＡＣ２
０５に供給し（時刻Ｔ２）、フラッシュメモリ５０３の
所定の記憶領域２０２（今の場合、アドレス「１０００
Ｈ」からアドレス「１７ＦＦＨ」までの記憶領域）に記
憶されている２キロバイトのデータをＲＡＭ５０５の所
定の記憶領域２０４（今の場合、アドレス「００８０
Ｈ」からアドレス「０８７ＦＨ」までの記憶領域）に転
送させる。

【００６２】ＤＭＡＣ２０５は、データの転送が完了す
ると、信号線２０７を介してシーケンサ回路２０１に転
送完了信号を供給する（時刻Ｔ６）。シーケンサ回路２
０１は、転送完了信号を受け取ると、信号線１１４を介
してコマンドデコーダ５１３のデコード回路５１５Ａに
消去実行信号を供給する。

【００６３】コマンドデコーダ５１３のデコード回路５
１５Ａは、その消去実行信号を受け取ると、フラッシュ
メモリ５０３の上記所定の記憶領域（第１ブロック）２
０２に記憶されているデータを消去させるオートイレー
ズ信号（ＡＵＴＯ１）をフラッシュメモリ制御回路５０
４に供給する（時刻Ｔ７）。ここでまず、記憶領域（第
１ブロック）２０２に記憶されているデータが消去され
る。

【００６４】第１ブロック２０２に記憶されているデー
タを消去すると、フラッシュメモリ制御回路５０４は、
信号線２０８を介してシーケンサ回路２０１にオートイ
レーズ完了信号を供給する（時刻Ｔ８）。

【００６５】シーケンサ回路２０１は、このオートイレ
ーズ完了信号を受け取ると、消去実行確認信号を、信号
線１０９および外部端子１を介して図示せぬ外部装置に
出力するとともに、信号線１１１を介してタイマ１０４
に制御信号を供給し、タイマ１０４による計時を開始さ
せる（時刻Ｔ９）。

【００６６】そして、タイマ１０４が所定の時間まで計
時する前に（時刻Ｔ１０）、外部装置から外部端子２お
よび信号線１１０を介して、消去実行許可を表す応答信
号がシーケンサ回路２０１に入力された場合、シーケン
サ回路２０１は、タイマ１０４による計時を停止させる
とともに、信号線１１４を介して、フラッシュメモリ５
０３の残りの記憶領域（第２ブロック）２０３に記憶さ
れているデータを消去させる消去実行信号をコマンドデ
コーダ５１３のデコード回路５１５Ａに供給する（時刻
Ｔ１１）。デコード回路５１５Ａは、信号線１１５を介
してフラッシュメモリ制御回路５０４にオートイレーズ
信号を供給し、第２ブロック２０３に記憶されているデ
ータの消去を実行させる。

【００６７】一方、タイマ１０４が所定の時間まで計時
する前に、外部装置から消去実行許可を表す応答信号が
シーケンサ回路２０１に入力されない場合、タイマ１０
４は、信号線１１２を介してシーケンサ回路２０１にオ
ーバーフロー信号を供給する。シーケンサ回路２０１
は、そのオーバーフロー信号を受け取ると、現在実行中
の処理が誤動作によるものと判断して、信号線１１３を
介して、リセット信号を出力し、ＣＰＵ５０２からのオ
ートイレーズコマンドを無効にする。

【００６８】この場合、フラッシュメモリ５０３の第１
ブロック２０２に記憶されているデータは消去されてし
まうが、ＤＭＡＣ２０５により転送されたデータがＲＡ
Ｍ５０５の記憶領域２０４に記憶されているので、この
ＲＡＭ５０５の記憶領域２０４に記憶されているデータ
をフラッシュメモリ５０３の第１ブロック２０２に再転
送することにより、フラッシュメモリ５０３の記憶内容
を、オートイレーズコマンド実行前の状態に戻すことが
できる。

【００６９】例えば、ブートプログラムに、ＲＡＭ５０
５の記憶領域２０４に記憶されているデータを読み出
し、フラッシュメモリ５０３の元の記憶領域２０２に書
き込むルーチンを予め設けておき、オートイレーズ中止
後に割り込み処理などとしてＣＰＵ５０２がそのルーチ
ンを実行することによりデータの再転送を行うことがで
きる。

【００７０】以上のように、この実施の形態２によれ
ば、フラッシュメモリ５０３に記憶されているデータを
書き換える場合に、フラッシュメモリ５０３の所定の記
憶領域２０２に記憶されたデータをＲＡＭ５０５に転送
した後に消去し、その後に、フラッシュメモリ５０３に
書き込むデータを供給する外部装置からの応答があった
場合にのみ残りの記憶領域２０３に記憶されたデータの
消去を実行し、応答のない場合にはＲＡＭ５０５に転送
したデータをフラッシュメモリ５０３の元の記憶領域２
０２に再転送するので、ユーザにより誤って実行された
オートイレーズ動作を途中で中止させることができると
いう効果が得られる。

【００７１】なお、上記実施の形態２においては、フラ
ッシュメモリ５０３からＲＡＭ５０５へデータを転送す
る回路としてＤＭＡＣ２０５を使用しているが、特にＤ
ＭＡＣに限定されるものではなく、他の回路でもよい。

【００７２】また、フラッシュメモリ５０３からＲＡＭ
５０５へ転送するデータのサイズを２キロバイトとして
いるが、このデータのサイズは、２キロバイトに限定さ
れるものではない。

【００７３】実施の形態３．この発明の実施の形態３
は、ＲＡＭ５０５からフラッシュメモリ５０３へのデー
タの再転送を行う再転送回路を実施の形態２（図４）に
追加したものである。図６は、その再転送回路（再転送
手段）６０１の構成を示すブロック図である。なお、実
施の形態３のその他の構成要素は、実施の形態２のもの
と同様であるので、その説明を省略する。

【００７４】３０２は、信号線３０７を介して供給され
る読出先頭アドレスおよび読出最終アドレスに基づい
て、最初に読出先頭アドレスを読出アドレスに設定し、
以後、信号線３１９を介してアドレスインクリメント信
号が供給される毎に読出アドレスを読出最終アドレスに
到達するまでインクリメントし、その読出アドレスを、
信号線３０８を介してＲＡＭ５０５に供給するＲＡＭリ
ードアドレス発生回路であり、３０３は、信号線３１１
を介して供給される書込先頭アドレスおよび書込最終ア
ドレスに基づいて、最初に書込先頭アドレスを書込アド
レスに設定し、以後、信号線３２０を介してアドレスイ
ンクリメント信号が供給される毎に書込アドレスを書込
最終アドレスに到達するまでインクリメントし、その書
込アドレスを、信号線３１２を介してフラッシュメモリ
５０３に供給するＲＯＭライトアドレス発生回路であ
る。

【００７５】３０１は、ＲＡＭリードアドレス発生回路
３０２とＲＯＭライトアドレス発生回路３０３を制御す
るＲＡＭリード／ＲＯＭライト制御回路である。３０４
は、ＲＡＭ５０５からフラッシュメモリ５０３に転送さ
れるデータを一時的に記憶するＲＯＭライトデータラッ
チ回路であり、３０５は、ＲＡＭ５０５からフラッシュ
メモリ５０３に再転送されたデータがプログラムベリフ
ァイ時において読み出されたときにそのデータを一時的
に記憶するＲＯＭベリファイデータラッチ回路である。
３０６はＲＯＭライトデータラッチ回路３０４に記憶さ
れたデータとＲＯＭベリファイデータラッチ回路３０５
に記憶されたデータとを比較し、その比較の結果をＲＡ
Ｍリード／ＲＯＭライト制御回路３０１に出力する比較
器である。

【００７６】次に動作について説明する。再転送回路６
０１は、外部装置からの応答信号が検出されなかった場
合においてだけ動作するので、その場合における動作に
ついて説明する。なお、その他の動作は、実施の形態２
のものと同様であるので、その説明を省略する。図７
は、外部装置からの応答信号が検出されなかった場合に
おける動作を説明するフローチャートであり、図８は、
外部装置からの応答信号が検出されなかった場合におけ
る動作を説明するタイミングチャートである。

【００７７】まず、実施の形態２において説明したよう
にフラッシュメモリ５０３の記憶領域２０２に記憶され
たデータがＲＡＭ５０５の記憶領域２０４に転送され、
フラッシュメモリ５０３の記憶領域２０２に記憶された
データが消去された後、外部装置からの応答信号が検出
されなかった場合、実施の形態３におけるタイマ１０４
は信号線１１２を介してＲＡＭリード／ＲＯＭライト制
御回路３０１にオーバーフロー信号を供給する。

【００７８】そして、ＲＡＭリード／ＲＯＭライト制御
回路３０１は、そのオーバーフロー信号を受け取ると、
図７および図８に示す、ＲＡＭ５０５に転送されたデー
タをフラッシュメモリ５０３に再転送する動作を開始す
る（時刻Ｔ５）。

【００７９】まず、図７のステップＳＴ１において、Ｒ
ＡＭリード／ＲＯＭライト制御回路３０１は、信号線３
０７を介してＲＡＭリードアドレス発生回路３０２に読
出先頭アドレスおよび読出最終アドレスを供給するとと
もに、信号線３１１を介してＲＯＭライトアドレス発生
回路３０３に書込先頭アドレスおよび書込最終アドレス
を供給する（時刻Ｔ１１）。

【００８０】例えば、図４に示すように、フラッシュメ
モリ５０３のアドレス「１０００Ｈ」〜アドレス「１７
ＦＦＨ」の記憶領域２０２から、ＲＡＭ５０５のアドレ
ス「００８０Ｈ」〜アドレス「０８７ＦＨ」の記憶領域
２０４に転送されたデータを再転送する場合、ＲＡＭリ
ード／ＲＯＭライト制御回路３０１は、読出先頭アドレ
スとして「００８０Ｈ」を、読出最終アドレスとして
「０８７ＦＨ」をＲＡＭリードアドレス発生回路３０２
に供給するとともに、書込先頭アドレスとして「１００
０Ｈ」を、書込最終アドレスとして「１７ＦＦＨ」をＲ
ＯＭライトアドレス発生回路３０３に供給する。

【００８１】次に、ステップＳＴ２において、ＲＡＭリ
ードアドレス発生回路３０２が読出アドレスをＲＡＭ５
０５に供給するとともに、ＲＡＭリード／ＲＯＭライト
制御回路３０１がＲＡＭリード信号をＲＡＭ５０５に供
給すると、その読出アドレスに記憶されているデータ
が、データバスおよびアドレスバス５１１のうちのデー
タバスに読み出される（時刻Ｔ１２）。

【００８２】一方、ステップＳＴ３において、ＲＯＭラ
イトアドレス発生回路３０３が書込アドレスをフラッシ
ュメモリ５０３に供給するとともに、ＲＡＭリード／Ｒ
ＯＭライト制御回路３０１がプログラムコマンドをコマ
ンドデコーダ５１３に供給すると、データバスおよびア
ドレスバス５１１のうちのデータバスに読み出されたデ
ータが、フラッシュメモリ５０３の書込アドレスが示す
記憶領域に記憶される（時刻Ｔ１３）。なお、データの
書込み（プログラム動作）は、出力イネーブル信号（Ｏ
Ｅバー）がＨレベルであり、かつチップイネーブル信号
（ＣＥバー）がＬレベルである場合において、ライトイ
ネーブル信号（ＷＥバー）がＬレベルからＨレベルへの
立ち上がり時に行われる。

【００８３】そして、ＲＡＭリード／ＲＯＭライト制御
回路３０１は、信号線３１５を介してＲＯＭライトデー
タラッチ回路３０４にデータラッチ信号を供給する。Ｒ
ＯＭライトデータラッチ回路３０４は、そのデータラッ
チ信号を受け取ると、データバスに読み出されているデ
ータを記憶する（時刻Ｔ１４）。

【００８４】次にステップＳＴ４において、ＲＯＭライ
トアドレス発生回路３０３が書込アドレスをフラッシュ
メモリ５０３に供給するとともに、ＲＡＭリード／ＲＯ
Ｍライト制御回路３０１がプログラムベリファイコマン
ドをコマンドデコーダ５１３に供給すると、ステップＳ
Ｔ３において記憶されたデータが、データバスおよびア
ドレスバス５１１のうちのデータバスに読み出される
（時刻Ｔ１５）。なお、プログラムベリファイ動作は、
ライトイネーブル信号（ＷＥバー）がＨレベルであり、
かつチップイネーブル信号（ＣＥバー）がＬレベルであ
る場合において、出力イネーブル信号（ＯＥバー）のＨ
レベルからＬレベルへの立ち下がり時に行われる。

【００８５】そして、ＲＡＭリード／ＲＯＭライト制御
回路３０１は、信号線３１６を介してＲＯＭベリファイ
データラッチ回路３０５にデータラッチ信号を供給す
る。ＲＯＭベリファイデータラッチ回路３０５は、その
データラッチ信号を受け取ると、データバスに読み出さ
れているデータを記憶する（時刻Ｔ１６）。次に、ＲＡ
Ｍリード／ＲＯＭライト制御回路３０１は、信号線３１
７を介して比較器３０６に比較実行信号を供給する。比
較器３０６は、比較実行信号を受け取ると、ＲＯＭライ
トデータラッチ回路３０４に記憶されたデータとＲＯＭ
ベリファイデータラッチ回路３０５に記憶されたデータ
とを比較し、その比較の結果をＲＡＭリード／ＲＯＭラ
イト制御回路３０１に出力する（時刻Ｔ１７）。

【００８６】ＲＡＭリード／ＲＯＭライト制御回路３０
１は、比較の結果に基づき、ＲＯＭライトデータラッチ
回路３０４に記憶されたデータとＲＯＭベリファイデー
タラッチ回路３０５に記憶されたデータが一致している
か否かを判定し、両者が一致していると判定した場合、
ステップＳＴ５において、ステップＳＴ２とステップＳ
Ｔ３で処理したデータのアドレスが、再転送するデータ
を記憶する記憶領域の最終アドレスであるか否かを判定
する。

【００８７】処理したデータのアドレスが、再転送する
データを記憶する記憶領域の最終アドレスではないと判
定した場合、ステップＳＴ６に進み、ＲＡＭリード／Ｒ
ＯＭライト制御回路３０１は、次のデータの再転送を実
行するために、アドレスインクリメント信号を、信号線
３１９および信号線３２０を介してＲＡＭリードアドレ
ス発生回路３０２およびＲＯＭライトアドレス発生回路
３０３にぞれぞれ供給する（時刻Ｔ１８）。ＲＡＭリー
ドアドレス発生回路３０２およびＲＯＭライトアドレス
発生回路３０３は、アドレスインクリメント信号を供給
されると、読出アドレスおよび書込アドレスをそれぞれ
インクリメントする。このようにして、読出アドレスお
よび書込アドレスがそれぞれインクリメントされた後、
ステップＳＴ２に戻り、次のデータの再転送が実行され
る。

【００８８】一方、ステップＳＴ４において、ＲＯＭラ
イトデータラッチ回路３０４に記憶されたデータとＲＯ
Ｍベリファイデータラッチ回路３０５に記憶されたデー
タが一致していないと判定された場合、ステップＳＴ２
に戻り、アドレスインクリメント信号は供給されず、再
度、同一のデータの再転送が行われる。

【００８９】また、ステップＳＴ５において、ステップ
ＳＴ２とステップＳＴ３で処理したデータのアドレス
が、再転送するデータを記憶する記憶領域の最終アドレ
ス（読出最終アドレス、書込最終アドレス）であると判
定した場合、ステップＳＴ７に進み、ＲＡＭリード／Ｒ
ＯＭライト制御回路３０１は、信号線３２１を介してリ
セット信号を出力する。このように、先頭アドレスから
最終アドレスまでのデータを再転送した後、ＣＰＵ５０
２をリセットすることにより、通常の動作に復帰させる
ことができる。

【００９０】以上のように、この実施の形態３によれ
ば、再転送回路６０１を利用して、ＣＰＵ５０２とは独
立にデータの再転送を行うので、プログラムの暴走など
によりＣＰＵ５０２が正常に動作していない場合におい
ても、データの再転送を正確に実行することができると
いう効果が得られる。

【００９１】実施の形態４．図９および図１０は、この
発明の実施の形態４によるフラッシュメモリ内蔵マイク
ロコンピュータの構成の一部を示すブロック図である。
図１１は、図１０のオートイレーズ完了チェック回路の
構成例を示す回路図である。なお、図９に示す回路は、
図１８に示す従来のフラッシュメモリ内蔵マイクロコン
ピュータの回路に対応するものであり、その他の部分は
図１７に示すものと同様であるので、その説明を省略す
る。

【００９２】図９において、２０１Ａは、コマンドデコ
ーダ５１３からオートイレーズコマンド受付信号が供給
されると、ＤＭＡＣ２０５に転送開始信号を供給してフ
ラッシュメモリ５０３のブロックのうち、ベクタテーブ
ルを有するブロックのデータをＲＡＭ５０５の所定の記
憶領域２０４に転送させた後、信号線１１４を介してコ
マンドデコーダ５１３にフラッシュメモリ５０３の記憶
内容を消去するために消去実行信号を出力するシーケン
サ回路である。

【００９３】図１０において、５０４Ａは、フラッシュ
メモリ５０３へのデータの書込み、データの消去、書込
みまたは消去後のベリファイ動作などを実行するフラッ
シュメモリ制御回路である。フラッシュメモリ制御回路
５０４Ａは、オートイレーズ処理実行時においては値が
「Ｌ」であるオートイレーズビジー信号を、信号線４１
１を介してオートイレーズ完了チェック回路４０１に供
給するとともに、フラッシュメモリ５０３の各ブロック
に対するオートイレーズ処理が完了する毎に値が「Ｈ」
であるパルス信号を、信号線４１２を介してオートイレ
ーズ完了チェック回路４０１に供給する。また、フラッ
シュメモリ制御回路５０４Ａは、オートイレーズ処理の
うち、フラッシュメモリ５０３に値「０」を順次書き込
むときに逐次発生する、値が「Ｌ」であるプログラムパ
ルス信号を、信号線４１３を介してＮＡＮＤ回路４０２
に供給するとともに、フラッシュメモリ５０３に記憶さ
れている値を順次消去するときに逐次発生する、値が
「Ｌ」であるイレーズパルス信号を、信号線４１４を介
してＮＡＮＤ回路４０２に供給する。

【００９４】４０１は、信号線４１１，４１２を介して
供給される信号に基づいて、フラッシュメモリ５０３の
所定の数のブロックのすべてに対するオートイレーズ処
理が完了したか否かを判断し、すべてのブロックに対す
るオートイレーズ処理が完了したか否かを示す信号を、
信号線４１９を介してＯＲ回路４０３に供給するととも
に、ベクタテーブルを有するブロックに対するオートイ
レーズ処理が完了したか否かを判断し、そのブロックに
対するオートイレーズ処理が完了したか否かを示す信号
を切替回路４０５に供給するオートイレーズ完了チェッ
ク回路（判断手段）である。

【００９５】図１１のオートイレーズ完了チェック回路
４０１において、４２１は、フラッシュメモリ５０３の
ブロック数と同一の段数（今の場合、４段）を有し、信
号線４１２よりパルス信号が供給される毎に、値「Ｈ」
を次段にシフトし、ベクタテーブルが存在するブロック
に対応する段（すなわち第３番目のブロックにベクタテ
ーブルが含まれている場合には、図１１のように第３
段）からの出力を制御信号として信号線４１８を介して
切替回路４０５に供給し、最終段からの出力を信号線４
１９を介してＯＲ回路４０３に供給するシフトレジスタ
である。

【００９６】４２７は、信号線４１１を介して供給され
る信号の値を反転し、反転した値をＮＡＮＤ回路４２３
および遅延回路４２４に供給するインバータであり、４
２４は、３つのインバータ４２４Ａ，４２４Ｂ，４２４
Ｃが直列に接続されて構成され、インバータ４２７の出
力値の反転値を所定の時間だけ遅延させてＮＡＮＤ回路
４２３に供給する遅延回路である。４２３は、インバー
タ４２７からの値と遅延回路４２４からの値との論理積
の反転値を計算し、その計算結果を信号線４２９を介し
てシフトレジスタ４２１の各段のリセット端子に供給す
るＮＡＮＤ回路である。

【００９７】４２２は、マイコン５０１のリセット時に
値が「Ｈ」になるリセット信号と信号線４１７を介して
供給される信号との論理和を計算し、その計算結果を信
号線４２８を介してシフトレジスタ４２１の各段に供給
するＯＲ回路である。

【００９８】図１０に戻り、４０２は、信号線４１３を
介して供給される信号と信号線４１４を介して供給され
る信号との論理積の反転値を計算し、その計算結果をＯ
Ｒ回路４０３に供給するＮＡＮＤ回路（暴走検出手段）
である。４０３は、オートイレーズ完了チェック回路４
０１からの信号とＮＡＮＤ回路４０２からの信号との論
理和を計算し、その計算結果をオートイレーズウォッチ
ドックタイマ（以下、ＡＥＷＤＴという）４０４に供給
するＯＲ回路（暴走検出手段）である。

【００９９】４０４は、ＯＲ回路４０３からの信号の値
が連続して「Ｌ」である時間を計測して、オートイレー
ズ処理時における暴走を検出し、暴走を検出した場合に
は、割込要求信号を信号線４１７を介して、オートイレ
ーズ完了チェック回路４０１および切替回路４０５に供
給するＡＥＷＤＴ（暴走検出手段）である。すなわち、
ＡＥＷＤＴ４０４は、ＯＲ回路４０３から値「Ｈ」の信
号が供給される度に内蔵のタイマの値を初期値にリセッ
トし、タイマの値を所定の時間毎にカウントダウンさせ
ていき、所定の時間だけ値「Ｈ」の信号が供給されずに
タイマの値がアンダーフローした時点で暴走が発生した
と判断する。

【０１００】４０５は、オートイレーズ完了チェック回
路４０１により供給される制御信号の値に応じて、ＡＥ
ＷＤＴ４０４からの信号を割込回路４０６または再転送
回路６０１のＲＡＭリード／ＲＯＭライト制御回路３０
１に供給する切替回路である。切替回路４０５は、ベク
タテーブルが存在するブロックが消去されるまでは、Ａ
ＥＷＤＴ４０４からの信号を割込回路４０６に供給し、
ベクタテーブルが存在するブロックが消去された後は、
ＡＥＷＤＴ４０４からの信号を再転送回路６０１のＲＡ
Ｍリード／ＲＯＭライト制御回路３０１に供給するよう
にオートイレーズ完了チェック回路４０１により制御さ
れる。

【０１０１】４０６は、切替回路４０５または再転送回
路６０１のＲＡＭリード／ＲＯＭライト制御回路３０１
より供給される信号に基づいて割込信号をＣＰＵ５０２
に供給する割込回路である。

【０１０２】その他の構成要素については、図４または
図６に示すものと同様であるので、その説明を省略す
る。

【０１０３】次に動作について説明する。図１２は、オ
ートイレーズ処理における実施の形態４によるフラッシ
ュメモリ内蔵マイクロコンピュータの動作を説明するフ
ローチャートであり、図１３および図１４は、オートイ
レーズ処理における実施の形態４によるフラッシュメモ
リ内蔵マイクロコンピュータの動作を説明するタイミン
グチャートであり、図１５は、オートイレーズ処理にお
いて暴走を検出したときにおける実施の形態４によるフ
ラッシュメモリ内蔵マイクロコンピュータの動作を説明
するタイミングチャートである。

【０１０４】まず、ステップＳＴ２１において、ＣＰＵ
５０２は、データバスおよびアドレスバス５１１のデー
タバスを介して、オートイレーズコマンド（図１３の
「３０Ｈ」）を２回連続してコマンドデコーダ５１３の
コマンドレジスタ５１４に書き込む。コマンドデコーダ
５１３のデコード回路５１５Ａは、コマンドレジスタ５
１４にオートイレーズコマンドが書き込まれると、信号
線１０８を介してシーケンサ回路２０１Ａにオートイレ
ーズ受付信号を供給する。

【０１０５】次に、ステップＳＴ２２において、シーケ
ンサ回路２０１Ａは、そのオートイレーズ受付信号を受
け取ると、信号線２０６を介して転送開始信号をＤＭＡ
Ｃ２０５に供給し（図１３参照）、フラッシュメモリ５
０３の所定の数のブロックのうち、異常発生時に処理を
再開する位置（すなわちアドレス）を有するベクタテー
ブルが含まれているブロックであるベクタテーブル存在
ブロック２５１（今の場合、アドレス「ＦＣ００Ｈ」か
らアドレス「ＦＦＦＦＨ」までの記憶領域）に記憶され
ているデータをＲＡＭ５０５の所定の記憶領域２０４
（今の場合、アドレス「００８０Ｈ」からアドレス「０
４７ＦＨ」までの記憶領域）に転送させる。

【０１０６】そして、ステップＳＴ２３において、ＤＭ
ＡＣ２０５は、データの転送が完了すると、信号線２０
７を介してシーケンサ回路２０１Ａに転送完了信号を供
給する。シーケンサ回路２０１Ａは、転送完了信号を受
け取ると、信号線１１４を介してコマンドデコーダ５１
３のデコード回路５１５Ａに消去実行信号（図１３参
照）を供給する。

【０１０７】フラッシュメモリ制御回路５０４Ａは、オ
ートイレーズ処理実行時には値が「Ｌ」であるオートイ
レーズビジー信号を、信号線４１１を介してオートイレ
ーズ完了チェック回路４０１に供給するとともに、フラ
ッシュメモリ５０３の各ブロックに対するオートイレー
ズが完了する毎に値が「Ｈ」であるパルス信号を、信号
線４１２を介してオートイレーズ完了チェック回路４０
１に供給する。

【０１０８】オートイレーズ完了チェック回路４０１
は、これらの信号に基づいて、オートイレーズ処理実行
中においては、ＯＲ回路４０３への出力の値を「Ｌ」に
設定することにより、オートイレーズ処理実行時にだけ
ＡＥＷＤＴ４０４を動作させる。すなわち、オートイレ
ーズ処理実行時以外においては、ＯＲ回路４０３から値
「Ｈ」の信号が供給されるので、暴走の検出動作は行わ
れない。

【０１０９】オートイレーズ完了チェック回路４０１に
おいては、図１４に示すように、信号線４１１を介して
供給されるオートイレーズビジー信号の値が「Ｈ」から
「Ｌ」へ変化すると、ＮＡＮＤ回路４２３、遅延回路４
２４およびインバータ４２７により、パルス信号が発生
され、シフトレジスタ４２１の各段の値が「Ｌ」にリセ
ットされる（時刻Ｔ２１）。したがって、ＯＲ回路４０
３へ値「Ｌ」の信号が出力される。

【０１１０】さらに、フラッシュメモリ制御回路５０４
Ａは、オートイレーズ処理のうち、フラッシュメモリ５
０３に値「０」を順次書き込むときに逐次発生する、値
が「Ｌ」であるプログラムパルス信号を、信号線４１３
を介して、また、フラッシュメモリ５０３に記憶されて
いる値を順次消去するときに逐次発生する、値が「Ｌ」
であるイレーズパルス信号を、信号線４１４を介してＮ
ＡＮＤ回路４０２に供給する。

【０１１１】ＮＡＮＤ回路４０２は、プログラムパルス
信号およびイレーズパルス信号のいずれかが発生した場
合に、値が「Ｈ」であるパルス信号をＯＲ回路４０３に
供給する。このパルス信号は、オートイレーズ完了チェ
ック回路４０１からＯＲ回路４０３への信号の値が
「Ｈ」である場合（すなわち、オートイレーズ処理実行
中である場合）、ＯＲ回路４０３を介してそのままＡＥ
ＷＤＴ４０４に供給される。

【０１１２】オートイレーズ処理実行中、ステップＳＴ
２４において、ＡＥＷＤＴ４０４は、ＯＲ回路４０３か
ら値が「Ｌ」である信号が連続して供給される時間を計
測し、その時間が所定の時間以上になった場合に、暴走
が発生したと判断する。また、ステップＳＴ２５におい
て、フラッシュメモリ制御回路５０４Ａは、フラッシュ
メモリ５０３のすべてのブロックに対するオートイレー
ズ処理が完了したか否かを判断する。

【０１１３】暴走が発生せずに、オートイレーズ処理が
完了した場合には、ステップＳＴ２６に進み、オートイ
レーズ完了チェック回路４０１からＯＲ回路４０３への
信号の値が「Ｌ」から「Ｈ」へ変化し、ＡＥＷＤＴ４０
４に値が「Ｈ」である信号が供給され、ＡＥＷＤＴ４０
４の暴走検出動作が停止する。

【０１１４】すなわち、暴走が発生しない場合には、図
１４に示すように、フラッシュメモリ５０３の各ブロッ
クに対するオートイレーズが完了する毎に、オートイレ
ーズ完了チェック回路４０１のシフトレジスタ４２１に
パルス信号が供給され、パルス信号が供給される毎に、
シフトレジスタ４２１の各段から後段へ値「Ｈ」がシフ
トされていく。すなわち、第１段の入力端子が電源に接
続されているので、信号線４１２を介してパルス信号が
供給される度に第１段に値「Ｈ」が入力され、その値
「Ｈ」が順次後段にシフトされていく。したがって、第
１番目のパルス信号が供給されることにより、第１段の
値が「Ｈ」になり、第２番目のパルス信号が供給される
ことにより、第１段および第２段の値が「Ｈ」になる。
以下同様に後段の値が「Ｌ」から「Ｈ」へパルス信号が
供給される毎に順次変化していく。そして、シフトレジ
スタ４２１の段数がフラッシュメモリ５０３の段数に設
定されているので、すべてのブロックに対してオートイ
レーズ処理が完了したときに、最終段の値が「Ｈ」にな
り、その値がＯＲ回路４０３へ出力される。なお、マイ
コン５０１がリセットされた場合、値が「Ｈ」であるリ
セット信号がＯＲ回路４２２に供給されることにより、
シフトレジスタ４２１の各段の初期値は「Ｈ」に設定さ
れる。

【０１１５】一方、すべてのブロックに対するオートイ
レーズ処理の完了前にＡＥＷＤＴ４０４が暴走を検出し
た場合には、ＡＥＷＤＴ４０４は、割込要求信号を切替
回路４０５に出力し、ステップＳＴ２７に進む。このと
き、切替回路４０５は、ベクタテーブルが存在するブロ
ックが消去されていない場合には、ＡＥＷＤＴ４０４か
らの信号を割込回路４０６に供給し、ベクタテーブルが
存在するブロックが消去されている場合には、ＡＥＷＤ
Ｔ４０４からの信号を再転送回路６０１のＲＡＭリード
／ＲＯＭライト制御回路３０１に供給する。

【０１１６】このとき、オートイレーズ完了チェック回
路４０１においては、図１５に示すように、信号線４１
７を介して値が「Ｈ」である信号がＯＲ回路４２２に供
給され、シフトレジスタ４２１の各段の値が「Ｈ」に設
定される。したがって、シフトレジスタ４２１からＯＲ
回路４０３へ値「Ｈ」の信号が供給され、ＡＥＷＤＴ４
０４の暴走検出動作が停止する。

【０１１７】そして、ベクタテーブルが存在するブロッ
クが消去されている場合には、ステップＳＴ２８におい
て、再転送回路６０１により、ＲＡＭ５０５に転送され
たベクタテーブル存在ブロックのデータがフラッシュメ
モリ５０３に再転送される。データの再転送が完了した
後に、再転送回路６０１のＲＡＭリード／ＲＯＭライト
制御回路３０１は、割込要求信号を割込回路４０６に供
給する。一方、ベクタテーブルが存在するブロックが消
去されていない場合には、ステップＳＴ２８をスキップ
し、ＡＥＷＤＴ４０４からの割込要求信号が切替回路４
０５を介して割込回路４０６に供給される。

【０１１８】そして、ステップＳＴ２９において、割込
回路４０６は、切替回路４０５または再転送回路６０１
のＲＡＭリード／ＲＯＭライト制御回路３０１から割込
要求信号を供給されると、割込信号をＣＰＵ５０２に供
給し、ステップＳＴ３０において、ＣＰＵ５０２にベク
タテーブルを参照させ、ブートプログラム（今の場合、
ＲＡＭ５０５のアドレス「０４８０Ｈ」を先頭アドレス
として記憶されている）を再実行させる。

【０１１９】以上のように、この実施の形態４によれ
ば、ベクタテーブルをＲＡＭ５０５に転送しておき、オ
ートイレーズ処理実行中でベクタテーブルを消去した後
に暴走が発生した場合においても、ＡＥＷＤＴ４０４に
よりその暴走を検出して、ＲＡＭ５０５に転送したベク
タテーブルのデータをフラッシュメモリ５０３に再転送
するようにしたので、オートイレーズ処理実行中でベク
タテーブルを消去した後に暴走が発生しても、自律的に
フラッシュメモリ５０３の記憶内容の書き換えを再実行
することができるという効果が得られる。

【０１２０】実施の形態５．図１６は、この発明の実施
の形態５によるフラッシュメモリ内蔵マイクロコンピュ
ータの構成の一部を示すブロック図である。なお、図１
６に示す回路は、図１８に示す従来のフラッシュメモリ
内蔵マイクロコンピュータの回路に対応するものであ
り、その他の部分は図１７に示すものと同様であるの
で、その説明を省略する。

【０１２１】この実施の形態５によるフラッシュメモリ
内蔵マイクロコンピュータにおいては、ＡＥＷＤＴ４０
４が暴走を検出したときに処理を再開する位置を示す割
込ベクタアドレスが、フラッシュメモリ５０３ではな
く、ＲＡＭ５０５に記憶される。ＣＰＵ５０２は、割込
回路４０６からの割込信号を受け取ると、ＲＡＭ５０５
から割込ベクタアドレスを読み出し、その割込ベクタア
ドレスが示す記憶領域に記憶されているプログラムを実
行する。図１６におけるその他の各構成要素は、図９ま
たは図１０のものと同様であるので、その説明を省略す
る。

【０１２２】次に動作について説明する。ここでは、Ａ
ＥＷＤＴ４０４により暴走が検出されたときの動作につ
いて説明する。その他の動作については、実施の形態４
のものと同様であるので、その説明を省略する。

【０１２３】ＡＥＷＤＴ４０４は、暴走を検出すると、
割込回路４０６に割込要求信号を出力する。割込回路４
０６は、割込要求信号を受け取ると、割込信号をＣＰＵ
５０２に供給する。ＣＰＵ５０２は、割込回路４０６か
らの割込信号を受け取ると、ＲＡＭ５０５の所定の記憶
領域７０１から割込ベクタアドレスを読み出し、その割
込ベクタアドレスが示す記憶領域に記憶されているプロ
グラムを実行する。なお、この割込ベクタアドレスは、
オートイレーズ処理が実行される前に予めＲＡＭ５０５
の所定の記憶領域７０１に記憶される。

【０１２４】以上のように、この実施の形態５によれ
ば、割込ベクタアドレスを予めＲＡＭ５０５に記憶させ
ておき、オートイレーズ処理実行中に暴走が発生した場
合においても、ＡＥＷＤＴ４０４によりその暴走を検出
して、ＲＡＭ５０５に記憶された割込ベクタアドレスを
読み出すようにしたので、オートイレーズ処理実行中に
暴走が発生しても、自律的にフラッシュメモリ５０３の
記憶内容の書き換えを再実行することができるという効
果が得られる。

【０１２５】

【発明の効果】以上のように、この発明によれば、フラ
ッシュメモリにデータを供給する外部装置に所定の信号
を出力し、所定の信号に対応する外部装置からの応答が
所定の時間内に検出されない場合にはデータの消去を中
止するように構成したので、プログラムの暴走などに起
因する誤動作によってフラッシュメモリの記憶内容が消
去されないようにすることができるという効果がある。

【０１２６】この発明によれば、データを書き換える記
憶領域のうちの所定の記憶領域に記憶されているデータ
をランダムアクセスメモリに転送し、その所定の記憶領
域に記憶されたデータを消去し、フラッシュメモリにデ
ータを供給する外部装置に所定の信号を出力し、所定の
時間内に外部装置からの応答が検出されない場合にはデ
ータを書き換える記憶領域のうちの残りの記憶領域に記
憶されたデータの消去を中止するように構成したので、
ユーザにより誤って実行されたオートイレーズ動作を途
中で中止させることができるという効果がある。

【０１２７】この発明によれば、所定の記憶領域に記憶
されたデータの消去終了後の所定の時間内に外部装置か
らの応答が検出されない場合に、ランダムアクセスメモ
リに転送したデータをフラッシュメモリの所定の記憶領
域に再転送するように構成したので、データの消去を途
中で中止した場合において、フラッシュメモリに記憶さ
れているデータを元の状態に復帰させることができると
いう効果がある。

【０１２８】この発明によれば、所定の記憶領域に記憶
されたデータの消去終了後の所定の時間内に外部装置か
らの応答が検出されない場合に、ランダムアクセスメモ
リに転送したデータをフラッシュメモリの所定の記憶領
域に再転送する回路を、中央演算処理装置とは独立に動
作するように構成したので、プログラムの暴走などによ
りＣＰＵが正常に動作していない場合においても、デー
タの再転送を正確に実行することができるという効果が
ある。

【０１２９】この発明によれば、フラッシュメモリに記
憶されたベクタテーブルのデータをランダムアクセスメ
モリに転送し、フラッシュメモリに記憶されたベクタテ
ーブルのデータの転送終了後にフラッシュメモリに記憶
されたデータを消去し、フラッシュメモリに記憶された
データを消去する処理における暴走が検出された場合
に、フラッシュメモリからベクタテーブルのデータが消
去されているか否かを判断し、フラッシュメモリからベ
クタテーブルのデータが消去されていると判断された場
合、ベクタテーブルのデータをフラッシュメモリに再転
送するようにしたので、オートイレーズ処理実行中でベ
クタテーブルを消去した後に暴走が発生しても、自律的
にフラッシュメモリの記憶内容の書き換えを再実行する
ことができるという効果がある。

【０１３０】この発明によれば、フラッシュメモリに記
憶されたデータを消去する前に、暴走検出手段による暴
走検出時の割込ベクタアドレスをランダムアクセスメモ
リに記憶させ、暴走検出手段により暴走が検出された場
合に、その割込ベクタアドレスが示すアドレスから処理
を再開するようにしたので、オートイレーズ処理実行中
に暴走が発生しても、自律的にフラッシュメモリの記憶
内容の書き換えを再実行することができるという効果が
ある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリ内蔵マイクロコンピュータの構成の一部を示すブロ
ック図である。

【図２】 消去実行が許可された場合の実施の形態１に
よるフラッシュメモリ内蔵マイクロコンピュータの動作
を説明するタイミングチャートである。

【図３】 消去実行が許可されなかった場合の実施の形
態１によるフラッシュメモリ内蔵マイクロコンピュータ
の動作を説明するタイミングチャートである。

【図４】 この発明の実施の形態２によるフラッシュメ
モリ内蔵マイクロコンピュータの構成の一部を示すブロ
ック図である。

【図５】 消去実行が許可された場合の実施の形態２に
よるフラッシュメモリ内蔵マイクロコンピュータの動作
を説明するタイミングチャートである。

【図６】 この発明の実施の形態３によるフラッシュメ
モリ内蔵マイクロコンピュータにおける再転送回路の構
成を示すブロック図である。

【図７】 外部装置からの応答信号が検出されなかった
場合における実施の形態３によるフラッシュメモリ内蔵
マイクロコンピュータの動作を説明するフローチャート
である。

【図８】 外部装置からの応答信号が検出されなかった
場合における実施の形態３によるフラッシュメモリ内蔵
マイクロコンピュータの動作を説明するタイミングチャ
ートである。

【図９】 この発明の実施の形態４によるフラッシュメ
モリ内蔵マイクロコンピュータの構成の一部を示すブロ
ック図である。

【図１０】 この発明の実施の形態４によるフラッシュ
メモリ内蔵マイクロコンピュータの構成の一部を示すブ
ロック図である。

【図１１】 図１０のオートイレーズ完了チェック回路
の構成例を示す回路図である。

【図１２】 オートイレーズ処理における実施の形態４
によるフラッシュメモリ内蔵マイクロコンピュータの動
作を説明するフローチャートである。

【図１３】 オートイレーズ処理における実施の形態４
によるフラッシュメモリ内蔵マイクロコンピュータの動
作を説明するタイミングチャートである。

【図１４】 オートイレーズ処理における実施の形態４
によるフラッシュメモリ内蔵マイクロコンピュータの動
作を説明するタイミングチャートである。

【図１５】 オートイレーズ処理において暴走を検出し
たときにおける実施の形態４によるフラッシュメモリ内
蔵マイクロコンピュータの動作を説明するタイミングチ
ャートである。

【図１６】 この発明の実施の形態５によるフラッシュ
メモリ内蔵マイクロコンピュータの構成の一部を示すブ
ロック図である。

【図１７】 従来のフラッシュメモリ内蔵マイクロコン
ピュータの構成を示すブロック図である。

【図１８】 フラッシュメモリへのデータの書込み時ま
たはデータの消去時に使用される回路を示すブロック図
である。

【符号の説明】

１０３，２０１ シーケンサ回路（応答検出手段）、１
０４ タイマ（応答検出手段）、２０５ ダイレクトメ
モリアクセスコントローラ（データ転送手段）、４０１
オートイレーズ完了チェック回路（判断手段）、４０
２ ＮＡＮＤ回路（暴走検出手段）、４０３ ＯＲ回路
（暴走検出手段）、４０４ オートイレーズウォッチド
ックタイマ（暴走検出手段）、５０２ 中央演算処理装
置（再転送手段）、５０３ フラッシュメモリ、５０４
フラッシュメモリ制御回路（フラッシュメモリ制御手
段）、５０５ ランダムアクセスメモリ、６０１ 再転
送回路（再転送手段）。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 プログラムまたはデータを記憶するラン
   ダムアクセスメモリと、 プログラムまたはデータを記憶するフラッシュメモリ
   と、 前記フラッシュメモリへのデータの書込み、および前記
   フラッシュメモリに記憶されたデータの消去を行うフラ
   ッシュメモリ制御手段と、 前記ランダムアクセスメモリに記憶されたプログラムに
   従って、前記ランダムアクセスメモリまたは前記フラッ
   シュメモリに記憶されたプログラムまたはデータの処理
   を行う中央演算処理装置と、 前記フラッシュメモリに記憶されたデータを消去し書き
   換える場合、前記フラッシュメモリにデータを供給する
   外部装置に所定の信号を出力し、その信号を出力した時
   点から所定の時間内に前記外部装置より供給された応答
   を検出する応答検出手段とを備え、 前記フラッシュメモリ制御手段は、前記フラッシュメモ
   リに記憶されたデータを消去し書き換える場合におい
   て、前記応答検出手段により前記外部装置からの応答が
   前記所定の時間内に検出されない場合には前記データの
   消去を中止することを特徴とするフラッシュメモリ内蔵
   マイクロコンピュータ。
2. 【請求項２】 プログラムまたはデータを記憶するラン
   ダムアクセスメモリと、プログラムまたはデータを記憶
   するフラッシュメモリと、前記フラッシュメモリへのデ
   ータの書込み、および前記フラッシュメモリに記憶され
   たデータの消去を行うフラッシュメモリ制御手段と、前
   記ランダムアクセスメモリに記憶されたプログラムに従
   って、前記ランダムアクセスメモリまたは前記フラッシ
   ュメモリに記憶されたプログラムまたはデータの処理を
   行う中央演算処理装置とを備えたフラッシュメモリ内蔵
   マイクロコンピュータにおける前記フラッシュメモリに
   記憶されたデータを消去し書き換えるデータ書換方法に
   おいて、 前記フラッシュメモリにデータを供給する外部装置に所
   定の信号を出力し、 前記所定の信号に対応する前記外部装置からの応答が所
   定の時間内に検出されない場合には前記データの消去を
   中止することを特徴とするデータ書換方法。
3. 【請求項３】 プログラムまたはデータを記憶するラン
   ダムアクセスメモリと、 プログラムまたはデータを記憶するフラッシュメモリ
   と、 前記フラッシュメモリへのデータの書込み、および前記
   フラッシュメモリに記憶されたデータの消去を行うフラ
   ッシュメモリ制御手段と、 前記ランダムアクセスメモリに記憶されたプログラムに
   従って、前記ランダムアクセスメモリまたは前記フラッ
   シュメモリに記憶されたプログラムまたはデータの処理
   を行う中央演算処理装置と、 前記フラッシュメモリにデータを供給する外部装置に所
   定の信号を出力し、その信号を出力した時点から所定の
   時間内に前記外部装置より供給された応答を検出する応
   答検出手段と、 前記フラッシュメモリに記憶されているデータを読み出
   し、前記ランダムアクセスメモリに転送するデータ転送
   手段とを備え、 前記データ転送手段は、前記フラッシュメモリに記憶さ
   れたデータを消去し書き換える場合、データを書き換え
   る記憶領域のうちの所定の記憶領域に記憶されているデ
   ータを前記ランダムアクセスメモリに転送し、 前記フラッシュメモリ制御手段は、前記フラッシュメモ
   リに記憶されたデータを消去し書き換える場合におい
   て、前記所定の記憶領域に記憶されているデータの転送
   終了後にその所定の記憶領域に記憶されたデータを消去
   し、そのデータの消去終了後の前記所定の時間内に前記
   応答検出手段により前記外部装置からの応答が検出され
   ない場合には前記データを書き換える記憶領域のうちの
   残りの記憶領域に記憶されたデータの消去を中止するこ
   とを特徴とするフラッシュメモリ内蔵マイクロコンピュ
   ータ。
4. 【請求項４】 所定の記憶領域に記憶されたデータの消
   去終了後の所定の時間内に外部装置からの応答が検出さ
   れない場合に、ランダムアクセスメモリに転送したデー
   タをフラッシュメモリの前記所定の記憶領域に再転送す
   る再転送手段を備えることを特徴とする請求項３記載の
   フラッシュメモリ内蔵マイクロコンピュータ。
5. 【請求項５】 再転送手段は、中央演算処理装置とは独
   立に動作する回路であることを特徴とする請求項４記載
   のフラッシュメモリ内蔵マイクロコンピュータ。
6. 【請求項６】 プログラムまたはデータを記憶するラン
   ダムアクセスメモリと、プログラムまたはデータを記憶
   するフラッシュメモリと、前記フラッシュメモリへのデ
   ータの書込み、および前記フラッシュメモリに記憶され
   たデータの消去を行うフラッシュメモリ制御手段と、前
   記ランダムアクセスメモリに記憶されたプログラムに従
   って、前記ランダムアクセスメモリまたは前記フラッシ
   ュメモリに記憶されたプログラムまたはデータの処理を
   行う中央演算処理装置とを備えたフラッシュメモリ内蔵
   マイクロコンピュータにおける前記フラッシュメモリに
   記憶されたデータを消去し書き換えるデータ書換方法に
   おいて、 データを書き換える記憶領域のうちの所定の記憶領域に
   記憶されているデータを前記ランダムアクセスメモリに
   転送し、 その所定の記憶領域に記憶されたデータを消去し、 前記フラッシュメモリにデータを供給する外部装置に所
   定の信号を出力し、 所定の時間内に前記外部装置からの応答が検出されない
   場合には前記データを書き換える記憶領域のうちの残り
   の記憶領域に記憶されたデータの消去を中止することを
   特徴とするデータ書換方法。
7. 【請求項７】 プログラムまたはデータを記憶するラン
   ダムアクセスメモリと、 プログラムまたはデータを記憶するフラッシュメモリ
   と、 前記フラッシュメモリに記憶されたデータを消去し書き
   換える場合、前記フラッシュメモリに記憶されたベクタ
   テーブルのデータを前記ランダムアクセスメモリに転送
   するデータ転送手段と、 前記フラッシュメモリへのデータの書込み、および前記
   フラッシュメモリに記憶されたデータの消去を行い、前
   記フラッシュメモリに記憶されたデータを消去し書き換
   える場合においては、前記フラッシュメモリに記憶され
   たベクタテーブルのデータの転送終了後に、前記フラッ
   シュメモリに記憶されたデータを消去するフラッシュメ
   モリ制御手段と、 前記ランダムアクセスメモリに記憶されたプログラムに
   従って、前記ランダムアクセスメモリまたは前記フラッ
   シュメモリに記憶されたプログラムまたはデータの処理
   を行う中央演算処理装置と、 前記フラッシュメモリに記憶されたデータを消去する処
   理における暴走を検出する暴走検出手段と、 前記暴走検出手段により暴走が検出された場合に、前記
   フラッシュメモリから前記ベクタテーブルのデータが消
   去されているか否かを判断する判断手段と、 前記判断手段により、前記フラッシュメモリから前記ベ
   クタテーブルのデータが消去されていると判断された場
   合に、前記ベクタテーブルのデータを前記フラッシュメ
   モリに再転送する再転送手段とを備えたフラッシュメモ
   リ内蔵マイクロコンピュータ。
8. 【請求項８】 暴走検出手段は、所定の信号を所定の時
   間以上供給されない場合に暴走が発生したと判断し、 フラッシュメモリ制御手段は、データ消去のためにフラ
   ッシュメモリに供給するパルス信号を前記所定の信号と
   して前記暴走検出手段に供給することを特徴とする請求
   項７記載のフラッシュメモリ内蔵マイクロコンピュー
   タ。
9. 【請求項９】 フラッシュメモリ制御手段は、フラッシ
   ュメモリに記憶されたデータを所定の順番でブロック毎
   に消去し、 判断手段は、消去されたブロックの数に基づいて、ベク
   タテーブルのデータが記憶されたブロックが消去されて
   いるか否かを判断し、そのブロックが消去されていると
   判断した場合には、前記ベクタテーブルのデータが前記
   フラッシュメモリから消去されていると判断することを
   特徴とする請求項７記載のフラッシュメモリ内蔵マイク
   ロコンピュータ。
10. 【請求項１０】 ランダムアクセスメモリは、フラッシ
    ュメモリに記憶されたデータの書き換えの処理を記述し
    たプログラムを所定の記憶領域に記憶し、 前記フラッシュメモリは、暴走発生時の割込ベクタアド
    レスとして前記所定の記憶領域の先頭アドレスを記憶
    し、 中央処理演算装置は、暴走発生時には、前記割込ベクタ
    アドレスが示すアドレスから処理を再開することを特徴
    とする請求項７記載のフラッシュメモリ内蔵マイクロコ
    ンピュータ。
11. 【請求項１１】 プログラムまたはデータを記憶するラ
    ンダムアクセスメモリと、プログラムまたはデータを記
    憶するフラッシュメモリと、前記フラッシュメモリへの
    データの書込み、および前記フラッシュメモリに記憶さ
    れたデータの消去を行うフラッシュメモリ制御手段と、
    前記ランダムアクセスメモリに記憶されたプログラムに
    従って、前記ランダムアクセスメモリまたは前記フラッ
    シュメモリに記憶されたプログラムまたはデータの処理
    を行う中央演算処理装置とを備えたフラッシュメモリ内
    蔵マイクロコンピュータにおける前記フラッシュメモリ
    に記憶されたデータを消去し書き換えるデータ書換方法
    において、 前記フラッシュメモリに記憶されたベクタテーブルのデ
    ータを前記ランダムアクセスメモリに転送し、 前記フラッシュメモリに記憶されたベクタテーブルのデ
    ータの転送終了後に、前記フラッシュメモリに記憶され
    たデータを消去し、 前記フラッシュメモリに記憶されたデータを消去する処
    理における暴走が検出された場合に、前記フラッシュメ
    モリから前記ベクタテーブルのデータが消去されている
    か否かを判断し、 前記フラッシュメモリから前記ベクタテーブルのデータ
    が消去されていると判断された場合、前記ベクタテーブ
    ルのデータを前記フラッシュメモリに再転送することを
    特徴とするデータ書換方法。
12. 【請求項１２】 プログラムまたはデータを記憶するラ
    ンダムアクセスメモリと、 プログラムまたはデータを記憶するフラッシュメモリ
    と、 前記フラッシュメモリへのデータの書込み、および前記
    フラッシュメモリに記憶されたデータの消去を行うフラ
    ッシュメモリ制御手段と、 前記ランダムアクセスメモリに記憶されたプログラムに
    従って、前記ランダムアクセスメモリまたは前記フラッ
    シュメモリに記憶されたプログラムまたはデータの処理
    を行う中央演算処理装置と、 前記フラッシュメモリに記憶されたデータを消去する処
    理における暴走を検出する暴走検出手段とを備え、 前記中央演算処理装置は、前記フラッシュメモリに記憶
    されたデータを消去する前に、前記暴走検出手段による
    暴走検出時の割込ベクタアドレスを前記ランダムアクセ
    スメモリに記憶させ、前記暴走検出手段により暴走が検
    出された場合に、その割込ベクタアドレスが示すアドレ
    スから処理を再開することを特徴とするフラッシュメモ
    リ内蔵マイクロコンピュータ。