JPH11260830A - バイポーラ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ベース抵抗が十分に低く、また電流増幅率の
低下や高周波特性の劣化も十分に抑制することができる
バイポーラ型半導体装置及びその製造方法を提供するこ
とを目的とする。 【解決手段】 エミッタ領域とベース引出し領域となる
半導体薄膜を別々のリソグラフィー工程による別々のマ
スク材を用いて形成し、かつ、それぞれの領域を形成す
る拡散層がお互いにセルフアライン的に形成する。これ
により、エミッタ領域とベース引出し領域とがベース幅
以下にまで接近した構造を可能にしている。さらに、ベ
ース引出し領域への不純物導入は、ベース幅を規定する
ベースおよびエミッタヘの不純物導入よりも前に行うこ
とにより、エミッタ領域およびベース領域の不純物プロ
ファイルとベース幅の設定を理想的に形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体薄膜を用い
て形成される横形（ラテラル）型のバイポーラ型半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】ベース・エミッタ・コレクタ領域を積層
したいわゆる積層型のバイポーラトランジスタに対し
て、いわゆるラテラル型のバイポーラトランジスタは、
各端子間の寄生容量を低減することができるという利点
がある。このようなラテラル型のバイポーラトランジス
タを開示した文献としては、例えば、特願昭６３−１９
８１７３号の明細書を挙げることができる。

【０００３】図１６は、同文献に開示されたラテラル型
バイポーラトランジスタの平面構造を表す概略説明図で
ある。すなわち、バイポーラトランジスタ１００は、絶
縁性基板１２１の上に積層された半導体薄膜に横方向に
形成された第１導電型のコレクタ領域１２５ａと、第１
導電型のエミッタ領域１２３と、コレクタ領域１２５ａ
と前記エミッタ領域１２３とに挟まれた所定のべース幅
Ｗを有する第２導電型のべース領域１２４ａとを有す
る。さらに、このべース領域１２４ａに接続する第２導
電型のべース引出し領域１２４ｂも具備する。ここで、
ｎ型エミッタ領域１２３と、ｐ型ベース領域１２４ａ
と、ｎ型コレクタ領域１２５ａとは、いずれも同一平面
上に並列して設けられている。

【０００４】この従来例においては、積層型バイポーラ
トランジスタの欠点を解消するために、エミッタ領域と
ベース引出し領域とを同一平面上に形成することによ
り、トランジスタの製造工程を簡略化し、コスト低減を
図り、かつ、動作の信頼性を高めるものである。さら
に、この時、同一平面上に形成されたエミッタ領域とベ
ース引出し領域とは、これらの間に電流増幅率の低下に
つながる寄生ダイオードが形成されないように工夫され
ている。

【０００５】すなわち、べース領域１２４ａを形成する
第２導電型不純物とエミッタ領域１２３を形成する第１
導電型不純物とを、同一のマスク材を用いてセルフアラ
インメント的に拡散して、べース幅Ｗを規定するように
している。エミッタ領域１２３とべース引出し領域１２
４ｂとが、その間に寄生ダイオードを挟まず、前記マス
ク材下の前記べース領域１２４ａを介してのみ接続され
ている。

【０００６】また、その製造方法においても、前記エミ
ッタ１２３と前記ベース引出し領域１２４ｂとの間に寄
生ダイオードが形成されないように、同時形成されたレ
ジストパターンにより分離されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来例では、エミッタ領域１２３とベース引出し領域１２
４ｂとの距離は、リソグラフィーの合せ余裕の関係から
最小パターン程度までしか近づけることができない。こ
の結果として、ベース抵抗を充分に低減することが困難
であり、高周波特性の向上が難しい。また、これを解決
するためには、ベース引出し領域１２４ｂに含まれる第
２導電型の不純物を熱処理により横方向へ拡散させて伸
ばしてやることが必要となる。しかし、この際に、先に
形成したベース領域１２４ａを形成する第２導電型の不
純物も拡散し、結果として所定のベース幅Ｗが変化し、
トランジスタの特性が変化してしまう。具体的には、熱
処理工程が増えることにより、急峻な不純物プロファイ
ルが得られなくなり、ベース領域の不純物プロファイル
のくずれによるベース幅Ｗの広がりやエミッタ領域の不
純物プロファイルのくずれによる電流増幅率の低下や高
周波特性の劣化という問題が生ずることになる。

【０００８】本発明は、上記問題点に鑑みてなされたも
のである。すなわち、その目的は、ベース抵抗が十分に
低く、また電流増幅率の低下や高周波特性の劣化も十分
に抑制することができるバイポーラ型半導体装置及びそ
の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明によれば、エミッ
タ領域とベース引出し領域となる半導体薄膜を別々のリ
ソグラフィー工程による別々のマスク材を用いて形成さ
れるもので、かつ、それぞれの領域を形成する拡散層が
お互いにセルフアライン的に形成されている。これによ
り、エミッタ領域とベース引出し領域とがベース幅以下
にまで接近した構造を可能にしている。さらに、ベース
引出し領域への不純物導入は、ベース幅を規定するベー
スおよびエミッタヘの不純物導入よりも前に行うことに
より、エミッタ領域およびベース領域の不純物プロファ
イルとベース幅の設定を理想的に形成できる。

【００１０】すなわち、本発明のバイポーラ型半導体装
置は、絶縁物と、前記絶縁物の上に選択的に積層された
半導体薄膜と、を備え、前記半導体薄膜は、第１導電型
のコレクタ領域と、第１導電型のエミッタ領域と、前記
コレクタ領域と前記エミッタ領域とに挟まれ所定のベー
ス幅を有する第２導電型のベース領域と、前記ベース領
域に接続された第２導電型のベース引出し領域とを同一
平面上に有し、前記ベース領域と前記エミッタ領域と
は、同一のマスクの端部から第１導電型の不純物と第２
導電型の不純物とをセルフアラインメントプロセスによ
り導入することにより構成され、前記所定のベース幅
は、前記第１導電型の不純物と前記第２導電型の不純物
との拡散距離の差により決定され、前記エミッタ領域と
前記ベース引出し領域とは、前記所定のベース幅以下の
距離を隔てて設けられていることを特徴とし、ベース抵
抗を十分に低減することができる。

【００１１】また、本発明のバイポーラ型半導体装置
は、絶縁物と、前記絶縁物の上に選択的に積層された半
導体薄膜と、を備え、前記半導体薄膜は、第１導電型の
コレクタ領域と、第１導電型のエミッタ領域と、前記コ
レクタ領域と前記エミッタ領域とに挟まれ所定のベース
幅を有する第２導電型のベース領域と、前記ベース領域
に接続された第２導電型のベース引出し領域とを同一平
面上に有し、前記ベース領域と前記エミッタ領域とは、
同一のマスクの端部から第１導電型の不純物と第２導電
型の不純物とをセルフアラインメントプロセスにより導
入することにより構成され、前記所定のベース幅は、前
記第１導電型の不純物と前記第２導電型の不純物との拡
散距離の差により決定され、前記半導体薄膜は、さら
に、前記第１導電型のエミッタ領域に接続された第１導
電型のエミッタ引出し領域を有し、前記エミッタ引出し
領域は、第１の部分と、前記第１の部分と前記エミッタ
領域との間に設けられた第２の部分とを有することを特
徴とし、高濃度のエミッタ領域の結晶性を回復させ、エ
ミッタ抵抗を十分に低い値に維持することができる。

【００１２】さらに、エミッタ引出し領域の上に、シリ
サイド膜を形成することにより、エミッタ抵抗をより低
減することができる。

【００１３】一方、前記ベース引出し領域は、前記ベー
ス領域の両側にそれぞれ設けられ、前記ベース引出し領
域のそれぞれは、前記コレクタ領域の両側において前記
コレクタ領域とそれぞれ接合部を有し、前記接合部のそ
れぞれからのびる空乏層により前記コレクタ領域が空乏
化しないように、前記接合部同士の間隔が一定でないも
のとして構成することにより、コレクタ領域の中性領域
を確保してトランジスタの特性の劣化を解消することが
できる。

【００１４】さらに、前記半導体薄膜は、前記コレクタ
領域に隣接して前記コレクタ領域よりも高い不純物濃度
を有するコレクタ引出し領域をさらに有し、前記コレク
タ引出し領域から前記ベース領域までの電流経路が、前
記コレクタ引出し領域から前記ベース引出し領域までの
電流経路と実効的に同一かそれよりも短いものとして構
成することにより、ベース・コレクタ耐圧を十分に確保
することができる。

【００１５】一方、本発明のバイポーラ型半導体装置の
製造方法は、絶縁物の上に所定のパターン形状を有する
半導体薄膜が選択的に設けられ、前記半導体薄膜は第１
導電型のコレクタ領域と、第１導電型のエミッタ領域
と、前記コレクタ領域と前記エミッタ領域とに挟まれ所
定のベース幅を有する第２導電型のベース領域と、前記
ベース領域に接続された第２導電型のベース引出し領域
とを同一平面上に有するバイポーラ型半導体装置の製造
方法であって、前記コレクタ領域は、絶縁層の上に設け
られた半導体層に第１導電型の不純物を導入することに
より形成し、前記ベース引き出し領域は、前記半導体層
の上に第１のマスクを形成し、前記第１のマスクの側面
に側壁を形成し、その側壁の外側に第２導電型の不純物
を導入することによって形成し、前記所定のパターン形
状を有する半導体薄膜は、前記半導体層の上に前記第１
のマスクと互いに交差するように第２のマスクを形成
し、前記第１のマスクと共に前記半導体層の上に形成し
た状態で前記半導体層を選択的にエッチングし、さら
に、等方性のエッチング方法により、前記半導体層をサ
イドエッチングすることにより、前記半導体層の側面を
前記第１のマスクおよび前記第２のマスクの端部よりも
後退させて形成し、前記ベース領域は、前記第２のマス
クの片側に第２導電型の不純物を導入し、昇温してその
不純物を前記半導体薄膜の面内方向に沿って拡散させる
ことによって前記第２のマスクの下に形成し、前記エミ
ッタ領域は、前記第２のマスクの片側に第１導電型の不
純物を導入することにより形成することを特徴とし、ベ
ース引出領域の形成を先に行うことにより、ベース領域
の不純物プロファイルのくずれによるベース幅Ｗの広が
りやエミッタ領域の不純物プロファイルのくずれによる
電流増幅率の低下や高周波特性の劣化を解消することが
でき、さらに、半導体層をサイドエッチングすることに
よりベース領域やエミッタ領域の不純物を導入する際
に、不要な部分に導入されることがなくなる。

【００１６】または、本発明のバイポーラ型半導体装置
の製造方法は、絶縁物の上に所定のパターン形状を有す
る半導体薄膜が選択的に設けられ、前記半導体薄膜は第
１導電型のコレクタ領域と、第１導電型のエミッタ領域
と、前記コレクタ領域と前記エミッタ領域とに挟まれ所
定のベース幅を有する第２導電型のベース領域と、前記
ベース領域に接続された第２導電型のベース引出し領域
とを同一平面上に有するバイポーラ型半導体装置の製造
方法であって、前記コレクタ領域は、絶縁層の上に設け
られた半導体層に第１導電型の不純物を導入することに
より形成し、前記ベース引き出し領域は、前記半導体層
の上に第１のマスクを形成し、前記第１のマスクの側面
に側壁を形成し、その側壁の外側に第２導電型の不純物
を導入することによって形成し、前記所定のパターン形
状を有する半導体薄膜は、前記半導体層の上に前記第１
のマスクと互いに交差するように第２のマスクを形成
し、前記第１のマスクと共に前記半導体層の上に形成し
た状態で前記半導体層を選択的にエッチングして形成
し、前記ベース領域は、前記第２のマスクの片側に第２
導電型の不純物を導入し、昇温してその不純物を前記半
導体薄膜の面内方向に沿って拡散させることによって前
記第２のマスクの下に形成し、前記エミッタ領域は、前
記第２のマスクの前記片側において、前記半導体薄膜の
端部を覆う第３のマスクを設け、前記第２のマスクと前
記第３のマスクとの間の前記半導体薄膜に第１導電型の
不純物を導入することにより形成することを特徴とし、
両側を単結晶領域で囲まれた導入領域の再結晶化を促進
してエミッタ抵抗を効果的に低減することができる。

【００１７】または、本発明のバイポーラ型半導体装置
の製造方法は、絶縁物の上に所定のパターン形状を有す
る半導体薄膜が選択的に設けられ、前記半導体薄膜は第
１導電型のコレクタ領域と、第１導電型のエミッタ領域
と、前記コレクタ領域と前記エミッタ領域とに挟まれ所
定のベース幅を有する第２導電型のベース領域と、第２
導電型のベース引出し領域と、前記ベース領域と前記ベ
ース引出し領域とを接続する第２導電型のベース繋ぎ領
域とを同一平面上に有するバイポーラ型半導体装置の製
造方法であって、前記コレクタ領域は、絶縁層の上に設
けられた半導体層に第１導電型の不純物を導入すること
により形成し、前記ベース引き出し領域は、前記半導体
層の上に第１のマスクを形成し、前記第１のマスクの側
面に側壁を形成し、その側壁の外側に第２導電型の不純
物を導入することによって形成し、前記所定のパターン
形状を有する半導体薄膜は、前記半導体層の上に前記第
１のマスクと互いに交差するように第２のマスクを形成
し、前記第１のマスクと共に前記半導体層の上に形成し
た状態で前記半導体層を選択的にエッチングして形成
し、前記ベース領域は、前記第２のマスクの片側に第２
導電型の不純物を導入し、昇温してその不純物を前記半
導体薄膜の面内方向に沿って拡散させることによって前
記第２のマスクの下に形成し、前記ベース繋ぎ領域は、
前記第２のマスクの前記片側において前記半導体薄膜に
対して第２導電型の不純物を前記半導体薄膜の主面に対
して斜めにイオン注入することにより形成し、前記エミ
ッタ領域は、前記第２のマスクの前記片側において前記
半導体薄膜に第１導電型の不純物を導入することにより
形成することを特徴とし、ベース繋ぎ領域を形成するこ
とにより、ベース領域とベース引出し領域とを確実に接
続して、ベース抵抗を低減することができる。

【００１８】

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態について説明する。図１は、本発明のバイポ
ーラ型半導体装置を表す概略図である。すなわち、図１
（ａ）はバイポーラ型半導体装置の半導体層を露出させ
て表した平面図、図１（ｂ）〜（ｄ）は、それぞれ図１
（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線断
面図である。また、図１（ｅ）はＢｉＣＭＯＳ(bipolar
CMOS)構造を形成した時のＭＯＳトランジスタ部のゲー
ト長方向の断面図である。

【００１９】本発明のバイポーラ型半導体装置において
は、絶縁性基板１の上に半導体薄膜としての単結晶シリ
コン層２が所要の厚さに積層形成され、所定の形状にパ
ターニングされている。具体的には、図１（ａ）に示し
たように、Ａ−Ａ’方向に延在した第１の長方形パター
ンとＢ−Ｂ’方向に延在した第２の長方形パターンとが
直行した略十字型の形状を有する。

【００２０】これらの長方形パターンの重なり部には、
ｎ^- 型コレクタ領域５ａとｐ型ベース領域４ａとが隣接
して形成されている。重なり部以外の単結晶シリコン層
２には、ｎ^- 型コレクタ領域５ａと隣接してｎ⁺ 型コレ
クタ引出し領域５ｂが形成され、ｐ型ベース領域４ａと
隣接してｎ⁺ 型エミッタ領域３ａが形成されてｎ⁺ 型エ
ミッタ引出し領域３ｂへと接続されている。そして、こ
のｎ⁺ 型エミッタ領域３ａとｎ−型コレクタ領域５ａと
に挟まれたｐ型ベース領域４ａは、極めて狭い（１００
ｎｍ程度以下）ベース幅Ｗを有する。

【００２１】さらに、長方形パターンの重なり部の外側
の単結晶シリコン層２には、ｐ型ベース領域４ａと隣接
してｐ⁺ 型ベース引出し領域４ｂが形成されている、そ
して特徴的なのは、ｎ⁺ 型エミッタ領域３ａとこのｐ⁺
型ベース引出し領域４ｂとは、それぞれ図１（ａ）にお
いて縦方向に延在する長方形パターンのマスク、あるい
は横方向に延在する長方形パターンのマスクを利用し
て、互いにセルフアライン的に形成されている点であ
る。すなわち、これらの長方形パターンの重なり部の近
傍において、図示したようにベース幅Ｗのｐ型ベース領
域４ａを介して、あるいは直接に、ｐｎ接合が形成され
ている。このような構成により、マスクの「合わせず
れ」が生ずることなく、制御性良くベース幅Ｗ以下の距
離まで接近して形成されていることで、これによりベー
ス抵抗を最小限にできている。

【００２２】ここで、それぞれの導電型の領域の範囲
は、不純物濃度がｎ^- 型コレクタ領域における濃度程度
に落ちるテール部分までとしている。実際的には、不純
物濃度が約１Ｅ１６ｃｍ^-3以上の濃度の範囲である場合
が多い。

【００２３】また、ｎ⁺ 型エミッタ引出し領域３ｂ、Ｐ
⁺ 型ベース引出し領域４ｂ、およびｎ⁺ 型コレクタ引出
し領域５ｂは、それぞれ単結晶シリコン層２の上に堆積
される図示しない層間絶縁膜に開孔したコンタクトホー
ルを介してエミッタ電極６Ｅ、ベース電極６Ｂ、および
コレクタ電極６Ｃに接続される。

【００２４】なお、図１（ｅ）に示したＭＯＳトランジ
スタ部においては、素子分離絶縁膜１０２によって分離
された素子領域に、ゲート絶縁膜１０３を介して、ゲー
ト電極多結晶シリコン１０４、ゲート電極シリサイド１
０６、ゲート電極上層絶縁膜１０８が形成されている。

【００２５】次に、このように構成されるバイポーラ型
半導体装置の製造方法を説明する。図２〜図１０は、図
１のバイポーラ型半導体装置の製造方法を説明する概略
工程断面図である。ここで、各図（ａ）は各段階でのバ
イポーラ型半導体装置の平面図、（ｂ）〜（ｄ）は、そ
れぞれ（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−
Ｃ’線断面図、また、（ｅ）はＢｉＣＭＯＳ(bipolar C
MOS)構造を形成した時のＭＯＳトランジスタ部のゲート
長方向の断面図である。

【００２６】本方法においては、まず、図２に示したよ
うに、ＳＯＩ基板の上に第１のマスクを形成する。具体
的には、まず、ＳＯＩ基板の上に先にＭＯＳトランジス
タのゲート電極まで形成する。このＳＯＩ基板は、絶縁
性基板１の上に、半導体薄膜としての単結晶シリコン層
２が所定の厚きに積層形成された基板であり、例えば、
ＳＩＭＯＸ基板やＵｎｉｂｏｎｄ基板として基板メーカ
より供給されるものなど種々の方法で得られる。ＭＯＳ
ゲート電極を形成した後、バイポーラトランジスタの製
造に移る。

【００２７】まず、シリコン層２に、リン（Ｐ）やヒ素
（Ａｓ）などのｎ型不純物を所要量添加してアニール処
理を行い、後にｎ^- 型コレクタ領域５ａとなる低濃度の
ｎ型不純物領域を形成する。次いで、このｎ型不純物領
域の上にストッパ膜１１を形成し、ストッパ膜１１を介
して第１のマスク１２を横長の長方形状などの所定の形
状にパターニング形成する。第１のマスク１２の材料と
しては、例えば多結晶シリコンを用い、ストッパ膜１１
の材料としては、例えば、薄い酸化シリコン膜／薄い窒
化シリコン膜／薄い酸化シリコン膜の３層を積層した膜
を用いることができる。酸化シリコン膜は多結晶シリコ
ンの異方性エッチングに対して数１０以上の選択比を有
するため、第１のマスク１２の加工は、ストッパ膜１１
の最上層の薄い酸化シリコン膜でストップできる。

【００２８】次に、図３に示したように、第１のマスク
に側壁を設ける。具体的には、第１のマスク１２の側面
に側壁膜１３を形成し、少なくとも第１のマスク１２と
側壁膜１３とをマスクとしてイオン注入を行う。例えば
ホウ素（Ｂ）などのｐ型不純物を所要量添加して、必要
によりアニールを行い、第１のマスク１２すなわち横長
の長方形パターンに対してセルファライン的に、後にｐ
⁺ 型ベース引出し領域４ｂとなるｐ⁺ 型の拡散層を形成
する。この方法によれば、側壁膜１３の膜厚と熱工程の
条件とにより、通常低温あるいは短時間の熱工程で形成
される真性領域の濃度プロファイルとは独立にｐ⁺ 型ベ
ース取出し領域４ｂとしてのｐ⁺ 型拡散層を第１のマス
ク１２に対してセルファライン的に所望の位置に設定す
ることが可能となる。そして、側壁膜１３の膜厚と熱処
理工程の条件とを調節することにより、図１に示したよ
うに、ベース幅Ｗの幅で形成されるベース領域４ａに対
して、ベース引出し領域４ｂを確実に接続することがで
きる。すなわち、本発明によれば、このようなセルファ
ライン的なプロセスにより、ベース引き出し領域４ｂと
エミッタ領域３ａとの間隔をベース幅Ｗよりも小さくな
るように形成することができる。その結果として、ベー
ス抵抗を顕著に低減し、トランジスタの高周波特性を大
幅に改善することができる。

【００２９】ここで、側壁膜１３の材料としては、スト
ッパ膜１１に対して高選択比で加工ができる多結晶シリ
コンを用いることが望ましい。しかし、この場合、第１
のマスク１２に多結晶シリコンを用いているのであれ
ば、図示したようにウェーハ全面に薄い酸化膜などを堆
積してストッパ膜１１’を形成してこれらの多結晶シリ
コンの間に挟むことにより、側壁膜１３の形成のための
異方性エッチングに際して、オーバーエッチングによる
第１のマスク１２の消失を防ぐことができる。

【００３０】次に、図４に示したように、第２のマスク
となるマスク材を堆積する。具体的には、まず、等方性
のエッチングによりストッパ膜１１’をストッパとして
側壁膜１３を除去した後に、ストッパ膜１１’を除去す
る。このストッパ膜１１’の除去工程は必ずしも必須で
はない。しかし、本実施例のように、第１のマスク１２
に多結晶シリコンなどの非絶縁性の膜を用いた場合は、
トランジスタ動作の安定性を確保するために、最終的に
第１のマスク１２を剥離する必要が生ずる。本実施例に
おいては、除去することを前提としており、この場合
は、後工程で第１のマスク１２を剥離しやすいようにス
トッパ膜１１’をここで除去しておくことが望ましい。
本実施例のようにストッパ膜１１’を酸化シリコン膜に
より形成する場合は、ＨＦ液やＮＨ４Ｆ液などを用い
て、その下の第１のマスク１２としての多結晶シリコン
膜、およびストッパ膜１１としての薄い酸化膜／薄い窒
化膜／薄い酸化膜のうちの最上層の薄い酸化膜のみが除
去されて薄膜化したストッパ膜１１”とにより無限大に
近い高選択比でストッパ膜１１’を除去できる。

【００３１】この後、ウェーハ全面に第２のマスクとな
る膜１４を堆積する。第２のマスク材としては、第１の
マスク材に対して選択的に異方性エッチング加工ができ
るものが好ましく、例えば窒化シリコン膜を用いること
ができる。

【００３２】次に、図５に示したように、第２のマスク
をパターニングする。具体的には、縦方向に延材した長
方形状のレジストマスクを形成して、マスク材１４をパ
ターニングして第２のマスク１４を形成する。このと
き、オーバーエッチングにより第１のマスク１２および
露出した半導体薄膜２が一部エッチングされるが、少な
くとも全部がエッチングされなければ問題はない。こう
して、横長の長方形パターンを有する第１のマスク１２
と縦長の長方形パターンを有する第２のマスク１４とが
交差して形成される。

【００３３】次に、図６に示したように、シリコン層２
をパターニングする。具体的には、第１のマスク１２と
第２のマスク１４とをマスクにして、半導体薄膜２をエ
ッチングして、略十字型のパターン形状を有する半導体
薄膜２を形成する。この時、第１のマスク１２の材料と
して多結晶シリコンを用いた本実施例では、半導体薄膜
２としての単結晶シリコンをエッチングするに際してほ
ぼ同等のエッチング速度で第１のマスク１２がエッチン
グされ、消失することもある。しかし、その下のストッ
パ膜１１”がストッパとなり、その下の半導体薄膜がエ
ッチングされることはない。

【００３４】また、この工程により、はじめに第１のマ
スク１２と側壁膜１３とで、横長の長方形に対してセル
ファライン的に形成されたｐ⁺ 型ベース引出し領域４ｂ
が切り取られて、理想的には縦長の長方形パターン中に
のみ残るようにパターニングされる。この後、異方性エ
ッチングのダメージを除去する工程を経るが、この時、
ダメージを受けた半導体薄膜層２が横方向にエッチング
され、図中に矢印で示したように、半導体薄膜２が後退
した形状となる。この時、意図的に後退させる為のエッ
チング工程を追加することで、後工程でのｐ型ベース領
域４ａやｎ⁺ 型エミッタ領域３ａへのイオン注入等の時
に、主に縦長の長方形パターンの部分の半導体薄膜２の
側面に対して斜め方向に不純物が注入されるのを防ぐよ
うにしても良い。

【００３５】次に、図７に示したように、ｐ型領域を形
成する。具体的には、第２のマスク１４とレジストとを
マスクとして、半導体薄膜２の横長の長方形パターンの
一部分に、例えばホウ素（Ｂ）などのｐ型不純物をイオ
ン注入などにより導入し、熱処理工程を施して横方向に
拡散させることにより、ｐ型ベース領域４ａとなるｐ型
拡散層を第２のマスク１４の下に形成する。

【００３６】これに先だって、同図に示したように、半
導体薄膜１２としての単結晶シリコンや第１のマスク１
２としての多結晶シリコンの露出した側壁に、酸化工程
により薄い側壁酸化膜を形成して保護膜１５を形成する
ことが望ましい。図６に示したこれらの層の後退と、こ
の保護膜１５の存在とにより、イオン注入に際してわず
かに斜めに入射するイオンをシャットアウトでき、不純
物を縦長の長方形部分の半導体薄膜２には直接導入され
ないようにすることができる。このようにして、横長の
長方形部分から横方向に拡散したｐ型不純物拡散層によ
る制御性のよいｐ型ベース領域４ａを形成できる。

【００３７】次に、図８に示したように、エミッタ領域
を形成する。具体的には、第２のマスク１４とレジスト
とをマスクにして半導体薄膜２の横長の長方形部分に、
例えばリン（Ｐ）やヒ素（Ａｓ）などのｎ型の不純物を
イオン注入などにより導入し、必要であれば熱処理工程
を追加してｎ⁺ 型エミッタ領域３ａを形成する。前述し
た半導体薄膜２の後退と保護膜１５とにより、この場合
も、横長の長方形状の半導体薄膜２の所望の部分にのみ
選択的に不純物を導入することが可能となる。

【００３８】ここでは、図７に示したｐ型ベース領域４
ａの形成工程と同じような開口を有するレジストパター
ンを用いることも可能であるが、図８ではイオン注入領
域をなるべく狭い領域に限定している。これは、次の理
由による。すなわち、ｎ⁺ 型エミッタ領域３ａのための
イオン注入では、ｐ型ベース領域４ａもそうであるが、
半導体薄膜２の深さ方向に一様な不純物プロファイルを
持たせ厚さ方向全体に渡って一様なバイポーラ動作をさ
せることが重要であることから、膜の厚さ方向の深い領
域にも不純物が注入されるようにイオン注入の条件を選
択する必要がある。つまり、通常よりも高い加速エネル
ギで不純物を注入する必要がある。しかし、この場合、
特に、原子量の大きなＡｓを高濃度にイオン注入する場
合ｎ⁺ 型エミッタ領域３ａのイオン注入により、イオン
注入領域の膜が深さ方向全体に渡って結晶が乱されてア
モルファス化されてしまう恐れがある。後の熱工程で横
方向に隣接する非イオン注入領域の半導体薄膜２として
の単結晶シリコン層を核とした再結晶化が十分に生じな
いと、結果として多結晶化してしまい、エミッタ拡散層
の抵抗が１桁程度まで増加してしまうという問題を引き
起こす。これは、バイポーラトランジスタの高周波性能
を大幅に低下させる。

【００３９】これに対して、本実施例のように、ｎ⁺ 型
エミッタ領域３ａのイオン注入領域を可能な限り限定す
ることにより、高抵抗の半導体領域を狭め、しかも、そ
の両側から再結晶させるようにして、単結晶化を十分に
容易に生じさせ、結果として抵抗の増大を防ぐことがで
きる。

【００４０】次に、図９に示したように、エミッタ引き
出し領域とコレクタ引き出し領域を形成する。具体的に
は、第２のマスク１４とレジストとをマスクにして、例
えばリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオ
ン注入などによりドーピングし、必要であればアニール
を行いｎ⁺ 型エミッタ引出し領域３ｂならびにｎ⁺ 型コ
レクタ引出し領域５ｂを形成する。なお、この場合は、
単に低抵抗な拡散層が形成できれば良いため、半導体薄
膜２の表面層付近にイオン注入すれば良く、前述したよ
うな多結晶化の問題は発生しない。また、ｎ⁺ 型エミッ
タ領域３ａ、ｎ⁺ 型エミッタ取出し領域３ｂ、ｎ⁺ 型コ
レクタ引出し領域５ｂのイオン注入の組み合わせと順序
は変えることができる。

【００４１】この時点で、基本的には、バイポーラ半導
体装置の基本部分は完成し、次にＭＯＳトランジスタ部
分の第１、第２のマスク１２、１４を除去して、あらか
じめソース・ドレインを形成していなかった場合には所
望の方法によりソース・ドレインの形成を行い、層間絶
縁膜を堆積し、配線工程を行う。

【００４２】まず、図１０に示したように、第１のマス
クと第２のマスクとを除去する。すなわち、本実施例に
おいては、第１のマスク１２として多結晶シリコン膜を
用いてきたことから、図４に関連して説明したように、
非絶縁性の膜がトランジスタの表面に隣接した構造を回
避するために、第２のマスク１４とともに除去すること
が望ましい。ここでは、第２のマスク１４として窒化膜
を用いているが、等方性のドライエッチングによれば、
窒化膜と多結晶シリコン膜とは共に、酸化膜に対して数
１０以上の選択比でエッチングすることが可能である。
そこで、保護膜１５としての酸化膜とストッパ膜１１あ
るいは１１”の酸化膜をストッパとして用い、第１のマ
スク１２と第２のマスク１４を完全に除去することが可
能である。

【００４３】また、この除去工程により、例えば、図１
０に示したように保護膜１５がフェンス状に残ってもＮ
Ｈ４Ｆ液等により、容易に除去することができる。ま
た、ここで残っているストッパ膜１１あるいは１１”に
ついても、その酸化膜はＮＨ４Ｆ液により除去でき、窒
化膜は熱リン酸等により除去できる。

【００４４】こうして、略十字型のパターン形状を有
し、段差の無い一枚板状の半導体薄膜２を形成した上
で、図示しない所望の層間絶縁膜や配線工程を施すこと
により、バイポーラ型トランジスタを完成させる。

【００４５】本製造方法によれば、少なくとも半導体薄
膜２の上面においては、はじめに形成したストッパ膜１
１を要部工程の最後まで残しておき、この結果として、
イオン注入以外の加工的なダメージが全く介在しない状
態で、半導体薄膜の上面に段差の無い構造を形成でき
る。従って、表面付近のキャリアの移動度の劣化を引き
起こさず、高性能のトランジスタを実現できる。

【００４６】ここで、上述した構造のバイポーラ型トラ
ンジスタにおいては、ｐ型ベース領域４ａとｐ⁺ 型ベー
ス引出し領域４ｂとを直接接続させるまでに横長の長方
形に接近させている。ここで、あまりに接近させると、
特に横長の長方形パターンの幅が狭い場合、ｐ⁺ 型ベー
ス引出し領域４ｂからｎ^- 型コレクタ領域５ａ中へ伸び
る空乏層により、ｎ^- 型コレクタ領域５ａ中の中性領域
の幅（縦方向）が狭まり、エミッタからベースを介して
コレクタヘ通じるキャリアの通り道が狭まる。その結果
として、ベースへ引き込まれることによるキャリアの伝
達効率の劣化や、電流密度が高まることによるいわゆる
カーク効果が起こりやすくなるといった問題が発生する
可能性がある。つまり、実際には、横長の長方形パター
ンの幅も含めて、ｐ⁺ 型ベース引出し領域４ｂと横長の
長方形パターンとの位置には最適値があることになる。
このとき、必ずしもｐ⁺ 型ベース領域４ｂが直接ｐ型ベ
ース領域４ａに接続する構成が望ましくない可能性があ
る。

【００４７】そのような場合には、例えば図５に示した
マスクの形成後に、図１１に示したように、あらかじ
め、ホウ素（Ｂ）などのｐ型不純物を場合によっては傾
斜をつけてイオン注入することにより、ｐ型ベース繋ぎ
領域４ｃを形成して、後で形成するｐ⁺ 型ベース取出し
領域４ｂとｐ型ベース領域４ａとのオフセットを防止す
ることができる。

【００４８】以上説明した実施例では、ｎ^- 型コレクタ
領域５ａの長さはｎ⁺ 型コレクタ引出し領域５ｂの形成
によって定まっているが、このときのフォトリソグラフ
ィの合わせずれにより数１００ｎｍ程度のばらつきが伴
い、これにより、特性の変動が起こりやすい。特に、エ
ミッタ・コレクタ間耐圧や電流増幅率などが変動してし
まう。

【００４９】図１２は、これを解決する製造方法を示す
工程断面図である。同図の工程は前述した図９に対応す
る。すなわち、図８のようにｐ型ベース領域４ａとｎ⁺
型エミッタ領域３ａを形成した後に、例えば多結晶シリ
コンや酸化膜や窒化膜などの側壁膜１３’を形成し、こ
の状態で横長の長方形部を露出させるレジストマスクを
介して、ひ素（Ａｓ）やリン（Ｐ）などのｎ型不純物を
イオン注入する。この場合、ｎ⁺ 型コレクタ引出し領域
５ｂを、ｎ⁺ 型エミッタ引出し領域と同時に形成してい
る。実際は、リソグラフィエ程は必ずしも必要ではな
い。

【００５０】これにより、縦長の長方形の幅と側壁膜１
３’の膜厚によりｎ^- 型コレクタ領域５ａの長さを設定
でき、ぱらつきの無い特性が実現できる。側壁膜として
多結晶シリコンを用いた場合も、図１０で示した剥離工
程により同時に除去できる。

【００５１】図１２に示した方法において、側壁膜１
３’を酸化膜や窒化膜で形成した場合には、側壁膜１
３’の形成によって露出したエミッタ側とコレクタ側の
ｎ⁺ 型拡散層上にサリサイドプロセスによる低抵抗シリ
サイド膜を選択形成することも可能である。これによ
り、エミッタおよびコレクタ抵抗を大幅に低減でき、高
周波特性が向上する。

【００５２】これまで説明した実施例では、縦長と長方
形パターンと横長の長方形パターンとによって素子領域
を形成していたが、両者とも必ずしも長方形パターンで
ある必要はない。

【００５３】図１３は、本発明において用いることがで
きるパターン形状を例示した概略図である。すなわち、
同図に示したように横長の長方形パターンの幅を、コレ
クタ側において広げた構造でも良い。これにより、図１
１において説明したようなｐ⁺ 型ベース引出し領域４ｂ
からｎ^- 型コレクタ領域５ａへの空乏層の張り出しがあ
ってもｎ^- 型コレクタ領域５ａの中性領域を確実に確保
でき、特性の劣化を抑えることが可能となる。

【００５４】図１４は、本発明において用いることがで
きる別のパターンを例示した概略図である。すなわち、
同図に示したように横長の長方形パターンの幅をｐ⁺ 型
ベース引出し領域４ｂから外れたコレクタ側で広げ、再
び任意の幅に狭くする構造でも良い。この構造によれ
ば、ｐ⁺ 型ベース引出し領域４ｂからｎ⁺ 型コレクタ引
出し領域５ｂへの実効距離（図中のＡ）をｐ型ベース領
域４ａからｎ⁺ 型コレクタ引出し領域５ｂへの距離（図
中のＢ）と同等以上に確保することが可能となる。逆
に、通常の横長の長方形パターンでは、実効距離Ａが距
離Ｂよりも小さくなる可能性が高い。一般に、ベース・
コレクタ間の接合耐圧ＢＶｃｂｏは最小のｎ^- 型コレク
タ領域５ａの長さで決まるため、より距離が小さなＡ側
で決まると、本来の耐圧が劣化することになる。ここ
で、一般に、ＢＶｃｂｏとエミッタ・コレクタ耐圧ＢＶ
ｃｅｏとは、次式の関係にある。 ＢＶｃｅｏ〜ＢＶｃｂｏ／（ｈ_fe）^n/2

【００５５】ここで、（ｈ_fe）は、電流増幅率であり、
数１０〜数１００程度、また、ｎは経験的に３〜５とい
われている。すなわち、上式から分かるように、ＢＶｃ
ｂｏが僅かに劣化してもＢＶｃｅｏはかなり劣化してし
まうことになる。このため、ＢＶｃｂｏを決めているｎ
−型コレクタ領域５ａの長さをどこでも同等にできる図
１４の構造は安定な素子特性を得る上で非常に重要であ
る。

【００５６】図１５は、本発明において用いることがで
きる別のパターンを例示した概略図である。すなわち、
同図は、縦長の長方形パターンについて変形した例を示
す。この場合は、横長の長方形パターンと交わる真性領
域付近では、縦長の長方形パターンの幅を狭くし、真性
領域外ではその幅を広げるようにしている。真性領域で
の幅を狭めることでｐ⁺ 型ベース引出し領域４ｂとｎ−
コレクタ領域５ａと間の接合容量を小さくし、外側で広
げることによりｐ⁺ 型ベース引出し領域４ｂによるベー
ス抵抗を低減して、高周波特性をより向上させることが
できる。

【００５７】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明はこれらの具体
例に限定されるものではない。

【００５８】例えば、以上説明した縦長及び横長の各パ
ターンについては、その実際の寸法を自由に変更し、ま
たそれらを任意に組み合わせても良い。

【００５９】また、以上説明した具体例では、ｎｐｎ型
のトランジスタを例に挙げたがｐｎｐ型のトランジスタ
についても本発明を同様に適用できる。さらに、本発明
の主旨を逸脱しない範囲でバイポーラトランジスタの各
領域のレイアウトを適宜変更することが可能であり、例
示した実施例に限定されない。

【００６０】

【発明の効果】本発明は、以上説明した形態で実施さ
れ、以下に説明する効果を奏する。まず、本発明によれ
ば、エミッタ領域とベース引出し領域となる半導体薄膜
を別々のリソグラフィー工程による別々のマスク材を用
いて形成されるもので、かつ、それぞれの領域を形成す
る拡散層がお互いにセルフアライン的に形成されてい
る。これにより、エミッタ領域とベース引出し領域とが
ベース幅以下にまで接近した構造が可能となる。従っ
て、ベース抵抗を従来よりも大幅に低減してバイポーラ
トランジスタの特性を顕著に改善することができる。

【００６１】さらに、ベース引出し領域への不純物導入
は、ベース幅を規定するベースおよびエミッタヘの不純
物導入よりも前に行うことにより、エミッタ領域および
ベース領域の不純物プロファイルとベース幅の設定を理
想的に形成できる。その結果として、高周波特性をはじ
めとする諸特性を改善し、また、このような高性能のバ
イポーラトランジスタを確実かつ安定して製造すること
ができる。

【００６２】また、本発明によれば、エミッタ領域に高
濃度に不純物を導入しても結晶性を十分に回復すること
が可能となり、エミッタ抵抗を低減することができる。

【００６３】さらに、本発明によれば、コレクタ領域の
空乏化を効果的に防止することができ、また、ベース・
コレクタ耐圧も十分に確保することができる。

【００６４】以上説明したように、本発明によれば、高
性能のバイポーラ型半導体装置を確実かつ容易に製造す
ることが可能となり、産業上のメリットは多大である。

【図面の簡単な説明】

【図１】図１は、本発明のバイポーラ型半導体装置を表
す概略図である。すなわち、図１（ａ）はバイポーラ型
半導体装置の半導体層を露出させて表した平面図、図１
（ｂ）〜（ｄ）は、それぞれ図１（ａ）中のＡ−Ａ’
線、Ｂ−Ｂ’線、及びＣ−Ｃ’線断面図である。また、
図１（ｅ）はＢｉＣＭＯＳ(bipolar CMOS)構造を形成し
た時のＭＯＳトランジスタ部のゲート長方向の断面図で
ある。

【図２】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。ここで、図２（ａ）は製
造工程途中の平面図、（ｂ）〜（ｄ）は、それぞれ
（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線断
面図、また、（ｅ）はＢｉＣＭＯＳ(bipolar CMOS)構造
を形成した時のＭＯＳトランジスタ部のゲート長方向の
断面図である。

【図３】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図４】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図５】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図６】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図７】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図８】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図９】図１のバイポーラ型半導体装置の製造方法を説
明する概略工程断面図である。

【図１０】図１のバイポーラ型半導体装置の製造方法を
説明する概略工程断面図である。

【図１１】図１のバイポーラ型半導体装置の製造方法を
説明する概略工程断面図である。

【図１２】図１のバイポーラ型半導体装置の製造方法を
説明する概略工程断面図である。

【図１３】本発明において用いることができるパターン
形状を例示した概略図である。

【図１４】本発明において用いることができるパターン
形状を例示した概略図である。

【図１５】本発明において用いることができるパターン
形状を例示した概略図である。

【図１６】従来のラテラル型バイポーラトランジスタの
平面構造を表す概略図である。

【符号の説明】

１ 絶縁層 ２ 半導体層 ３ａ、１２３ エミッタ領域 ３ｂ エミッタ引出し領域 ４ａ、１２４ａ ベース領域 ４ｂ、１２４ｂ ベース引出し領域 ５ａ、１２５ａ コレクタ領域 ５ｂ、１２５ｂ コレクタ引出し領域 ６Ｅ、１２６Ｅ エミッタ電極 ６Ｂ、１２６Ｂ ベース電極 ６Ｃ、１２６Ｃ コレクタ電極 １１ ストッパ膜 １２ 第１のマスク １３、１３’ 側壁 １４ 第１のマスク １５ 酸化膜フェンス １０２ 素子分離絶縁膜 １０４ ゲート電極多結晶シリコン １０６ ゲート電極シリサイド １０８ ゲート電極上層絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉 見 信 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 布 施 常 明 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 寺 内 衛 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 井 納 和 美 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (6)

【特許請求の範囲】
1. 【請求項１】絶縁物と、前記絶縁物の上に選択的に積層
   された半導体薄膜と、を備え、 前記半導体薄膜は、第１導電型のコレクタ領域と、第１
   導電型のエミッタ領域と、前記コレクタ領域と前記エミ
   ッタ領域とに挟まれ所定のベース幅を有する第２導電型
   のベース領域と、前記ベース領域に接続された第２導電
   型のベース引出し領域とを同一平面上に有し、 前記ベース領域と前記エミッタ領域とは、同一のマスク
   の端部から第１導電型の不純物と第２導電型の不純物と
   をセルフアラインメントプロセスにより導入することに
   より構成され、前記所定のベース幅は、前記第１導電型
   の不純物と前記第２導電型の不純物との拡散距離の差に
   より決定され、 前記ベース引出し領域は、前記エミッタ領域から前記所
   定のベース幅以下の距離を隔てて設けられていることを
   特徴とするバイポーラ型半導体装置。
2. 【請求項２】絶縁物と、前記絶縁物の上に選択的に積層
   された半導体薄膜と、を備え、 前記半導体薄膜は、第１導電型のコレクタ領域と、第１
   導電型のエミッタ領域と、前記コレクタ領域と前記エミ
   ッタ領域とに挟まれ所定のベース幅を有する第２導電型
   のベース領域と、前記ベース領域に接続された第２導電
   型のベース引出し領域とを同一平面上に有し、 前記ベース領域と前記エミッタ領域とは、同一のマスク
   の端部から第１導電型の不純物と第２導電型の不純物と
   をセルフアラインメントプロセスにより導入することに
   より構成され、前記所定のベース幅は、前記第１導電型
   の不純物と前記第２導電型の不純物との拡散距離の差に
   より決定され、 前記半導体薄膜は、さらに、前記第１導電型のエミッタ
   領域に接続された第１導電型のエミッタ引出し領域を有
   し、 前記エミッタ引出し領域は、第１導電型の第１の部分
   と、前記第１の部分と前記エミッタ領域との間に設けら
   れた第２の部分とを有することを特徴とするバイポーラ
   型半導体装置。
3. 【請求項３】前記ベース引出し領域は、前記ベース領域
   の両側にそれぞれ設けられ、 前記ベース引出し領域のそれぞれは、前記コレクタ領域
   の両側において前記コレクタ領域とそれぞれ接合部を有
   し、 前記接合部のそれぞれからのびる空乏層により前記コレ
   クタ領域が空乏化しないように、前記接合部の間隔が一
   定でないものとして構成されていることを特徴とする請
   求項１または２に記載のバイポーラ型半導体装置。
4. 【請求項４】絶縁物の上に所定のパターン形状を有する
   半導体薄膜が選択的に設けられ、前記半導体薄膜は第１
   導電型のコレクタ領域と、第１導電型のエミッタ領域
   と、前記コレクタ領域と前記エミッタ領域とに挟まれ所
   定のベース幅を有する第２導電型のベース領域と、前記
   ベース領域に接続された第２導電型のベース引出し領域
   とを同一平面上に有するバイポーラ型半導体装置の製造
   方法であって、 前記コレクタ領域は、絶縁層の上に設けられた半導体層
   に第１導電型の不純物を導入することにより形成し、 前記ベース引き出し領域は、前記半導体層の上に第１の
   マスクを形成し、前記第１のマスクの側面に側壁を形成
   し、その側壁の外側の前記半導体層に第２導電型の不純
   物を導入することによって形成し、 前記所定のパターン形状を有する半導体薄膜は、前記半
   導体層の上に前記第１のマスクと互いに交差するように
   第２のマスクを形成し、前記第１のマスクと共に前記半
   導体層の上に形成した状態で前記半導体層を選択的にエ
   ッチングし、さらに、等方性のエッチング方法により、
   前記半導体層をサイドエッチングすることにより、前記
   半導体層の側面を前記第１のマスクおよび前記第２のマ
   スクの端部よりも後退させて形成し、 前記ベース領域は、前記第２のマスクの片側に第２導電
   型の不純物を導入し、昇温してその不純物を前記半導体
   薄膜の面内方向に沿って拡散させることによって前記第
   ２のマスクの下に形成し、 前記エミッタ領域は、前記第２のマスクの片側に第１導
   電型の不純物を導入することにより形成することを特徴
   とするバイポーラ型半導体装置の製造方法。
5. 【請求項５】絶縁物の上に所定のパターン形状を有する
   半導体薄膜が選択的に設けられ、前記半導体薄膜は第１
   導電型のコレクタ領域と、第１導電型のエミッタ領域
   と、前記コレクタ領域と前記エミッタ領域とに挟まれ所
   定のベース幅を有する第２導電型のベース領域と、前記
   ベース領域に接続された第２導電型のベース引出し領域
   とを同一平面上に有するバイポーラ型半導体装置の製造
   方法であって、 前記コレクタ領域は、絶縁層の上に設けられた半導体層
   に第１導電型の不純物を導入することにより形成し、 前記ベース引き出し領域は、前記半導体層の上に第１の
   マスクを形成し、前記第１のマスクの側面に側壁を形成
   し、その側壁の外側の前記半導体層に第２導電型の不純
   物を導入することによって形成し、 前記所定のパターン形状を有する半導体薄膜は、前記半
   導体層の上に前記第１のマスクと互いに交差するように
   第２のマスクを形成し、前記第１のマスクと共に前記半
   導体層の上に形成した状態で前記半導体層を選択的にエ
   ッチングして形成し、 前記ベース領域は、前記第２のマスクの片側に第２導電
   型の不純物を導入し、 昇温してその不純物を前記半導体薄膜の面内方向に沿っ
   て拡散させることによって前記第２のマスクの下に形成
   し、 前記エミッタ領域は、前記第２のマスクの前記片側にお
   いて、前記半導体薄膜の端部を覆う第３のマスクを設
   け、前記第２のマスクと前記第３のマスクとの間の前記
   半導体薄膜に第１導電型の不純物を導入することにより
   形成することを特徴とするバイポーラ型半導体装置の製
   造方法。
6. 【請求項６】絶縁物の上に所定のパターン形状を有する
   半導体薄膜が選択的に設けられ、前記半導体薄膜は第１
   導電型のコレクタ領域と、第１導電型のエミッタ領域
   と、前記コレクタ領域と前記エミッタ領域とに挟まれ所
   定のベース幅を有する第２導電型のベース領域と、第２
   導電型のベース引出し領域と、前記ベース領域と前記ベ
   ース引出し領域とを接続する第２導電型のベース繋ぎ領
   域とを同一平面上に有するバイポーラ型半導体装置の製
   造方法であって、 前記コレクタ領域は、絶縁層の上に設けられた半導体層
   に第１導電型の不純物を導入することにより形成し、 前記ベース引き出し領域は、前記半導体層の上に第１の
   マスクを形成し、前記第１のマスクの側面に側壁を形成
   し、その側壁の外側の前記半導体層に第２導電型の不純
   物を導入することによって形成し、 前記ベース繋ぎ領域は、前記半導体層の上に前記第１の
   マスクと互いに交差するように第２のマスクを形成し、
   前記第２のマスクの前記片側において前記半導体薄膜に
   対して第２導電型の不純物を前記半導体薄膜の主面に対
   して斜めにイオン注入することにより形成し、 前記所定のパターン形状を有する半導体薄膜は、前記第
   １のマスクと前記第２のマスクとを共に前記半導体層の
   上に形成した状態で前記半導体層を選択的にエッチング
   して形成し、 前記ベース領域は、前記第２のマスクの片側に第２導電
   型の不純物を導入し、昇温してその不純物を前記半導体
   薄膜の面内方向に沿って拡散させることによって前記第
   ２のマスクの下に形成し、 前記エミッタ領域は、前記第２のマスクの前記片側にお
   いて前記半導体薄膜に第１導電型の不純物を導入するこ
   とにより形成することを特徴とするバイポーラ型半導体
   装置の製造方法。