JPH11260930A - 配線処理方法 - Google Patents

Abstract

(57)【要約】 【課題】チップレイアウト工程において、配線長による
遅延の悪化を抑え、ブロック間配線の配線長を短くし、
さらにブロック内配線の配線性を向上する配線処理方法
の提供。 【解決手段】ブロック内で閉じたプリミティブブロック
間の配線には、配線容量が大きい下層の配線層を優先的
に割り当て、ブロック間の配線では、配線容量の小さな
上層の配線層を優先的に割り当てて自動配線する、こと
を特徴とする。また、本発明は、ブロック間配線の始終
点であるプリミティブブロックの端子を自動配線する配
線層のグリッドに合うように前記プリミティブブロック
の端子位置を改良する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にＬＳＩチップのレイアウト工程における配線
処理方法及び方式に関する。

【０００２】

【従来の技術】従来、ＬＳＩチップのレイアウト工程に
おいて、プリミティブブロック間の配線は、プリミティ
ブブロックを配置した後、プリミティブブロックの端子
と配線する他のプリミティブブロックの端子とをプリミ
ティブブロックの下地に近い下の配線層から使用し、配
線チャネルが足りなくなった場合には上の配線層の配線
チャネルを使用していた。

【０００３】

【発明が解決しようとする課題】このため、従来の配線
処理方法においては、下の配線層は配線幅が細く、配線
容量が大きいため、配線が長くなればなるだけ遅延の悪
化率が大きくなり、遅延時間が増大する、という問題点
を有している。

【０００４】なお、半導体集積回路のチャネル配線にお
ける配線容量の低減を図る配線構造として、例えば特開
平９−１８１１８２号公報には、配線チャネル領域の幹
線方向および支線方向に複数の配線層を有する半導体集
積回路の配線構造の幹線方向の複数層内における少なく
とも２層の上下に隣接する配線層の配線トラックはその
トラック間隔の半分だけ幹線と直交する支線方向にずら
した構成とし、幹線方向配線において各配線層は互いに
重なり合うことがなくなり、配線容量を低減するように
した構成が提案されている。しかしながら、上記公報に
提案されている配線構造は、専ら、配線層の間隔および
そのずらしを特徴としたものであり、後述する本発明の
構成とは全く相違したものである。

【０００５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、チップレイアウ
ト工程において、配線長による遅延の悪化を抑える配線
処理方法及び方式を提供することにある。

【０００６】また本発明の他の目的は、ブロック間配線
の配線長を短くし、さらにブロック内配線の配線性を向
上する配線処理方法及び方式を提供することにある。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＬＳＩチップのレイアウト工程におい
て、ブロック内で閉じたプリミティブブロック間の配線
には、配線容量が大きい下層の配線層を優先的に割り当
て、ブロック間の配線では、配線容量の小さな上層の配
線層を優先的に割り当てて自動配線する、ことを特徴と
する。また、本発明は、ブロック間配線の始終点である
プリミティブブロックの端子を自動配線する配線層のグ
リッドに合うように前記プリミティブブロックの端子位
置を改良する。

【０００８】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明の配線処理方法は、その好
ましい実施の形態において、ＬＳＩチップのレイアウト
工程において、ブロック（マクロ）内に閉じたプリミテ
ィブブロック間の配線では、配線容量が大きい下の配線
層を優先的に割り当て、ブロック（マクロ）間の配線で
は、配線容量の小さな上の配線層を優先的に割り当てて
自動配線する。

【０００９】また、本発明の配線処理方法は、その好ま
しい実施の形態において、ブロック（マクロ）間配線の
始終点であるプリミティブブロックの端子を自動配線す
る配線層のグリッドに合うようにプリミティブブロック
の端子位置を改良するようにしたものである。

【００１０】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。

【００１１】ＬＳＩのチップレイアウトでは、同じブロ
ック内に配置されるプリミティブブロック間を配線する
ブロック内配線と、異なるブロック内に配置されるプリ
ミティブブロック間を配線するブロック間配線とに分け
られる。

【００１２】以下では、図１に示した概略図を用いて、
本発明の一実施例を説明する。

【００１３】図１を参照すると、ＬＳＩは、ブロック１
とブロック２の２つのブロックで構成され、ブロック１
内にはプリミティブブロック１００とプリミティブブロ
ック２００が存在し、ブロック２内にはプリミティブ３
００とプリミティブ４００とが存在する。またブロック
１内に存在するプリミティブブロック１００とプリミテ
ィブブロック２００を配線するブロック内配線１、及び
ブロック２内に存在のプリミティブ３００とプリミティ
ブ４００を配線するブロック内配線３とブロック内配線
４、及びブロック１内に存在するプリミティブ２００と
ブロック２内に存在するプリミティブ３００を配線する
ブロック間配線２とで構成される。

【００１４】図２は、本発明の一実施例を説明するため
の図であり、各配線層を、配線方向、配線幅、配線層の
重み付けについて表形式でまとめたものである。図３
は、本発明の一実施例の処理フローを説明するための流
れ図である。図１乃至図３を参照して、本発明の一実施
例の動作について説明する。

【００１５】図２を参照すると、チップの配線層が第１
層から第４層までで構成され、このうち、横軸配線は、
第１層、第３層で行い、縦軸配線は第２層、第４層で行
われる。また第１層、第２層の配線幅は細幅配線であ
り、第３層、第４層は太幅配線をある。

【００１６】配線層の重み付けとしては、第１層、第２
層はブロック内配線優先であり、第３層、第４層はブロ
ック間配線優先である。

【００１７】図３の流れ図を参照して、本発明の一実施
例のＬＳＩチップレイアウトの処理フローについて説明
する。

【００１８】接続情報から全ネットをブロック内接続と
ブロック間接続とに分類する（ステップＳ１）。

【００１９】全プリミティブブロックを接続情報を基に
配置する（ステップＳ２）。

【００２０】ステップＳ１で分類されたブロック間接続
の始終点であるプリミティブブロックの端子から第３層
の配線層、または第４層の配線層に直接引き出し配線出
来るように、プリミティブブロックの端子位置を概略配
線、及び、配線層の重み付けから（図２参照）、第３層
の配線層、または第４層の配線層のグリッドに改良移動
する（ステップＳ３）。

【００２１】配線層の重み付け（図２参照）からブロッ
ク間接続のみを行う（ステップ）Ｓ４）。

【００２２】配線層の重み付け（図２参照）から、ブロ
ック内配線のみを行う（ステップＳ５）。

【００２３】図１乃至図３を参照して、ステップＳ３、
Ｓ４、Ｓ５についてさらに説明する。

【００２４】ＬＳＩチップレイアウトのプリミティブブ
ロック間の配線を行うには、ステップＳ４、Ｓ５で、図
２に示した配線層の重み付けの項に従って配線する。

【００２５】プリミティブブロック２００とプリミティ
ブブロック３００との配線２は、横軸方向の配線であ
り、且つ、ブロック間配線であるため、ステップＳ４
で、第３層の配線層が優先的に割り当てられて配線す
る。

【００２６】ステップＳ３で、プリミティブブロック２
００、及び、プリミティブブロック３００の端子は第３
層の配線層のグリッドに改良移動してあるため、第３層
の配線層に直接引き出しが出来、且つ、第３層の配線層
を優先的に使用した配線ができる。

【００２７】プリミティブブロック１００とプリミティ
ブブロック２００との配線１は、横軸方向の配線であ
り、且つ、ブロック内配線であるため、ステップＳ５
で、第１層の配線層が優先的に割り当てられて配線す
る。

【００２８】プリミティブブロック３００とプリミティ
ブブロック４００との配線である配線３と配線４は、ブ
ロック内配線であり、且つ、配線３は横軸配線、配線４
は縦軸配線であることから、それぞれ、第１層と第２層
の配線層が、ステップＳ５で優先的に割り当てられて配
線される。

【００２９】遅延は配線の配線幅が細い場合には、配線
幅が太い場合と比べ、配線長による遅延の悪化率は大き
くなる。

【００３０】通常、ＬＳＩチップのレイアウトにおい
て、同一ブロック内のプリミティブブロック間のそれぞ
れの配線長は、異なるブロック内のプリミティブブロッ
ク間のそれぞれの配線よりも配線長が短い。

【００３１】このため、本実施例のように、配線長が長
くなるブロック間配線を優先的に配線幅の太い配線層に
割り当てることにより、配線長による遅延の悪化率を抑
えることが出来る。

【００３２】またブロック間配線の始終点であるプリミ
ティブブロックの端子位置を、ブロック間配線に割り当
てた配線層のグリッドに合わせることにより、ブロック
間配線の配線長を短くすることが可能であり、且つ、ブ
ロック内配線の配線チャネルを使用しないため、ブロッ
ク内配線の配線性も向上させる事が出来る。

【００３３】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００３４】本発明の第一の効果は、配線長が長くなる
ブロック間配線を優先的に配線幅の太い配線層に割り当
てることにより、配線長による遅延の悪化を抑えること
ができる、ということである。

【００３５】本発明の第二の効果は、ブロック間配線の
始終点であるプリミティブブロックの端子位置を、ブロ
ック間配線に割り当てた配線層のグリッドに合わせるこ
とにより、ブロック間配線の配線長を短くすることが可
能であり、且つ、ブロック内配線の配線チャネルを使用
しないために、ブロック内配線の配線性を向上させるこ
とが出来る、ということである。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するためのレイアウト
概略図である。

【図２】本発明の一実施例を説明するための図である。

【図３】本発明の一実施例の処理フローを説明するため
の流れ図である。

【符号の説明】

１００，２００、３００、４００ プリミティブブロッ
ク

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＬＳＩチップのレイアウト工程において、 ブロック内の配線には、配線容量が大きい微細配線を優
   先的に割り当て、ブロック間の配線では、配線容量の小
   さな太幅配線を優先的に割り当てることで自動配線す
   る、ことを特徴とする配線処理方法。
2. 【請求項２】ＬＳＩチップのレイアウト工程において、 ブロック内で閉じたプリミティブブロック間の配線に
   は、配線容量が大きい下層の配線層を優先的に割り当
   て、ブロック間の配線では、配線容量の小さな上層の配
   線層を優先的に割り当てることで自動配線する、ことを
   特徴とする配線処理方法。
3. 【請求項３】ブロック間配線の始終点であるプリミティ
   ブブロックの端子を自動配線する配線層のグリッドに合
   うように前記プリミティブブロックの端子位置を必要に
   応じて移動することで改良する、ことを特徴とする請求
   項１又は２記載の配線処理方法。
4. 【請求項４】ＬＳＩチップのレイアウト工程において、
   ブロック内配線とブロック間配線とで配線層の重み付け
   を変え、該配線層の重み付け情報から、ブロック内で閉
   じたプリミティブブロック間の配線には、配線容量が大
   きい下層の配線層を優先的に割り当て、ブロック間の配
   線では、配線容量の小さな上層の配線層を優先的に割り
   当て、且つ、ブロック間配線の始終点であるプリミティ
   ブブロックの端子を、自動配線する配線層のグリッドに
   合うように前記プリミティブブロックの端子位置を移動
   修正する、ことを特徴とする配線処理方法。
5. 【請求項５】ブロック内配線とブロック間配線とで配線
   層の重み付けを変え、 （ａ）接続情報から全ネットをブロック内接続とブロッ
   ク間接続とに分類する工程と、 （ｂ）ブロック内のプリミティブブロックを接続情報を
   基に配置する工程と、 （ｃ）分類されたブロック間接続の始終点であるプリミ
   ティブブロックの端子を自動配線する配線層のグリッド
   に合うように、前記プリミティブブロックの端子位置を
   移動する工程と、 （ｄ）配線層に関する重み付け情報から、配線容量の小
   さな上の配線層を優先的に割り当ててブロック間接続を
   行う工程と、 （ｅ）配線層に関する重み付け情報から、ブロック内で
   閉じたプリミティブブロック間の配線では、配線容量が
   大きい下の配線層を優先的に割り当てブロック内配線を
   行う工程、 を含むことを特徴とする配線処理方法。
6. 【請求項６】ＬＳＩチップのレイアウト方式において、 ブロック内で閉じたプリミティブブロック間の配線に
   は、配線容量が大きい下層の配線層を優先的に割り当
   て、ブロック間の配線では、配線容量の小さな上層の配
   線層を優先的に割り当てて自動配線する手段と、 ブロック間配線の始終点であるプリミティブブロックの
   端子を自動配線する配線層のグリッドに合うように前記
   プリミティブブロックの端子位置を必要に応じて移動修
   正する手段と、 を備えたことを特徴とする配線処理方式。