JPH03123055A - 自動配線方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は自動配線方法に係り、特にＧＡ　（ＧａｔｅＡ
ｒｒａｙ）やＳ　Ｃ（５ｔａｎｄａｒｄ　　Ｃｅ１ｌ　
）に代表されるＡ　Ｓ　Ｉ　Ｃ（Ａｐｐｌｉｃａｔｉｏ
ｎ　５ｐｅｃｉｆｉｃ　ＩｎｔｅｇｒａｔｅｄＣｌｒｃ
ｕｉｔ）の階層レイアウト（Ｌａｙｏｕｔ　）において
レイアウトＣＡＤ　（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　
Ｄｅｓｌｇｎ）を用いる自動配線方式に関する。

（従来の技術） 近年、自動レイアウト技術はニーズ（Ｎｅｅｄｓ）の高
まりと共に急激に進歩を遂げ、第３図に示されるような
階層性のないポリセル（Ｐｏ１ｙ　Ｃｅ１ｌ）方式から
、第４図に示されるような階層性のあるビルディングブ
ロック（Ｂｕｉｌｄｉｎｇ　Ｂｌｏｃｋ　）方式への転
換にみられるように、配置アルゴリズムおよび配線アル
ゴリズムの改良が進められてきた。

従来の階層性のあるレイアウト、いわゆる階層レイアウ
トにおける配線方法を、第５図を用いて説明する。チッ
プ上に、ブロックＡ、Ｂが分割されて配置されている。

ブロックＡには、列（Ｒｏｗ）状のセル領域ＡＲＩ、Ａ
Ｒ２，ＡＲ３が配列され、これらのセル領域ＡＲＩ、Ａ
Ｒ２゜ＡＲ３はチャネル領域ＡＣＨＩ、ＡＣＨ２゜ＡＣ
Ｈ３，ＡＣＨ４によって分離されている。またブロック
Ｂにも同様に、セル領域ＢＲＩ。

ＢＨ３，ＢＨ３およびチャネル領域ＢＣＨＩ。

ＢＣＨ２，ＢＣＨ３，ＢＣＨ４が配置されている。

またブロックＡ、Ｂの間には、ブロック間チャネルが設
けられている。

そしてブロックＡ、　　Ｂ間においては、ブロック間チ
ャネルを経由して配線が行なわれている。すなわち信号
ａ、　　ｂ、　　ｃ、　　ｄ、　　ｅが、それぞれブロ
ックＡの端子Ａａ’　、Ａｂ’　、Ａｃ’　、Ａｄ’Ａ
ｅ’およびブロックＢの端子Ｂａ’　、Ｂｂ’Ｂｃ’　
、Ｂｄ’　、Ｂｅ’を通り、ブロックＡのセルとブロッ
クＢのセルとを接続している。例えば信号ａに着目する
と、信号ａはブロックＡのセル領域ＡＲＩの端子Ａａか
ら出て、チャネル領域ＡＣＨＩからチャネル領域ＡＣＨ
２を通り、ブロック間チャネルを経て、さらにブロック
Ｂのチャネル領域ＢＣＨ３，ＢＣＨ２，ＢＣＨＩを通り
、セル領域ＢＲＩの端子Ｂａに接続されている。

しかし、こうした配線に対して理想的な配線を考えると
、第５図における破線に示されるように、信号ａはブロ
ックＡのセル領域ＡＲＩの端子Ａａから出て、チャネル
領域ＡＣＨＩを通り、ブロック間チャネルを経て、さら
にブロックＢのチャネル領域ＢＣＨＩを通り、セル領域
ＢＲＩの端子Ｂａに接続されることが望ましい。すなわ
ち上記の配線には、大きなロスが生じている。

このような配線ロスは、本質的に従来のレイアウト設計
の処理方法に原因がある。そこで従来の処理方法を、第
６図を用いて説明する。まずＬＳＩ　　（Ｌａｒｇｅ　
５ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ）
化するための回路情報を入力しくステップ１１）、この
回路情報に基づいて適当なアルゴリズムによりブロック
分割を行なう。（ステップ１２）。第５図に示した例に
おいては、ブロックＡ、　　Ｂに分割されている。なお
このブロック分割は、コンピュータによる自動レイアウ
トによって行なっても、人の手作業によって行なっても
よい。

次いで分割されたブロックごとに、ブロック間配線に必
要な端子の位置決めを行なう（ステップ１３）。そして
ブロック内のセル配置アルゴリズムに従って、セルのブ
ロック内配置を行なう（ステップ１４）。また同じく、
配線アルゴリズムに従い、セル間のブロック内配線を行
なう（ステップ１５）。その後、所定のアルゴリズムに
従って各ブロックを配置し、ブロック間の配線アルゴリ
ズムに従って各ブロックに位置決めされた端子を結線し
て、ブロック間配線を行なう（ステップ］６）。第５図
に示した例においては、ブロックＡ、Ｂそれぞれのブロ
ック内配線を完了した後に、所定のアルゴリズムに従っ
てブロックＡ、　Ｂを配置し、ブロック図間の配線に必
要な端子Ａａ’Ａｂ’　、Ａｃ’　、Ａｄ’　、Ａｅ’
およびＢａ’Ｂｂ’　、Ｂｃ’　、Ｂｄ’　、Ｂｅ’　
をブロック間の配線アルゴリズムに従って結ｉする。な
お、所定のアルゴリズムに従って各ブロックを配置する
換わりに、プログラム的には最初から決めておく場合も
ある。

このように従来の処理方法によれば、ブロック間配線と
ブロック内配線とはそれぞれ無関係かつ独立に行なわれ
ている。従って、こうした処理方法からは配線ロスが生
じるのも当然といえる。ブロック間配線とブロック内配
線とを無関係にしないための一番簡単な方法は、ブロッ
ク分割をしないことであるが、しかしこの方法は超ＬＳ
Ｉの分野には向かない。−度に大きな規模のセルの配置
および配線を行なうことになり、コンピュータの必要と
するメモリの増大および計算時間の増大を招くからであ
る。

またブロック間の配線ロスを減少させるために、例えば
第５図に示したブロック図間の配線に必要な端子Ａａ’
　、Ａｂ’　、Ａｃ’　、Ａｄ’　、Ａｅ’およびＢａ
’　　Ｂｂ’　　Ｂｅ’　　Ｂｄ’　　Ｂｅ’を接続す
べき順番に出すとか、絶対位置を指示するとかによって
、ある程度の効果を生むことは可能であるが、しかしそ
の結果としてブロック内に歪みが出て、ブロック内およ
びブロック間をトータルして考えると不適切な結果にな
ってしまう。

（発明が解決しようとする問題点） このように、従来の階層レイアウトにおける自動配線方
法はブロック間の配線においては配線ロスを生じ、この
配線ロスによって、ＬＳＩのチップサイズを増大させて
コストアップを招き、また同時に配線容量（キャパシタ
ンス）と配線抵抗を増大させてＬＳＩの動作スピードの
低下を招くという問題があった。

本発明は上記事情を考慮してなされたもので、階層レイ
アウトにおけるブロックとブロックとを接続する配線を
効率的に行なう自動配線方法を提供することを目的とす
る。

［発明の構成］ （問題を解決するための手段） 本発明による自動配線方法は、半導体装置の回路情報を
入力し、前記回路情報に基づいてブロック分割を行ない
、前記分割されたブロックごとにブロック間配線に必要
な端子を抽出し、前記抽出された端子の相対位置を指定
し、前記分割されたブロック内における前記セルのブロ
ック内配置を行ない、前記抽出された端子を除いて前記
セル間のブロック内配線を行ない、前記抽出された端子
によりブロック間配線を行なうことを特徴とする。

（作　用） 本発明による自動配線方法によって、ブロック間配線が
効率的に行なわれ、配線ロスが軽減される。

（実施例） 本発明の一実施例による階層レイアウトにおける自動配
線方法を、第１図および第２図を用いて説明する。第１
図は、本実施例による自動配線方式を示すフローチャー
ト、第２図は、本実施例による自動配線方式を適用して
処理したチップ上の配線を示す平面図である。

第１図において、まずＬＳＩ化するための回路情報を入
力する（ステップ１）。この回路情報に基づき適当なア
ルゴリズムによりブロック分割を行なう。（ステップ２
）。なおこのブロック分割は、コンピュータによる自動
レイアウトによって行なっても、人の手作業によって行
なってもよい。

次いで分割されたブロックごとに、ブロック間配線に必
要な端子の抽出を行なう（ステップ３）。

そしてこれらのブロック間配線に必要な端子の相対位置
の指定を行なう（ステップ４）。ここで特徴的なことは
、ブロック間配線に必要な端子の抽出およびこれらの相
対位置の指定を行なうにとどめ、これらの端子の位置決
めまでは行なわない点である。なおこのブロック間配線
に必要な端子の抽出も、コンピュータによる自動レイア
ウトによって行なっても、人の手作業によって行なって
もよい。

そしてブロック内のセル配置アルゴリズムに従って、セ
ルのブロック内配置を行なう（ステップ５）。また同じ
く、配線アルゴリズムに従い、セルとセルとのブロック
内配線を行なうが、このときステップ３において抽出し
ておいたブロック間配線に必要な端子については、この
ブロック内配線を行わないでおくことに特徴がある（ス
テップ６）。

その後、所定のアルゴリズムに従って各ブロックを配置
し、チップ全面において、抽出された端子によりブロッ
ク間配線を行なう（ステップ７）。

なお、所定のアルゴリズムに従って各ブロックを配置す
る代わりに、プログラム的には最初から決めておく場合
もある。

次に、第１図に示された本実施例による自動配線方法を
適用しして処理したチップ上の配線を、第２図に示す。

チップ上に、ブロックＡ、Ｂが分割されて配置されてい
る。ブロックＡには、列状のセル領域ＡＲＩ、ＡＲ２，
ＡＲ３が配列され、これらのセル領域ＡＲ１，ＡＲ２，
ＡＲ３はチャネル領域ＡＣＨＩ、ＡＣＨ２，ＡＣＨ３゜
ＡＣＨ４によって分離されている。またブロックＢにも
同様に、セル領域ＢＲＩ、ＢＲ２，ＢＲ３およびチャネ
ル領域ＢＣＨＩ、ＢＣＨ２゜ＢＣＨ３，ＢＣＨ４が配置
されている。またブロツクＡ、　　Ｈの間には、ブロッ
ク間チャネルが設けられている。

そしてブロックＡ、　　８間においては、ブロック間チ
ャネルを経由して配線が行なわれている。例えば信号ａ
に着目すると、信号ａはブロックＡのセル領域ＡＲＩの
端子Ａａから出て、チャネル領域ＡＣＨ２を通り、ブロ
ック間チャネルを経て、さらにブロックＢのチャネル領
域ＢＣＨＩを通り、セル領域ＢＲＩの端子Ｂａに接続さ
れる。これは、ブロックＡ、Ｂ間の配線において、最短
距離の配線になっている。同様にして、ブロックＡのセ
ルとブロックＢのセルとを接続している信号す、　　ｃ
。

ｄ、ｅは、それぞれ端子Ａｂと端子Ｂｂ、端子ＡＣと端
子Ｂｃ、端子Ａｄと端子Ｂｄ、端子Ａｅと端子Ｂｅの間
を、配線ロスを最小限にして接続されている。

このように本実施例によれば、ブロック間配線に必要な
端子の位置決めを行なわず、ブロック間配線に必要な端
子の抽出およびこれらの相対位置の指定を行なうにとど
め、ブロック内配置および抽出しておいたブロック間配
線に必要な端子を除いたブロック内配線を行なった後に
、チップ全面のブロック間配線を行なうため、配線の重
複が著しく軽減され、配線ロスを最小限に押さえること
ができ、配線を効率よく行なうことができる。従って、
チップサイズを減少させてコストダウンを図ることがで
きると共に、配線容量と配線抵抗を減少させて動作スピ
ード等のＩＣ特性を向上させることができる。

但し、上記実施例による自動配線方法においては、抽出
しておいたブロック間配線に必要な端子を除いたブロッ
ク内配線が既に決定され、チャネル幅も決められてから
、チップ全面にブロック間配線がなされるために、ブロ
ック間配線によって接続される信号ａ、　　ｂ、　　ｃ
、　　ｄ、　　ｅ、−が１００％の配線率で接続される
ことを保障できないという欠点がある。また、従来例に
おいては、ブロック間チャネルという狭い範囲しか見て
いないためコンピュータのメモリを軽減することができ
たが、上記実施例による自動配線方法においては、チッ
１ ２ プの全エリアが対象になるために、使用メモリの増大お
よび計算時間の増大をともない易いという欠点もある。

しかし、階層性のないレイアウトに比較すれば、ブロッ
ク間配線によって接続されなければならない信号Ａｉの
数は、全体の結線必要数に比べて著しく少なく、例えば
５００／１００００程度であるため、上記の欠点が実際
に問題となる可能性は極めて少ない。

なお、上記実施例においては、分割されたブロックごと
にブロック間配線に必要な端子の抽出を行なったのち、
ステップ４においてブロック間配線に必要な端子の相対
位置の指定を行なっているが、この相対位置の指定は行
なわなくともよい。

［発明の効果］ 本発明によれば、階層レイアウトにおけるブロックとブ
ロックとを接続する配線を効率的に行なうことができる
。

ローチャート、第２図は本実施例による自動配線方式を
適用しして処理したチップ上の配線を示す平面図、第３
図計階層性のないレイアウトを示す平面図、第４図は階
層性のあるレイアウトを示す平面図、第５図は従来の自
動配線方式を適用して処理したチップ上の配線を示す平
面図、第６図は従来の自動配線方式を示すフローチャー
トである。

ＡＲＩ、ＡＲ２，ＡＲ３，ＢＲＩ、ＢＨ３゜ＢＨ３・・
・セル領域、ＡＣＨｌ、ＡＣＨ２゜ＡＣＨ３，ＡＣＨ４
，ＢＣＨＩ、ＢＣＨ２゜ＢＣＨ３，ＢＣＨ４−・・チャ
ネル領域、ａ、ｂ、ｃ。

ｄ、ｅ−−−信号、Ａａ、、Ａｂ、Ａｃ、Ａｄ、Ａｅ。

Ｂａ、Ｂｂ、Ｂｅ、Ｂｄ、Ｂｅ、Ａａ’　、Ａｂ’Ａｃ
’　、Ａｄ’　、Ａｅ’　、Ｂａ’　、Ｂｂ’Ｂｅ’　
、Ｂｄ’　、Ｂｅ’　−・・端子。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 １、半導体装置の回路情報を入力し、 前記回路情報に基づいてブロック分割を行ない、前記分
   割されたブロックごとにブロック間配線に必要な端子を
   抽出し、 前記分割されたブロック内におけるセルのブロック内配
   置を行ない、 前記抽出された端子を除いて前記セル間のブロック内配
   線を行ない、 前記抽出された端子によりブロック間配線を行なう ことを特徴とする自動配線方法。 ２、特許請求の範囲第１項記載の自動配線方法において
   、前記分割されたブロックごとにブロック間配線に必要
   な端子を抽出した後に、前記抽出された端子の相対位置
   を指定することを特徴とする自動配線方法。