JPH11260934A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11260934A
JPH11260934A JP10058612A JP5861298A JPH11260934A JP H11260934 A JPH11260934 A JP H11260934A JP 10058612 A JP10058612 A JP 10058612A JP 5861298 A JP5861298 A JP 5861298A JP H11260934 A JPH11260934 A JP H11260934A
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JP
Japan
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gate electrode
polycrystalline silicon
semiconductor device
film
mos transistor
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JP10058612A
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Inventor
Takashi Nakabayashi
隆 中林
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 異なる仕事関数を有する材料で構成されたゲ
ート電極の使用によって、閾値電圧の異なるトランジス
タが容易に混在され得る半導体装置を提供する。 【解決手段】 半導体基板に素子分離領域を形成する工
程と、該半導体基板の上に第１の絶縁膜及び多結晶シリ
コン膜を形成し、該第１の絶縁膜及び多結晶シリコン膜
を所定の形状にパターニングして、第１のＭＯＳトラン
ジスタのゲート電極を形成する工程と、該半導体基板を
覆うように金属膜を形成し、該金属膜を所定の形状にパ
ターニングして、第２のＭＯＳトランジスタのゲート電
極を形成する工程と、を包含する半導体装置の製造方法
によって、多結晶シリコンから形成された多結晶シリコ
ンゲート電極を有する第１のＭＯＳトランジスタと、少
なくとも１種類以上の金属から形成された金属ゲート電
極を有する第２のＭＯＳトランジスタと、を備え、該第
１及び第２のＭＯＳトランジスタの両方が同一のウエル
内に設けられている半導体装置を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、異なる仕事関数を有する材料
から構成されたゲート電極の使用によって得られる、異
なる閾値電圧レベルを有するトランジスタを含む半導体
装置、及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路に対して、従来か
らある高速化の要求に加えて、低消費電力化の要求が高
まっている。このうちの高速化の実現に関しては、素
子、特にトランジスタのゲート長の縮小が最も適した手
段であり、これによって、現在では０．２５μｍルール
に従って形成された微細トランジスタが量産される段階
に至っている。一方、低消費電力化の実現に関しては、
電源電圧の低減が最も適した手段であり、０．５μｍル
ール以降のトランジスタにおいては、電源電圧が５Ｖ系
から３Ｖ系へと移行してきている。
【０００３】しかし、上記のような電源電圧の低減は、
トランジスタの駆動能力を劣化させる要因となり、逆に
ゲート長の縮小は、短チャネル効果などによってリーク
電流を増大させる要因となる。これより、上記の高速化
要求と低消費電力化要求とは、トレードオフの関係にあ
ることになり、これらの相反する２つの要求を如何にし
て両立させていくかが、携帯機器を含めた今後のマルチ
メディア用ＬＳＩの開発における最大の課題となってい
る。
【０００４】上記の問題点を解決することを目的とし
て、閾値電圧の異なる数種類のトランジスタを組み合わ
せる方法が、例えば特開平５−２１０９７６号公報に開
示されている。また、例えば特開平６−５３４９６号公
報には、基板電位の制御を通じて閾値電圧を複数のレベ
ルに制御する方法が、提案されている。
【０００５】図１３（ａ）〜（ｅ）は、例えば特開平５
−２１０９７６号公報に示されるような、異なる閾値電
圧を有する複数のトランジスタを組み合わせて構成され
る半導体装置を形成するための、従来技術を用いた場合
の製造工程断面図である。
【０００６】具体的には、まず図１３（ａ）において、
Ｐ型半導体基板８０１にＮ型ウェル領域８０２、Ｐ型ウ
ェル領域８０３、及び素子分離領域８０４を、それぞれ
形成する。次に、図１３（ｂ）において、所定のパター
ンを有するように形成されたフォトレジスト８０５をマ
スクとして使用して、Ｎ型ウェル領域８０２の中の任意
の活性領域に不純物を注入し、Ｎ型ウェル領域８０２の
他の部分とは異なる不純物濃度を有する不純物拡散領域
８０６を形成する。さらに、図１３（ｃ）では、フォト
レジスト８０５を除去した後に異なったパターンを有す
る新たなフォトレジスト８０７を形成し、それをマスク
として使用して、Ｐ型ウェル領域８０３の中の任意の活
性領域に不純物を注入し、Ｐ型ウェル領域８０３の他の
部分とは異なる不純物濃度を有する不純物拡散領域８０
８を形成する。続いて、フォトレジスト８０７を除去し
た後に、絶縁膜８０９、Ｎ型多結晶シリコン膜８１０、
及び酸化膜８１１を順次形成し、さらに所定の形状のフ
ォトレジスト８１２をそれらの上に形成する。そして、
フォトレジスト８１２をマスクとするパターニングによ
って、図１３（ｄ）に示すように所定の形状を有するゲ
ート電極を形成する。その後に、図１３（ｅ）に示すよ
うに、Ｐ型ソース／ドレイン拡散領域８１３及びＮ型ソ
ース／ドレイン拡散領域８１４を形成した後に層間膜８
１５を堆積し、さらに層間膜８１５の所定の箇所に形成
したスルーホールを通じてＰ型及びＮ型ソース／ドレイ
ン拡散領域８１３及び８１４に接続する金属配線８１６
を形成し、製造工程が完了する。
【０００７】このように形成された半導体装置において
は、Ｎ型ウェル領域８０２の中には、チャネル領域が不
純物拡散領域８０６によって形成されているトランジス
タと、そうではないトランジスタと、の２種類が形成さ
れている。同様に、Ｐ型ウェル領域８０３の中には、チ
ャネル領域が不純物拡散領域８０８によって形成されて
いるトランジスタと、そうではないトランジスタと、の
２種類が形成されている。これらの２種類のトランジス
タに対して、その一方が低めの閾値電圧（例えば０．３
Ｖ）を有し、他方が高めの閾値電圧（例えば０．８Ｖ）
を有するように、Ｎ型ウェル領域８０２及びＰ型ウェル
領域８０３の不純物濃度、並びに不純物拡散領域８０６
及び８０８に対する不純物注入量を制御する。
【０００８】このように異なる閾値電圧を有する複数の
トランジスタを備えることによって、図１３を参照して
説明した半導体装置では、回路停止（スタンバイ）時に
おいては、閾値の高いトランジスタをオフすることによ
って回路の消費電力を低減し、一方、回路動作時には、
高い閾値電圧を有するトランジスタを常にオン状態にし
た上で閾値電圧が低く駆動能力の高いトランジスタを動
作させることによって、高速性を得ることができる。す
なわち、特開平５−２１０９７６号公報に開示される半
導体装置では、付加的な不純物注入処理の実施（所定の
箇所への付加的な不純物拡散領域の形成）によって、閾
値電圧を制御している。
【０００９】これに対して、特開平６−５３４９６号公
報に示される半導体装置では、所定のレベルの基板バイ
アス電圧の印加を通じて基板電位を変化させることによ
って、トランジスタの閾値電圧を変化させる。但し、そ
の動作原理は、特開平５−２１０９７６号公報に開示さ
れる半導体装置の動作原理と、実質的に同一である。
【００１０】このように、上述の各々の従来技術におい
ては、回路動作時には、閾値が低く駆動能力の高いトラ
ンジスタを用い、回路停止（スタンバイ）時には、閾値
が高くリーク電流の少ないトランジスタを用いて電流パ
スをカットする。これによって、高速性と低消費電力性
との両立を、可能にしている。
【００１１】
【発明が解決しようとする課題】しかし、上記のような
従来技術は、何れも好ましくない問題点を呈する。
【００１２】すなわち、特開平５−２１０９７６号公報
に開示されるような従来技術の製造方法では、付加的な
不純物拡散領域８０６及び８０８を形成するために、イ
オン注入工程が増加するという問題を有している。しか
し、そのような工程数の増加は、製造に必要な時間及び
コストの増加など、好ましくない問題を生じさせる。
【００１３】さらに、この場合に要求されるのは基板中
の浅い箇所への不純物ドーピングである。しかし、本願
発明者らの検討によれば、このような浅いチャネルドー
ピング（低エネルギー注入）では、以下に述べるような
問題点が発生する。
【００１４】すなわち、一般に閾値電圧制御のためのイ
オン注入工程では、フォトレジストに対するダメージの
発生や注入イオンのチャネリングの発生を避ける目的
で、注入面の上に薄い保護酸化膜を形成する。一方、注
入工程の実施に伴ってレジストアッシング工程や洗浄工
程が行われるが、注入処理の繰り返しに伴って上記のア
ッシングや洗浄が繰り返されると、次第に保護酸化膜が
薄くなっていく。さらに、保護酸化膜は注入時にダメー
ジを受けることから、そのエッチングレートは速くな
り、また不均一にエッチングされる。この結果、引き続
く次の注入工程においては、ウエハ面内で、保護酸化膜
の厚さが大きくばらつく。
【００１５】図１２は、Ｎチャネルトランジスタにおけ
る保護酸化膜の厚さ（横軸）と閾値電圧Ｖｔ（縦軸）と
の間の関係を示すグラフである。具体的には、ゲート長
Ｌｇ＝０．５μｍ及びゲート酸化膜の厚さＴox＝７ｎｍ
のＮチャネル型トランジスタにおいて、閾値電圧制御の
ためのＢＦ2イオンの注入を、加速電圧３０ｋｅＶ及び
ドーズ量３×１０12ｃｍ-2という条件で行った場合、並
びに加速電圧５０ｋｅＶ及びドーズ量２×１０12ｃｍ-2
という条件で行った場合、のそれぞれにおけるデータを
示している。
【００１６】これより、特に微細なトランジスタの形成
時に求められる浅いチャネルドーピングの実施時に必要
な低エネルギー注入（図１２では、加速電圧３０ｋｅＶ
の場合にあたる）において、閾値電圧が大きな変動（膜
厚依存性）を示している。さらに、このような閾値電圧
の保護酸化膜の厚さに対する依存性は、浅いチャネルド
ーピングを形成するに従って、大きくなっていく。
【００１７】この問題を解決するためには、個々の注入
処理に先立って、保護酸化膜をその都度形成し直す必要
があるが、実際には工程数の大幅な増加を招くので、好
ましい対応策ではない。
【００１８】一方、特開平６−５３４９６号公報に示さ
れる半導体装置では、基板電位を通じての制御の対象と
なる全てのトランジスタに対して、必要な基板バイアス
電圧を印加するためのコンタクトを設ける必要があると
ともに、所定の基板バイアス電圧を発生するための発生
回路の設置も、必要である、これらのために、回路の占
有面積が増大し、半導体装置の全体サイズの小型化が困
難になるという問題を有している。
【００１９】本発明は、以上のような課題を解決するた
めになされたものであり、その目的は、（１）異なる仕
事関数を有する材料で構成されたゲート電極の使用によ
って、閾値電圧の異なるトランジスタが容易に混在され
得る半導体装置を提供すること、並びに（２）そのよう
な半導体装置の製造方法を提供すること、にある。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
多結晶シリコンから形成された多結晶シリコンゲート電
極を有する第１のＭＯＳトランジスタと、少なくとも１
種類以上の金属から形成された金属ゲート電極を有する
第２のＭＯＳトランジスタと、を備えており、該第１及
び第２のＭＯＳトランジスタの両方が同一のウエル内に
設けられていて、そのことによって、上記の目的が達成
される。
【００２１】ある実施形態では、前記第１のＭＯＳトラ
ンジスタのチャネル領域の不純物濃度が、前記第２のＭ
ＯＳトランジスタのチャネル領域の不純物濃度とは異な
るレベルに設定されている。
【００２２】前記第１及び第２のＭＯＳトランジスタ
は、ＳＯＩ構造を有する基板に形成され得る。
【００２３】前記第２のＭＯＳトランジスタの前記金属
ゲート電極は、タングステン、タングステンシリサイ
ド、モリブデン、モリブデンシリサイド、チタン、及び
チタンシリサイドからなるグループから選択された少な
くとも１種類の材料で形成され得る。
【００２４】或いは、前記第２のＭＯＳトランジスタの
前記金属ゲート電極は、チタンナイトライド或いはタン
グステンナイトライドからなる第１層と、タングステ
ン、モリブデン、或いはチタンからなる第２層と、を含
む多層構造を有していてもよい。
【００２５】ある場合には、前記第２のＭＯＳトランジ
スタの前記金属ゲート電極が、タングステン或いはタン
グステンシリサイドから形成され、前記第１のＭＯＳト
ランジスタの前記多結晶シリコンゲート電極が、多結晶
シリコンからなる第１層とタングステン或いはタングス
テンシリサイドからなる第２層とを含む多層構造を有し
ている。
【００２６】他の場合には、前記第２のＭＯＳトランジ
スタの前記金属ゲート電極が、モリブデン或いはモリブ
デンシリサイドから形成され、前記第１のＭＯＳトラン
ジスタの前記多結晶シリコンゲート電極が、多結晶シリ
コンからなる第１層とモリブデン或いはモリブデンシリ
サイドからなる第２層とを含む多層構造を有している。
【００２７】さらに他の場合には、前記第２のＭＯＳト
ランジスタの前記金属ゲート電極が、チタン或いはチタ
ンシリサイドから形成され、前記第１のＭＯＳトランジ
スタの前記多結晶シリコンゲート電極が、多結晶シリコ
ンからなる第１層とチタン或いはチタンシリサイドから
なる第２層とを含む多層構造を有している。
【００２８】本発明の他の局面による半導体装置は、第
１導電型の多結晶シリコンから形成されたゲート電極を
有する第１のＭＯＳトランジスタと、第２導電型の多結
晶シリコンから形成されたゲート電極を有する第２のＭ
ＯＳトランジスタと、を備えており、該第１及び第２の
ＭＯＳトランジスタの両方が同一のウエル内に設けられ
ていて、そのことによって、前述の目的が達成される。
【００２９】ある実施形態では、前記第１のＭＯＳトラ
ンジスタのチャネル領域の不純物濃度が、前記第２のＭ
ＯＳトランジスタのチャネル領域の不純物濃度とは異な
るレベルに設定されている。
【００３０】本発明による半導体装置の製造方法は、半
導体基板に素子分離領域を形成する工程と、該半導体基
板の上に第１の絶縁膜及び多結晶シリコン膜を形成し、
該第１の絶縁膜及び多結晶シリコン膜を所定の形状にパ
ターニングして、第１のＭＯＳトランジスタのゲート電
極を形成する工程と、該半導体基板を覆うように金属膜
を形成し、該金属膜を所定の形状にパターニングして、
第２のＭＯＳトランジスタのゲート電極を形成する工程
と、を包含しており、そのことによって、前述の目的が
達成される。
【００３１】ある実施形態では、前記第２のＭＯＳトラ
ンジスタのゲート電極の形成工程は、前記第１のＭＯＳ
トランジスタのゲート電極以外の箇所の前記第１の絶縁
膜を除去する工程と、第２の絶縁膜を形成する工程と、
を含み、前記金属膜は該第２の絶縁膜の上に形成され、
該金属膜の所定の形状へのパターニング時に該第２の絶
縁膜も同じ形状にパターニングされる。
【００３２】前記第１の絶縁膜と第２の絶縁膜とは、同
じ材料から形成され且つ実質的に同じ厚さを有し得る。
【００３３】或いは、前記第１の絶縁膜と第２の絶縁膜
とは異なる材料から形成され得る。また、前記第１の絶
縁膜と第２の絶縁膜とは異なる厚さを有し得る。
【００３４】本発明の他の半導体装置の製造方法は、半
導体基板に素子分離領域を形成する工程と、該半導体基
板の上に絶縁膜及び多結晶シリコン膜を形成する工程
と、該多結晶シリコン膜を所定の形状にパターニングす
る工程と、金属膜を堆積する工程と、該多結晶シリコン
膜及び該金属膜を所定の形状にパターニングして、ゲー
ト電極を形成する工程と、を包含しており、そのことに
よって、前述の目的が達成される。
【００３５】以上のような本発明の半導体装置の製造方
法において、前記金属膜は、タングステン、タングステ
ンシリサイド、モリブデン、モリブデンシリサイド、チ
タン、及びチタンシリサイドからなるグループから選択
された少なくとも１種類の材料で形成され得る。
【００３６】或いは、前記金属膜が、チタンナイトライ
ド或いはタングステンナイトライドからなる第１層と、
タングステン、モリブデン、或いはチタンからなる第２
層と、を含む多層膜であってもよい。
【００３７】本発明のさらに他の半導体装置の製造方法
は、半導体基板に素子分離領域を形成する工程と、該半
導体基板の上に絶縁膜及び第１導電型の多結晶シリコン
膜を形成する工程と、該多結晶シリコン膜の所定の領域
の導電型を、該第１の導電型とは逆の第２の導電型に変
える工程と、該第１導電型及び第２導電型の多結晶シリ
コン膜を所定の形状にパターニングして、ゲート電極を
形成する工程と、を包含しており、そのことによって、
前述の目的が達成される。
【００３８】本発明のさらに他の半導体装置の製造方法
は、半導体基板に素子分離領域を形成する工程と、該半
導体基板の上に絶縁膜及び非ドープ多結晶シリコン膜を
形成する工程と、該多結晶シリコン膜の第１の領域の導
電型を、第１の導電型に設定する工程と、該多結晶シリ
コン膜の該第１の領域とは異なる第２の領域の導電型
を、該第１の導電型とは逆の第２の導電型に設定する工
程と、該多結晶シリコン膜の該第１及び第２の領域を所
定の形状にパターニングして、ゲート電極を形成する工
程と、を包含しており、そのことによって、前述の目的
が達成される。
【００３９】なお、以上のような様々な特徴を有する本
発明の半導体装置の製造方法においては、複数のＭＯＳ
トランジスタが形成され得る。その際には、複数のＭＯ
Ｓトランジスタのうちの少なくとも一つのチャネル領域
に不純物ドーピング処理を行って、該チャネル領域の仕
事関数を変化させることができる。
【００４０】以上のような特徴を有する本発明の半導体
装置及びその製造方法によれば、同一の導電型のトラン
ジスタにおいて、Ｎ型多結晶シリコンゲート電極及びＰ
型多結晶シリコンゲート電極の併用、或いは多結晶シリ
コンゲート電極と金属ゲート電極との併用などによっ
て、一つの半導体装置の中に、異なる閾値電圧を有する
トランジスタを容易に形成することができる。
【００４１】
【発明の実施の形態】以下では、本発明の幾つかの実施
形態による半導体装置及びその製造方法について、添付
の図面を参照しながら説明する。
【００４２】（第１の実施形態）図１（ａ）〜（ｆ）
は、本発明の第１の実施形態における半導体装置の製造
方法を示す工程断面図である。
【００４３】まず、図１（ａ）において、Ｐ型シリコン
基板１０１の所定の箇所に周知の製造技術を用いて、Ｎ
型ウェル領域１０２、Ｐ型ウェル領域１０３、及び素子
分離領域１０４をそれぞれ形成する。
【００４４】次に、図１（ｂ）において、これらの各領
域が形成されている基板１０１の全面を覆うように、ゲ
ート酸化膜として機能することになる厚さが例えば約６
ｎｍの酸化膜１０５を、ドライ酸化法或いはウェット酸
化法を用いて形成する。その後に、厚さが例えば約２０
０ｎｍのＮ型多結晶シリコン膜１０６を、例えば気相成
長法を用いて、酸化膜１０５の上に形成する。
【００４５】続いて、図１（ｃ）に示すように、所定の
パターンのフォトレジスト１０７をＮ型多結晶シリコン
膜１０６の上に形成後に、フォトレジスト１０７をマス
クとして使用して、多結晶シリコン膜１０６を、例えば
ＲＩＥドライエッチング法を用いて異方性エッチングし
て、所定のパターンのＮ型多結晶シリコンゲート電極１
０８を形成する。
【００４６】さらに、図１（ｄ）に示すように、フォト
レジスト１０７を除去した後に、気相成長法或いは高温
スパッタ法を用いて、厚さが例えば約２００ｎｍのタン
グステン膜１０９を、Ｎ型多結晶シリコン電極１０８を
含めて上記で形成された構成の上面を覆うように、形成
する。さらにその上には、厚さが例えば約１００ｎｍの
酸化膜１１０を、形成する。なお、タングステン膜１０
９の代わりに、モリブデン膜やチタン膜などの他の金属
膜、或いはチタンナイトライド等の金属化合物膜、さら
にはそれらを組み合わせた多層膜を用いても、構わな
い。
【００４７】そして、図１（ｅ）に示すように、所定の
パターンの新たなフォトレジスト１１１を酸化膜１１０
の上に形成し、これをマスクとして使用して、酸化膜１
１０及びタングステン膜１０９を例えばＲＩＥドライエ
ッチング法を用いて異方性エッチングして、所定のパタ
ーンのタングステンゲート電極（金属ゲート電極）１１
２を形成する。
【００４８】最後に、図１（ｆ）に示すように、Ｐ型ソ
ース／ドレイン拡散領域１１３及びＮ型ソース／ドレイ
ン拡散領域１１４を形成した後に層間膜１１５を堆積
し、さらに層間膜１１５の所定の箇所に形成したスルー
ホールを通じてＰ型及びＮ型ソース／ドレイン拡散領域
１１３及び１１４に接続する金属配線１１６を形成し、
製造工程が完了する。
【００４９】以上のように構成された本実施形態におけ
る半導体装置の動作を、Ｎチャネル型トランジスタの場
合において説明する。
【００５０】この半導体装置において、典型的には、Ｎ
型多結晶シリコンゲート電極１０８の仕事関数は約４．
３ｅＶであり、一方、タングステンゲート電極１１２の
仕事関数は約４．６Ｖである。この場合に得られるサブ
スレッショルド特性の測定例を、図７に示す。すなわ
ち、図７は、ゲート印加電圧Ｖｇ（横軸）に対するドレ
イン電流Ｉｄ（縦軸）の変化の様子を示すグラフであっ
て、黒丸プロット（n+Poly-Si）は、Ｎ型多結晶シリコ
ンゲート電極１０８に関するデータであり、白丸プロッ
ト（Ｗ）は、タングステンゲート電極１１２に関するデ
ータである。
【００５１】図７より、Ｎ型多結晶シリコンゲート電極
１０８のデータとタングステンゲート電極１１２のデー
タとの間には、線形部分で約０．３Ｖの差が存在してい
る。従って、この点を利用することによって、Ｎ型多結
晶シリコンゲート電極１０８とタングステンゲート電極
１１２との併用により、基板濃度が同一であっても閾値
電圧に約０．３Ｖの差があるトランジスタを形成するこ
とができることがわかる。具体的には、例えば、Ｎ型多
結晶シリコンゲート電極１０８を有するトランジスタの
閾値電圧を約０．５Ｖに設定する場合に、タングステン
ゲート電極１１２を有するトランジスタの閾値電圧は約
０．８Ｖとなる。このようなトランジスタは、オフリー
ク電流が十分に小さい（典型的には約１００ｆＡ／μｍ
以下）ので、回路停止時のカットオフトランジスタ或い
は回路動作時のカットパストランジスタとして、使用さ
れ得る。
【００５２】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【００５３】以上のように、本実施形態によれば、不純
物注入工程を増加させることなく、多結晶シリコンゲー
ト電極と金属ゲート電極とを併用することによって、閾
値電圧の異なるトランジスタが併存する半導体装置を容
易に形成することができる。
【００５４】（第２の実施形態）図２（ａ）〜（ｆ）
は、本発明の第２の実施形態における半導体装置の製造
方法を示す工程断面図である。
【００５５】まず、図２（ａ）において、Ｐ型シリコン
基板２０１の所定の箇所に周知の製造技術を用いて、Ｎ
型ウェル領域２０２、Ｐ型ウェル領域２０３、及び素子
分離領域２０４をそれぞれ形成する。
【００５６】次に、図２（ｂ）において、これらの各領
域が形成されている基板２０１の全面を覆うように、ゲ
ート酸化膜として機能することになる厚さが例えば約６
ｎｍの酸化膜２０５を、ドライ酸化法或いはウェット酸
化法を用いて形成する。その後に、厚さが例えば約２０
０ｎｍのＮ型多結晶シリコン膜２０６を、例えば気相成
長法を用いて、酸化膜２０５の上に形成する。
【００５７】続いて、図２（ｃ）に示すように、所定の
パターンのフォトレジスト２０７をＮ型多結晶シリコン
膜２０６の上に形成後に、フォトレジスト２０７をマス
クとして使用して、多結晶シリコン膜２０６を、例えば
ＲＩＥドライエッチング法を用いて異方性エッチングし
て、所定のパターンのＮ型多結晶シリコンゲート電極２
０８を形成する。なお、このエッチングでは、酸化膜２
０５も、Ｎ型多結晶シリコンゲート電極２０８に対応す
る形状にパターニングされる。
【００５８】さらに、図２（ｄ）に示すように、フォト
レジスト２０７を除去した後に、ゲート酸化膜として機
能することになる厚さが例えば約６ｎｍの新たな酸化膜
２０９を、Ｎ型多結晶シリコン電極２０８を含めて上記
で形成された構成の上面を覆うように、ドライ酸化法、
ウェット酸化法、或いは気相成長法を用いて形成する。
その後に、気相成長法或いは高温スパッタ法を用いて、
厚さが例えば約２００ｎｍのタングステン膜２１０を、
酸化膜２０９の上に形成する。さらにその上には、厚さ
が例えば約１００ｎｍの酸化膜２１１を、形成する。な
お、タングステン膜２１０の代わりに、モリブデン膜や
チタン膜などの他の金属膜、或いはチタンナイトライド
等の金属化合物膜、さらにはそれらを組み合わせた多層
膜を用いても、構わない。
【００５９】そして、図２（ｅ）に示すように、所定の
パターンの新たなフォトレジスト２１２を酸化膜２１１
の上に形成し、これをマスクとして使用して、酸化膜２
１１及びタングステン膜２１０を例えばＲＩＥドライエ
ッチング法を用いて異方性エッチングして、所定のパタ
ーンのタングステンゲート電極（金属ゲート電極）２１
３を形成する。
【００６０】最後に、図２（ｆ）に示すように、Ｐ型ソ
ース／ドレイン拡散領域２１４及びＮ型ソース／ドレイ
ン拡散領域２１５を形成した後に層間膜２１６を堆積
し、さらに層間膜２１６の所定の箇所に形成したスルー
ホールを通じてＰ型及びＮ型ソース／ドレイン拡散領域
２１４及び２１５に接続する金属配線２１７を形成し、
製造工程が完了する。
【００６１】以上のように構成された本実施形態におけ
る半導体装置の動作を、Ｎチャネル型トランジスタの場
合において説明する。
【００６２】この半導体装置においても、典型的には、
Ｎ型多結晶シリコンゲート電極２０８の仕事関数は約
４．３ｅＶであり、一方、タングステンゲート電極２１
３の仕事関数は約４．６Ｖである。この場合に得られる
サブスレッショルド特性は、第１の実施形態に関連して
参照した図７に示すものと同様であり、Ｎ型多結晶シリ
コンゲート電極２０８とタングステンゲート電極２１３
との併用により、基板濃度が同一であっても閾値電圧に
約０．３Ｖの差があるトランジスタを形成することがで
きる。具体的には、例えば、Ｎ型多結晶シリコンゲート
電極２０８を有するトランジスタの閾値電圧を約０．５
Ｖに設定する場合に、タングステンゲート電極２１３を
有するトランジスタの閾値電圧は約０．８Ｖとなる。こ
のようなトランジスタは、オフリーク電流が十分に小さ
い（典型的には約１００ｆＡ／μｍ以下）ので、回路停
止時のカットオフトランジスタ或いは回路動作時のカッ
トパストランジスタとして、使用され得る。
【００６３】また、本実施形態の半導体装置の製造方法
においては、Ｎ型多結晶シリコンゲート電極２０８の下
のゲート酸化膜２０５と、タングステンゲート電極２１
３の下のゲート酸化膜２０９とを、別工程で形成する。
このために、例えば、一方のゲート電極ではゲート酸化
膜の代わりに窒化膜などから構成される他の絶縁膜をゲ
ート絶縁膜として使用する、或いは、ゲート酸化膜（絶
縁膜）の厚さをそれぞれのトランジスタにおいて異なら
せる、などにより、形成されるトランジスタの閾値電圧
の制御範囲を広くすることができる。さらに、図２
（ｅ）において、半導体装置を覆っているゲート酸化膜
２０９の作用によって、タングステン膜２１０のエッチ
ング時における選択比を大きくすることができる。この
結果、タングステンのエッチング残さを、完全に除去す
ることができる。
【００６４】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【００６５】以上のように、本実施形態によれば、不純
物注入工程を増加させることなく、多結晶シリコンゲー
ト電極と金属ゲート電極とを併用することによって、閾
値電圧の異なるトランジスタが併存する半導体装置を容
易に形成することができる。さらに、２種類のゲート絶
縁膜を使用することによって、閾値電圧の制御範囲を大
きくすることができる。
【００６６】（第３の実施形態）図３（ａ）〜（ｆ）
は、本発明の第３の実施形態における半導体装置の製造
方法を示す工程断面図である。
【００６７】まず、図３（ａ）において、Ｐ型シリコン
基板３０１の所定の箇所に周知の製造技術を用いて、Ｎ
型ウェル領域３０２、Ｐ型ウェル領域３０３、及び素子
分離領域３０４をそれぞれ形成する。
【００６８】次に、図３（ｂ）において、これらの各領
域が形成されている基板３０１の全面を覆うように、ゲ
ート酸化膜として機能することになる厚さが例えば約６
ｎｍの酸化膜３０５を、ドライ酸化法或いはウェット酸
化法を用いて形成する。その後に、厚さが例えば約２０
０ｎｍのＮ型多結晶シリコン膜３０６を、例えば気相成
長法を用いて、酸化膜３０５の上に形成する。
【００６９】続いて、図３（ｃ）に示すように、最終的
に形成される多結晶シリコンゲート電極を有するトラン
ジスタにおける活性領域が位置することになる箇所のみ
を覆うパターンのフォトレジスト３０７を、Ｎ型多結晶
シリコン膜３０６の上に形成する。その後に、フォトレ
ジスト３０７をマスクとして使用して、多結晶シリコン
膜３０６を、例えばＲＩＥドライエッチング法を用いて
異方性エッチングする。
【００７０】さらに、図３（ｄ）に示すように、フォト
レジスト３０７を除去した後に、気相成長法或いは高温
スパッタ法を用いて、厚さが例えば約２００ｎｍのタン
グステン膜３０８を、パターニングされたＮ型多結晶シ
リコン電極３０６を含めて上記で形成された構成の上面
を覆うように、形成する。さらにその上には、厚さが例
えば約１００ｎｍの酸化膜３０９を、形成する。なお、
タングステン膜３０８の代わりに、モリブデン膜やチタ
ン膜などの他の金属膜、或いはチタンナイトライド等の
金属化合物膜、さらにはそれらを組み合わせた多層膜を
用いても、構わない。
【００７１】そして、図３（ｅ）に示すように、所定の
パターンの新たなフォトレジスト３１１を酸化膜３０９
の上に形成し、これをマスクとして使用して、酸化膜３
０９及びタングステン膜３０８を例えばＲＩＥドライエ
ッチング法を用いて異方性エッチングして、所定のパタ
ーンのＮ型多結晶シリコンゲート電極３１２及びタング
ステンゲート電極（金属ゲート電極）３１３を形成す
る。
【００７２】最後に、図３（ｆ）に示すように、Ｐ型ソ
ース／ドレイン拡散領域３１４及びＮ型ソース／ドレイ
ン拡散領域３１５を形成した後に層間膜３１６を堆積
し、さらに層間膜３１６の所定の箇所に形成したスルー
ホールを通じてＰ型及びＮ型ソース／ドレイン拡散領域
３１４及び３１５に接続する金属配線３１７を形成し、
製造工程が完了する。
【００７３】以上のように構成された本実施形態におけ
る半導体装置の動作を、Ｎチャネル型トランジスタの場
合において説明する。
【００７４】この半導体装置においても、典型的には、
Ｎ型多結晶シリコンゲート電極３１２の仕事関数は約
４．３ｅＶであり、一方、タングステンゲート電極３１
３の仕事関数は約４．６Ｖである。この場合に得られる
サブスレッショルド特性は、第１の実施形態に関連して
参照した図７に示すものと同様であり、Ｎ型多結晶シリ
コンゲート電極３１２とタングステンゲート電極３１３
との併用により、基板濃度が同一であっても閾値電圧に
約０．３Ｖの差があるトランジスタを形成することがで
きる。具体的には、例えば、Ｎ型多結晶シリコンゲート
電極３１２を有するトランジスタの閾値電圧を約０．５
Ｖに設定する場合に、タングステンゲート電極３１３を
有するトランジスタの閾値電圧は約０．８Ｖとなる。こ
のようなトランジスタは、オフリーク電流が十分に小さ
い（典型的には約１００ｆＡ／μｍ以下）ので、回路停
止時のカットオフトランジスタ或いは回路動作時のカッ
トパストランジスタとして、使用され得る。
【００７５】また、本実施形態の半導体装置の製造方法
においては、Ｎ型多結晶シリコンゲート電極３１２が、
多結晶シリコン膜の上に低抵抗なタングステン膜が形成
されているポリサイド構造となっている。一般に、ゲー
ト電極に発生する寄生抵抗は、トランジスタの高速動作
の実現を抑制する原因となるが、本実施形態におけるこ
のようなポリサイド構造の使用によって、そのような寄
生抵抗が低減される。
【００７６】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【００７７】以上のように、本実施形態によれば、不純
物注入工程を増加させることなく、多結晶シリコンゲー
ト電極と金属ゲート電極とを併用することによって、閾
値電圧の異なるトランジスタが併存する半導体装置を容
易に形成することができる。さらに、多結晶シリコンゲ
ート電極をポリサイド構造にすることによって、形成さ
れる素子の高速動作を可能にしている。
【００７８】（第４の実施形態）図４（ａ）〜（ｅ）
は、本発明の第４の実施形態における半導体装置の製造
方法を示す工程断面図である。
【００７９】まず、図４（ａ）において、Ｐ型シリコン
基板４０１の所定の箇所に周知の製造技術を用いて、Ｎ
型ウェル領域４０２、Ｐ型ウェル領域４０３、及び素子
分離領域４０４をそれぞれ形成する。
【００８０】次に、図４（ｂ）において、これらの各領
域が形成されている基板４０１の全面を覆うように、ゲ
ート酸化膜として機能することになる厚さが例えば約６
ｎｍの酸化膜４０５を、ドライ酸化法或いはウェット酸
化法を用いて形成する。その後に、厚さが例えば約２０
０ｎｍのＮ型多結晶シリコン膜４０６を、例えば気相成
長法を用いて、酸化膜４０５の上に形成する。ここで、
Ｎ型多結晶シリコン膜４０６の中のＮ型不純物濃度は、
好ましくは、約１×１０19ｃｍ-2〜約５×１０19ｃｍ-2
に設定する。続いて、所定のパターンのフォトレジスト
４０７をＮ型多結晶シリコン膜４０６の上に形成後に、
フォトレジスト４０７をマスクとして使用して多結晶シ
リコン膜４０６にＰ型不純物を注入し、Ｐ型多結晶シリ
コン領域４０８を形成する。ここで、Ｐ型多結晶シリコ
ン領域４０８の中のＰ型不純物濃度は、好ましくは、約
１×１０15ｃｍ-2〜約５×１０15ｃｍ-2に設定する。一
方、最初に形成されたＮ型多結晶シリコン膜４０６のう
ちでＰ型多結晶シリコン領域４０８に転換されなかった
領域は、Ｎ型多結晶シリコン領域４０６として残存す
る。
【００８１】さらに、図４（ｃ）に示すように、フォト
レジスト４０７を除去した後に、Ｎ型多結晶シリコン領
域４０６及びＰ型多結晶シリコン領域４０８を覆うよう
に、酸化膜４０９を形成する。
【００８２】そして、図４（ｄ）に示すように、所定の
パターンの新たなフォトレジスト４１０を酸化膜４０９
の上に形成し、これをマスクとして使用して、酸化膜４
０９、Ｎ型多結晶シリコン領域４０６、及びＰ型多結晶
シリコン領域４０８を、例えばＲＩＥドライエッチング
法を用いて異方性エッチングして、所定のパターンのＮ
型多結晶シリコンゲート電極４１１及びＰ型多結晶シリ
コンゲート電極４１２を形成する。
【００８３】最後に、図４（ｅ）に示すように、Ｐ型ソ
ース／ドレイン拡散領域４１４及びＮ型ソース／ドレイ
ン拡散領域４１５を形成した後に層間膜４１６を堆積
し、さらに層間膜４１６の所定の箇所に形成したスルー
ホールを通じてＰ型及びＮ型ソース／ドレイン拡散領域
４１４及び４１５に接続する金属配線４１７を形成し、
製造工程が完了する。
【００８４】以上のように構成された本実施形態におけ
る半導体装置の動作を、Ｎチャネル型トランジスタの場
合において説明する。
【００８５】この半導体装置において、典型的には、Ｎ
型多結晶シリコンゲート電極４１１の仕事関数は約４．
３ｅＶであり、一方、Ｐ型多結晶シリコンゲート電極４
１２の仕事関数は約５．３Ｖである。この場合に得られ
るサブスレッショルド特性の測定例を、図８に示す。図
８は、ゲート印加電圧Ｖｇ（横軸）に対するドレイン電
流Ｉｄ（縦軸）の変化の様子を示すグラフであって、黒
丸プロット（n+Poly-Si）は、Ｎ型多結晶シリコンゲー
ト電極４１１に関するデータであり、白丸プロット（p+
Poly-Si）は、Ｐ型多結晶シリコンゲート電極４１２に
関するデータである。
【００８６】図８より、Ｎ型多結晶シリコンゲート電極
４１１のデータとＰ型多結晶シリコンゲート電極４１２
のデータとの間には、線形部分で約１．０Ｖの差が存在
している。従って、この点を利用することによって、Ｎ
型多結晶シリコンゲート電極４１１とＰ型多結晶シリコ
ンゲート電極４１２との併用により、基板濃度が同一で
あっても閾値電圧に約１．０Ｖの差があるトランジスタ
を形成することができることがわかる。具体的には、例
えば、Ｎ型多結晶シリコンゲート電極４１１を有するト
ランジスタの閾値電圧を約０．２Ｖに設定する場合に、
Ｐ型多結晶シリコンゲート電極４１２を有するトランジ
スタの閾値電圧は約１．２Ｖとなる。このようなトラン
ジスタは、オフリーク電流が十分に小さい（典型的には
約１００ｆＡ／μｍ以下）ので、回路停止時のカットオ
フトランジスタ或いは回路動作時のカットパストランジ
スタとして、使用され得る。
【００８７】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【００８８】以上のように、本実施形態によれば、不純
物注入工程を増加させることなく、Ｎ型多結晶シリコン
ゲート電極とＰ型多結晶シリコンゲート電極とを併用す
ることによって、閾値電圧の異なるトランジスタが併存
する半導体装置を容易に形成することができる。
【００８９】（第５の実施形態）図５（ａ）〜（ｅ）
は、本発明の第５の実施形態における半導体装置の製造
方法を示す工程断面図である。
【００９０】まず、図５（ａ）において、Ｐ型シリコン
基板５０１の所定の箇所に周知の製造技術を用いて、Ｎ
型ウェル領域５０２、Ｐ型ウェル領域５０３、及び素子
分離領域５０４をそれぞれ形成する。
【００９１】次に、図５（ｂ）において、これらの各領
域が形成されている基板５０１の全面を覆うように、ゲ
ート酸化膜として機能することになる厚さが例えば約６
ｎｍの酸化膜５０５を、ドライ酸化法或いはウェット酸
化法を用いて形成する。その後に、厚さが例えば約２０
０ｎｍの非ドープ多結晶シリコン膜５０６を、例えば気
相成長法を用いて、酸化膜５０５の上に形成する。
【００９２】次に、所定のパターンのフォトレジスト５
０７を非ドープ多結晶シリコン膜５０６の上に形成後
に、フォトレジスト５０７をマスクとして使用して非ド
ープ多結晶シリコン膜５０６にＮ型不純物を注入し、Ｎ
型多結晶シリコン領域５０８を形成する。ここで、Ｎ型
多結晶シリコン領域５０８の中のＮ型不純物濃度は、好
ましくは、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2に
設定する。
【００９３】続いて、フォトレジスト５０７を除去した
後に、図５（ｃ）に示すように、Ｎ型多結晶シリコン領
域５０８を覆うフォトレジスト５０９を形成する。そし
て、フォトレジスト５０９をマスクとしてＰ型不純物の
注入処理を行って、Ｐ型多結晶シリコン領域５１０を形
成する。ここで、Ｐ型多結晶シリコン領域５１０の中の
Ｐ型不純物濃度は、好ましくは、約１×１０15ｃｍ-2〜
約５×１０15ｃｍ-2に設定する。
【００９４】さらに、フォトレジスト５０９を除去した
後に、Ｎ型多結晶シリコン領域５０８及びＰ型多結晶シ
リコン領域５１０を覆うように、酸化膜５１１を形成す
る。そして、図５（ｄ）に示すように、所定のパターン
の新たなフォトレジスト５１２を酸化膜５１１の上に形
成し、これをマスクとして使用して、酸化膜５１１、Ｎ
型多結晶シリコン領域５１８、及びＰ型多結晶シリコン
領域５１０を、例えばＲＩＥドライエッチング法を用い
て異方性エッチングして、所定のパターンのＮ型多結晶
シリコンゲート電極５１３及びＰ型多結晶シリコンゲー
ト電極５１４を形成する。
【００９５】最後に、図５（ｅ）に示すように、Ｐ型ソ
ース／ドレイン拡散領域５１５及びＮ型ソース／ドレイ
ン拡散領域５１６を形成した後に層間膜５１７を堆積
し、さらに層間膜５１７の所定の箇所に形成したスルー
ホールを通じてＰ型及びＮ型ソース／ドレイン拡散領域
５１５及び５１６に接続する金属配線５１８を形成し、
製造工程が完了する。
【００９６】以上のように構成された本実施形態におけ
る半導体装置の動作を、Ｎチャネル型トランジスタの場
合において説明する。
【００９７】この半導体装置においても、典型的には、
Ｎ型多結晶シリコンゲート電極５１３の仕事関数は約
４．３ｅＶであり、一方、Ｐ型多結晶シリコンゲート電
極５１４の仕事関数は約５．３Ｖである。この場合に得
られるサブスレッショルド特性は、第４の実施形態に関
連して参照した図８に示すものと同様であり、Ｎ型多結
晶シリコンゲート電極５１３とＰ型多結晶シリコンゲー
ト電極５１４との併用により、基板濃度が同一であって
も閾値電圧に約１．０Ｖの差があるトランジスタを形成
することができることがわかる。具体的には、例えば、
Ｎ型多結晶シリコンゲート電極５１３を有するトランジ
スタの閾値電圧を約０．２Ｖに設定する場合に、Ｐ型多
結晶シリコンゲート電極５１４を有するトランジスタの
閾値電圧は約１．２Ｖとなる。このようなトランジスタ
は、オフリーク電流が十分に小さい（典型的には約１０
０ｆＡ／μｍ以下）ので、回路停止時のカットオフトラ
ンジスタ或いは回路動作時のカットパストランジスタと
して、使用され得る。
【００９８】さらに本実施形態による半導体装置の製造
方法では、Ｎ型多結晶シリコン領域の形成とＰ型多結晶
シリコン領域の形成とを、別個の不純物注入工程によっ
て行うので、それぞれにおいて形成される領域内の不純
物濃度の制御が容易となる。
【００９９】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【０１００】以上のように、本実施形態によれば、不純
物注入工程を増加させることなく、Ｎ型多結晶シリコン
ゲート電極とＰ型多結晶シリコンゲート電極とを併用す
ることによって、閾値電圧の異なるトランジスタが併存
する半導体装置を容易に形成することができる。
【０１０１】（第６の実施形態）図６（ａ）〜（ｅ）
は、本発明の第６の実施形態における半導体装置の製造
方法を示す工程断面図である。
【０１０２】まず、図６（ａ）において、Ｐ型シリコン
基板６０１の所定の箇所に周知の製造技術を用いて、Ｎ
型ウェル領域６０２、Ｐ型ウェル領域６０３、及び素子
分離領域６０４をそれぞれ形成する。次に、図示するよ
うな所定のパターンのフォトレジスト６０５を形成後
に、フォトレジスト６０５をマスクとして使用して、Ｎ
型ウェル領域６０２の中の所定の領域にＮ型不純物を注
入し、Ｎ型ウェル領域６０２とは異なる不純物濃度を有
するＮ型拡散領域６０６を形成する。
【０１０３】次に、フォトレジスト６０５を除去後に、
図６（ｂ）に示すような所定のパターンのフォトレジス
ト６０７を形成する。そして、フォトレジスト６０７を
マスクとして使用して、Ｐ型ウェル領域６０３の中の所
定の領域にＰ型不純物を注入し、Ｐ型ウェル領域６０３
とは異なる不純物濃度を有するＰ型拡散領域６０８を形
成する。
【０１０４】そして、フォトレジスト６０７を形成後
に、上記のような各領域が形成された基板６０１を覆う
ように、ゲート酸化膜として機能することになる厚さが
例えば約６ｎｍの酸化膜６０９を、ドライ酸化法或いは
ウェット酸化法を用いて形成する。その後に、厚さが例
えば約２００ｎｍのＮ型多結晶シリコン膜６１０を、例
えば気相成長法を用いて、酸化膜６０９の上に形成す
る。ここで、Ｎ型多結晶シリコン膜６１０の中のＮ型不
純物濃度は、好ましくは、約１×１０19ｃｍ-2〜約５×
１０19ｃｍ-2に設定する。
【０１０５】次に、図６（ｃ）に示すように、所定のパ
ターンのフォトレジスト６１１をＮ型多結晶シリコン膜
６１０の上に形成後に、フォトレジスト６１１をマスク
として使用してＮ型多結晶シリコン膜６１０にＰ型不純
物を注入し、Ｐ型多結晶シリコン領域６１２を形成す
る。ここで、Ｐ型多結晶シリコン領域６１２の中のＰ型
不純物濃度は、好ましくは、約１×１０15ｃｍ-2〜約５
×１０15ｃｍ-2に設定する。
【０１０６】さらに、フォトレジスト６１１を除去した
後に、Ｎ型多結晶シリコン領域６１０及びＰ型多結晶シ
リコン領域６１２を覆うように、酸化膜６１３を形成す
る。そして、図６（ｄ）に示すように、所定のパターン
の新たなフォトレジスト６１４を酸化膜６１３の上に形
成し、これをマスクとして使用して、酸化膜６１３、Ｎ
型多結晶シリコン領域６１０、及びＰ型多結晶シリコン
領域６１２を、例えばＲＩＥドライエッチング法を用い
て異方性エッチングして、所定のパターンのＮ型多結晶
シリコンゲート電極６１５及びＰ型多結晶シリコンゲー
ト電極６１６を形成する。
【０１０７】最後に、図６（ｅ）に示すように、Ｐ型ソ
ース／ドレイン拡散領域６１７及びＮ型ソース／ドレイ
ン拡散領域６１８を形成した後に層間膜６１９を堆積
し、さらに層間膜６１９の所定の箇所に形成したスルー
ホールを通じてＰ型及びＮ型ソース／ドレイン拡散領域
６１７及び６１８に接続する金属配線６２０を形成し、
製造工程が完了する。
【０１０８】以上のように構成された本実施形態におけ
る半導体装置の動作を、Ｎチャネル型トランジスタの場
合において説明する。
【０１０９】この半導体装置においても、典型的には、
Ｎ型多結晶シリコンゲート電極６１５の仕事関数は約
４．３ｅＶであり、一方、Ｐ型多結晶シリコンゲート電
極６１６の仕事関数は約５．３Ｖである。この場合に得
られるサブスレッショルド特性は、第４の実施形態に関
連して参照した図８に示すものと同様であり、Ｎ型多結
晶シリコンゲート電極６１５とＰ型多結晶シリコンゲー
ト電極６１６との併用により、基板濃度が同一であって
も閾値電圧に約１．０Ｖの差があるトランジスタを形成
することができることがわかる。さらに、Ｎ型ウェル領
域６１２及びＰ型ウェル領域６１３の中に異なる不純物
濃度を有するＮ型拡散領域６０６及びＰ型拡散領域６０
８を形成し、これらをチャネル領域として使用するトラ
ンジスタを形成すれば、基板の仕事関数の変化を利用し
て、それらのトランジスタの閾値電圧を、さらに異なっ
たレベルに設定することができる。すなわち、図９に示
すように、計４種類の異なったサブスレッショルド特性
が得られて、これらを利用して計４種類の異なった閾値
電圧を有するトランジスタを一つの半導体装置の中に形
成することができる。
【０１１０】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【０１１１】以上のように、本実施形態によれば、閾値
電圧レベルの制御のための不純物注入工程の実施、並び
に先の実施形態で述べたＮ型多結晶シリコンゲート電極
とＰ型多結晶シリコンゲート電極との併用、という２つ
の手法を通じて、他種類の異なる閾値電圧を有するトラ
ンジスタが併存する半導体装置を、容易に形成すること
ができる。
【０１１２】なお、以上における各実施形態の説明で
は、埋め込み酸化層を含まない通常のバルク型トランジ
スタに対して、本発明を適用している。或いは、埋め込
み酸化層を含むＳＯＩ構造を有する半導体基板に対して
本発明を適用しても、これまでに説明したものと同様の
効果を得ることができる。
【０１１３】（第７の実施形態）図１０は、本発明の第
７の実施形態における半導体装置として、Ｎチャネル型
トランジスタの構造を模式的に示す断面図である。
【０１１４】具体的には、このトランジスタは、埋め込
み酸化層７０２が設けられたＰ型半導体基板７０１の表
面近傍であって素子分離領域７０３で分離された活性領
域に、チャネル部７０４、ドレイン拡散領域７０５、及
びソース拡散領域７０６が形成されてている。さらに、
チャネル部７０４の上には、ゲート酸化膜７０７を介し
てＰ型多結晶シリコンゲート電極７０８が設けられてい
る。
【０１１５】以上のように構成された本実施形態におけ
る半導体装置（Ｎチャネル型トランジスタ）の動作を、
図１１を参照して説明する。
【０１１６】図１１は、チャネル部７０４の不純物濃度
（Ｎｂ）が約５×１０16ｃｍ-2であり、埋め込み酸化層
７０２の厚さ（Ｔsoi）が１００ｎｍである場合におけ
る、Ｎチャネル型トランジスタで得られるサブスレッシ
ョルド特性の一例である。
【０１１７】具体的には、Ｐ型多結晶シリコンゲート電
極を用いて、且つ基板にバイアス電圧を印加しない場合
（すなわち、Ｖｂ＝０Ｖ）には、図１１に白丸プロット
で示すように、Ｎチャネル型トランジスタは非常に高い
閾値電圧を示す。これに対して、Ｐ型多結晶シリコンゲ
ート電極を用いて、且つ基板に２Ｖのバイアス電圧を印
加する場合（すなわち、Ｖｂ＝０Ｖ）には、図１１に白
三角プロットで示すように、閾値電圧を約０．５Ｖまで
低減することができる。そこで、この現象を利用するこ
とによって、トランジスタのオフ時には基板電位を０Ｖ
にすることによって閾値電圧を高くし、リーク電流の極
めて少ない特性を実現する一方で、トランジスタのオン
時には正の基板バイアス電圧を印加することによって閾
値電圧を低くして、高い駆動能力を実現することができ
る。
【０１１８】ここで、図１１に黒丸プロットで示すよう
に、通常のＮ型多結晶シリコンゲート電極を用いる場合
には、基板電位０Ｖ（Ｖｂ＝０Ｖ）においてトランジス
タがオン状態であり、基板に負の電位をかけることによ
り、トランジスタをオフさせる。このため、従来技術に
よる構造では、上記のような負の電位を発生して基板に
印加するための回路が必須であり、結果的に回路占有面
積が増大するという問題点を有している。これに対し
て、本実施形態では、従来技術におけるＮ型多結晶シリ
コンゲート電極を用いる場合の上記動作とは逆に、正の
電位を使用するので、電位発生回路を必要としない。
【０１１９】以上で説明した図１０に示す構造は、埋め
込み酸化層７０２を含むＳＯＩ構造を有している。或い
は、埋め込み酸化層を含まない通常のバルク型トランジ
スタに対しても、本実施形態の適用によって上記と同様
の効果を得ることができる。但し、バルク型トランジス
タの場合には、基板電位を正電位にすると、基板とソー
ス拡散領域との間に正の電位差が生じて、リーク電流が
発生する可能性がある。しかし、ＳＯＩ構造の使用によ
って、基板に正電位が与えられた場合であっても、基板
とソース拡散領域との間でのリーク電流の発生が防止さ
れる。
【０１２０】なお、以上ではＮチャネル型トランジスタ
を例にとって本発明の効果を説明しているが、Ｐチャネ
ル型トランジスタにおいても、Ｎチャネル型トランジス
タについてと同様な効果が得られる。
【０１２１】以上のように本実施形態によれば、トラン
ジスタの導電型とは異なる導電型を有する多結晶シリコ
ンゲート電極を使用した上で、基板電位を正のバイアス
電圧の印加によって制御することにより、トランジスタ
の閾値電圧を制御することができる。さらに、ＳＯＩ構
造をとることによって、基板に正電位が与えられた場合
であっても、基板とソース拡散領域との間でのリーク電
流の発生を防止することができる。
【０１２２】なお、以上に説明してきた本発明の各実施
形態において、金属ゲート電極の構成材料としては、例
えば、タングステン、タングステンシリサイド、モリブ
デン、モリブデンシリサイド、チタン、或いはチタンシ
リサイドなどを選択することができる。或いは、金属ゲ
ート電極を、チタンナイトライド或いはタングステンナ
イトライドからなる第１層と、タングステン、モリブデ
ン、或いはチタンからなる第２層と、を含む多層構造を
有するように形成してもよい。
【０１２３】また、例えば、金属ゲート電極をタングス
テン或いはタングステンシリサイドから形成し、多結晶
シリコンゲート電極を、多結晶シリコンからなる第１層
とタングステン或いはタングステンシリサイドからなる
第２層とを含む多層構造を有するように形成してもよ
い。或いは、金属ゲート電極をモリブデン或いはモリブ
デンシリサイドから形成し、多結晶シリコンゲート電極
を、多結晶シリコンからなる第１層とモリブデン或いは
モリブデンシリサイドからなる第２層とを含む多層構造
を有するように形成してもよい。また、他の場合には、
金属ゲート電極がチタン或いはチタンシリサイドから形
成され、多結晶シリコンゲート電極が、多結晶シリコン
からなる第１層とチタン或いはチタンシリサイドからな
る第２層とを含む多層構造を有している。
【０１２４】
【発明の効果】以上のように、本発明によれば、不純物
注入工程を増加させることなく、閾値電圧の異なるトラ
ンジスタが併存する半導体装置を容易に形成することが
できる。さらに、従来は負の基板電位を用いていたトラ
ンジスタ動作の制御を、正の基板電位を用いて行うこと
ができるので、従来は含まれていた負電位発生回路を使
用する必要が無く、占有面積の低減を実現することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の
製造方法を示す工程断面図である。
【図２】本発明の第２の実施形態における半導体装置の
製造方法を示す工程断面図である。
【図３】本発明の第３の実施形態における半導体装置の
製造方法を示す工程断面図である。
【図４】本発明の第４の実施形態における半導体装置の
製造方法を示す工程断面図である。
【図５】本発明の第５の実施形態における半導体装置の
製造方法を示す工程断面図である。
【図６】本発明の第６の実施形態における半導体装置の
製造方法を示す工程断面図である。
【図７】本発明の第１、第２、及び第３の実施形態にお
けるＮチャネル型トランジスタのサブスレッショルド特
性を示すグラフである。
【図８】本発明の第４及び第５の実施形態におけるＮチ
ャネル型トランジスタのサブスレッショルド特性を示す
グラフである。
【図９】本発明の第６の実施形態におけるＮチャネル型
トランジスタのサブスレッショルド特性を示すグラフで
ある。
【図１０】本発明の第７の実施形態における半導体装置
の構成を示す断面図である。
【図１１】本発明の第７の実施形態におけるＮチャネル
型トランジスタのサブスレッショルド特性を示すグラフ
である。
【図１２】Ｎチャネルトランジスタにおける保護酸化膜
の厚さ（横軸）と閾値電圧Ｖｔ（縦軸）との間の関係を
示すグラフである。
【図１３】従来技術における半導体装置の製造方法を示
す工程断面図である。
【符号の説明】
１０１・・・Ｐ型シリコン基板 １０２・・・Ｎ型ウェル領域 １０３・・・Ｐ型ウェル領域 １０４・・・素子分離領域 １０５・・・ゲート酸化膜 １０８・・・Ｎ型多結晶シリコンゲート電極 １１２・・・金属（タングステン）ゲート電極 １１３・・・Ｐ型ソース／ドレイン拡散領域 １１４・・・Ｎ型ソース／ドレイン拡散領域 ２０１・・・Ｐ型シリコン基板 ２０２・・・Ｎ型ウェル領域 ２０３・・・Ｐ型ウェル領域 ２０４・・・素子分離領域 ２０５・・・ゲート酸化膜 ２０８・・・Ｎ型多結晶シリコンゲート電極 ２０９・・・ゲート酸化膜 ２１３・・・金属（タングステン）ゲート電極 ２１４・・・Ｐ型ソース／ドレイン拡散領域 ２１５・・・Ｎ型ソース／ドレイン拡散領域 ３０１・・・Ｐ型シリコン基板 ３０２・・・Ｎ型ウェル領域 ３０３・・・Ｐ型ウェル領域 ３０４・・・素子分離領域 ３０５・・・ゲート酸化膜 ３１２・・・Ｎ型多結晶シリコンゲート電極 ３１３・・・金属（タングステン）ゲート電極 ３１４・・・Ｐ型ソース／ドレイン拡散領域 ３１５・・・Ｎ型ソース／ドレイン拡散領域 ４０１・・・Ｐ型シリコン基板 ４０２・・・Ｎ型ウェル領域 ４０３・・・Ｐ型ウェル領域 ４０４・・・素子分離領域 ４０５・・・ゲート酸化膜 ４１１・・・Ｎ型多結晶シリコンゲート電極 ４１２・・・Ｐ型多結晶シリコンゲート電極 ４１４・・・Ｐ型ソース／ドレイン拡散領域 ４１５・・・Ｎ型ソース／ドレイン拡散領域 ５０１・・・Ｐ型シリコン基板 ５０２・・・Ｎ型ウェル領域 ５０３・・・Ｐ型ウェル領域 ５０４・・・素子分離領域 ５０５・・・ゲート酸化膜 ５１３・・・Ｎ型多結晶シリコンゲート電極 ５１４・・・Ｐ型多結晶シリコンゲート電極 ５１５・・・Ｐ型ソース／ドレイン拡散領域 ５１６・・・Ｎ型ソース／ドレイン拡散領域 ６０１・・・Ｐ型シリコン基板 ６０２・・・Ｎ型ウェル領域 ６０３・・・Ｐ型ウェル領域 ６０４・・・素子分離領域 ６０６・・・Ｎ型不純物拡散領域 ６０７・・・Ｐ型不純物拡散領域 ６０９・・・ゲート酸化膜 ６１５・・・Ｎ型多結晶シリコンゲート電極 ６１６・・・Ｐ型多結晶シリコンゲート電極 ６１７・・・Ｐ型ソース／ドレイン拡散領域 ６１８・・・Ｎ型ソース／ドレイン拡散領域 ７０１・・・Ｐ型半導体基板 ７０２・・・埋め込み酸化層 ７０３・・・素子分離領域 ７０４・・・チャネル領域 ７０５・・・ソース拡散領域 ７０６・・・ドレイン拡散領域 ７０７・・・ゲート酸化膜 ７０８・・・Ｐ型多結晶シリコン電極 ８０１・・・Ｐ型シリコン基板 ８０２・・・Ｎ型ウェル領域 ８０３・・・Ｐ型ウェル領域 ８０４・・・素子分離領域 ８０６・・・Ｎ型不純物拡散領域 ８０７・・・Ｐ型不純物拡散領域 ８０９・・・ゲート酸化膜 ８１０・・・Ｎ型多結晶シリコンゲート電極 ８１３・・・Ｐ型ソース／ドレイン拡散領域 ８１４・・・Ｎ型ソース／ドレイン拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｍ ６２１

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 多結晶シリコンから形成された多結晶シ
    リコンゲート電極を有する第１のＭＯＳトランジスタ
    と、 少なくとも１種類以上の金属から形成された金属ゲート
    電極を有する第２のＭＯＳトランジスタと、を備えてお
    り、該第１及び第２のＭＯＳトランジスタの両方が同一
    のウエル内に設けられている、半導体装置。
  2. 【請求項２】 前記第１のＭＯＳトランジスタのチャネ
    ル領域の不純物濃度が、前記第２のＭＯＳトランジスタ
    のチャネル領域の不純物濃度とは異なるレベルに設定さ
    れている、請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１及び第２のＭＯＳトランジスタ
    がＳＯＩ構造を有する基板に形成されている、請求項１
    或いは２に記載の半導体装置。
  4. 【請求項４】 前記第２のＭＯＳトランジスタの前記金
    属ゲート電極が、タングステン、タングステンシリサイ
    ド、モリブデン、モリブデンシリサイド、チタン、及び
    チタンシリサイドからなるグループから選択された少な
    くとも１種類の材料で形成されている、請求項１から３
    のいずれかひとつに記載の半導体装置。
  5. 【請求項５】 前記第２のＭＯＳトランジスタの前記金
    属ゲート電極が、チタンナイトライド或いはタングステ
    ンナイトライドからなる第１層と、タングステン、モリ
    ブデン、或いはチタンからなる第２層と、を含む多層構
    造を有している、請求項１から３のいずれかひとつに記
    載の半導体装置。
  6. 【請求項６】 前記第２のＭＯＳトランジスタの前記金
    属ゲート電極が、タングステン或いはタングステンシリ
    サイドから形成され、 前記第１のＭＯＳトランジスタの前記多結晶シリコンゲ
    ート電極が、多結晶シリコンからなる第１層とタングス
    テン或いはタングステンシリサイドからなる第２層とを
    含む多層構造を有している、請求項１から３のいずれか
    ひとつに記載の半導体装置。
  7. 【請求項７】 前記第２のＭＯＳトランジスタの前記金
    属ゲート電極が、モリブデン或いはモリブデンシリサイ
    ドから形成され、 前記第１のＭＯＳトランジスタの前記多結晶シリコンゲ
    ート電極が、多結晶シリコンからなる第１層とモリブデ
    ン或いはモリブデンシリサイドからなる第２層とを含む
    多層構造を有している、請求項１から３のいずれかひと
    つに記載の半導体装置。
  8. 【請求項８】 前記第２のＭＯＳトランジスタの前記金
    属ゲート電極が、チタン或いはチタンシリサイドから形
    成され、 前記第１のＭＯＳトランジスタの前記多結晶シリコンゲ
    ート電極が、多結晶シリコンからなる第１層とチタン或
    いはチタンシリサイドからなる第２層とを含む多層構造
    を有している、請求項１から３のいずれかひとつに記載
    の半導体装置。
  9. 【請求項９】 第１導電型の多結晶シリコンから形成さ
    れたゲート電極を有する第１のＭＯＳトランジスタと、 第２導電型の多結晶シリコンから形成されたゲート電極
    を有する第２のＭＯＳトランジスタと、を備えており、
    該第１及び第２のＭＯＳトランジスタの両方が同一のウ
    エル内に設けられている、半導体装置。
  10. 【請求項１０】 前記第１のＭＯＳトランジスタのチャ
    ネル領域の不純物濃度が、前記第２のＭＯＳトランジス
    タのチャネル領域の不純物濃度とは異なるレベルに設定
    されている、請求項９に記載の半導体装置。
  11. 【請求項１１】 半導体基板に素子分離領域を形成する
    工程と、 該半導体基板の上に第１の絶縁膜及び多結晶シリコン膜
    を形成し、該第１の絶縁膜及び多結晶シリコン膜を所定
    の形状にパターニングして、第１のＭＯＳトランジスタ
    のゲート電極を形成する工程と、 該半導体基板を覆うように金属膜を形成し、該金属膜を
    所定の形状にパターニングして、第２のＭＯＳトランジ
    スタのゲート電極を形成する工程と、を包含する、半導
    体装置の製造方法。
  12. 【請求項１２】 前記第２のＭＯＳトランジスタのゲー
    ト電極の形成工程は、 前記第１のＭＯＳトランジスタのゲート電極以外の箇所
    の前記第１の絶縁膜を除去する工程と、 第２の絶縁膜を形成する工程と、を含み、 前記金属膜は該第２の絶縁膜の上に形成され、該金属膜
    の所定の形状へのパターニング時に該第２の絶縁膜も同
    じ形状にパターニングされる、請求項１１に記載の半導
    体装置の製造方法。
  13. 【請求項１３】 前記第１の絶縁膜と第２の絶縁膜と
    は、同じ材料から形成され且つ実質的に同じ厚さを有し
    ている、請求項１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 前記第１の絶縁膜と第２の絶縁膜とは
    異なる材料から形成されている、請求項１２に記載の半
    導体装置の製造方法。
  15. 【請求項１５】 前記第１の絶縁膜と第２の絶縁膜とは
    異なる厚さを有している、請求項１２に記載の半導体装
    置の製造方法。
  16. 【請求項１６】 半導体基板に素子分離領域を形成する
    工程と、 該半導体基板の上に絶縁膜及び多結晶シリコン膜を形成
    する工程と、 該多結晶シリコン膜を所定の形状にパターニングする工
    程と、 金属膜を堆積する工程と、 該多結晶シリコン膜及び該金属膜を所定の形状にパター
    ニングして、ゲート電極を形成する工程と、を包含す
    る、半導体装置の製造方法。
  17. 【請求項１７】 前記金属膜が、タングステン、タング
    ステンシリサイド、モリブデン、モリブデンシリサイ
    ド、チタン、及びチタンシリサイドからなるグループか
    ら選択された少なくとも１種類の材料で形成されてい
    る、請求項１１から１６のいずれかひとつに記載の半導
    体装置の製造方法。
  18. 【請求項１８】 前記金属膜が、チタンナイトライド或
    いはタングステンナイトライドからなる第１層と、タン
    グステン、モリブデン、或いはチタンからなる第２層
    と、を含む多層膜である、請求項１１から１６のいずれ
    かひとつに記載の半導体装置の製造方法。
  19. 【請求項１９】 半導体基板に素子分離領域を形成する
    工程と、 該半導体基板の上に絶縁膜及び第１導電型の多結晶シリ
    コン膜を形成する工程と、 該多結晶シリコン膜の所定の領域の導電型を、該第１の
    導電型とは逆の第２の導電型に変える工程と、 該第１導電型及び第２導電型の多結晶シリコン膜を所定
    の形状にパターニングして、ゲート電極を形成する工程
    と、を包含する、半導体装置の製造方法。
  20. 【請求項２０】 半導体基板に素子分離領域を形成する
    工程と、 該半導体基板の上に絶縁膜及び非ドープ多結晶シリコン
    膜を形成する工程と、 該多結晶シリコン膜の第１の領域の導電型を、第１の導
    電型に設定する工程と、 該多結晶シリコン膜の該第１の領域とは異なる第２の領
    域の導電型を、該第１の導電型とは逆の第２の導電型に
    設定する工程と、 該多結晶シリコン膜の該第１及び第２の領域を所定の形
    状にパターニングして、ゲート電極を形成する工程と、
    を包含する、半導体装置の製造方法。
  21. 【請求項２１】 複数のＭＯＳトランジスタが形成さ
    れ、該複数のＭＯＳトランジスタのうちの少なくとも一
    つのチャネル領域に不純物ドーピング処理を行って、該
    チャネル領域の仕事関数を変化させる、請求項１１から
    ２０のいずれかひとつに記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123625A (ja) * 2003-10-17 2005-05-12 Interuniv Micro Electronica Centrum Vzw シリサイド化された電極を有する半導体装置の製造方法
JP2008300869A (ja) * 2001-04-11 2008-12-11 Samsung Electronics Co Ltd デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
JP2009176997A (ja) * 2008-01-25 2009-08-06 Panasonic Corp 半導体装置及びその製造方法
JP2014116623A (ja) * 2008-03-14 2014-06-26 Advanced Micro Devices Inc 長短チャネル金属ゲートデバイスを有する集積回路及び製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300869A (ja) * 2001-04-11 2008-12-11 Samsung Electronics Co Ltd デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
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JP2009176997A (ja) * 2008-01-25 2009-08-06 Panasonic Corp 半導体装置及びその製造方法
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