JPH11260965A - 電子部品を実装する基板およびその製造方法 - Google Patents
電子部品を実装する基板およびその製造方法Info
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 高密度配線されたマルチ・チップ・モジュー
ルおよびシングル・チップ・モジュールの性能を改良す
る。 【解決手段】 基板は、層状のセラミック・ベース１３
８上に直接形成された薄膜（ＴＦ）層を有する。第１の
厚膜配線層１０２は、厚膜技術を用いて厚膜の層状のセ
ラミック・ベースの上面上に形成されるか中に埋め込ま
れる。ポリイミドまたは他の有機材料の第１の誘電体層
１０８は、第１の配線層の上に形成される。バイアは、
第１の誘電体層に形成される。第２の配線層１１０は、
第１の誘電体層の上に形成される。第２の誘電体層１１
２は、第２の配線層の上に形成される。電子部品を実装
するのに適した少なくとも一つの実装位置は、第２の誘
電体層の上に形成される。基板は、セラミック・ベース
の底面上の直接取り付け部，ＰＧＡ，ＬＧＡ，ＢＧＡ，
ＣＧＡ，およびミニＢＧＡによって、プリント回路基板
に取り付けられる。
ルおよびシングル・チップ・モジュールの性能を改良す
る。 【解決手段】 基板は、層状のセラミック・ベース１３
８上に直接形成された薄膜（ＴＦ）層を有する。第１の
厚膜配線層１０２は、厚膜技術を用いて厚膜の層状のセ
ラミック・ベースの上面上に形成されるか中に埋め込ま
れる。ポリイミドまたは他の有機材料の第１の誘電体層
１０８は、第１の配線層の上に形成される。バイアは、
第１の誘電体層に形成される。第２の配線層１１０は、
第１の誘電体層の上に形成される。第２の誘電体層１１
２は、第２の配線層の上に形成される。電子部品を実装
するのに適した少なくとも一つの実装位置は、第２の誘
電体層の上に形成される。基板は、セラミック・ベース
の底面上の直接取り付け部，ＰＧＡ，ＬＧＡ，ＢＧＡ，
ＣＧＡ，およびミニＢＧＡによって、プリント回路基板
に取り付けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
チップのパッケージングに関し、特に、一つまたは複数
のＩＣを一つのモジュールにパッケージングするための
高信号密度ＩＣチップのパッケージングに関する。
チップのパッケージングに関し、特に、一つまたは複数
のＩＣを一つのモジュールにパッケージングするための
高信号密度ＩＣチップのパッケージングに関する。
【０００２】
【従来の技術】性能および信号密度の要求は、シングル
・チップ・モジュール（ＳＣＭ）、および特に、マルチ
・チップ・モジュール（ＭＣＭ）を、益々複雑にしてい
る。セラミック・モジュールの信号密度は、セラミック
配線層（各々のセラミック層の上に一つの配線層または
電源層を有する）の数を増やすことによって増大されて
いる。しかしながら、信号密度が増大するにつれて、信
号負荷キャパシタンスが増大し、チップ性能が悪くな
る。
・チップ・モジュール（ＳＣＭ）、および特に、マルチ
・チップ・モジュール（ＭＣＭ）を、益々複雑にしてい
る。セラミック・モジュールの信号密度は、セラミック
配線層（各々のセラミック層の上に一つの配線層または
電源層を有する）の数を増やすことによって増大されて
いる。しかしながら、信号密度が増大するにつれて、信
号負荷キャパシタンスが増大し、チップ性能が悪くな
る。
【０００３】セラミック基板上の薄膜（ＴＦ）配線層
は、モジュールの配線密度を増大し、信号の伝送特性を
改良し、他方ではセラミック層の数を著しく減少してい
る。しかしながら、これらのモジュールは、ノイズ減少
のための、必要ならばインピーダンス整合のための基準
電圧層を必要とする。
は、モジュールの配線密度を増大し、信号の伝送特性を
改良し、他方ではセラミック層の数を著しく減少してい
る。しかしながら、これらのモジュールは、ノイズ減少
のための、必要ならばインピーダンス整合のための基準
電圧層を必要とする。
【０００４】典型的には、これらのセラミック・モジュ
ールは、キャプチャー・パッド，グランド面層，および
配線層を画成するために少なくとも二つのＴＦ層を有す
る。残念なことには、このようなモジュールを作製する
ために採用されたこれらのＴＦプロセスは、平坦なセラ
ミック基板表面を必要とするので非常に高価である。
ールは、キャプチャー・パッド，グランド面層，および
配線層を画成するために少なくとも二つのＴＦ層を有す
る。残念なことには、このようなモジュールを作製する
ために採用されたこれらのＴＦプロセスは、平坦なセラ
ミック基板表面を必要とするので非常に高価である。
【０００５】従って、費用効果の良い新規な方法が、Ｔ
Ｆセラミック製造コストを低減するのに必要とされる。
Ｆセラミック製造コストを低減するのに必要とされる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、高密
度配線されたマルチ・チップ・モジュールおよびシング
ル・チップ・モジュールの性能を改良することにある。
度配線されたマルチ・チップ・モジュールおよびシング
ル・チップ・モジュールの性能を改良することにある。
【０００７】本発明の他の目的は、薄膜配線層を有する
マルチ・チップおよびシングル・チップのセラミック・
モジュールのコストを低減することにある。
マルチ・チップおよびシングル・チップのセラミック・
モジュールのコストを低減することにある。
【０００８】
【課題を解決するための手段】本発明は、高性能モジュ
ールおよびそのモジュールを製造する方法である。この
モジュールは、シングル・チップ・モジュール（ＳＣ
Ｍ）またはマルチ・チップ・モジュール（ＭＣＭ）とす
ることができる。好適なモジュール構造は、厚膜層およ
び薄膜層の両方を有する。好適な実施例では、セラミッ
ク配線基板の上部の金属層は、厚膜プロセスまたはセラ
ミック・プロセスによって直接付着される。その後、再
配分（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）層が、薄膜プロ
セスによって画成される。
ールおよびそのモジュールを製造する方法である。この
モジュールは、シングル・チップ・モジュール（ＳＣ
Ｍ）またはマルチ・チップ・モジュール（ＭＣＭ）とす
ることができる。好適なモジュール構造は、厚膜層およ
び薄膜層の両方を有する。好適な実施例では、セラミッ
ク配線基板の上部の金属層は、厚膜プロセスまたはセラ
ミック・プロセスによって直接付着される。その後、再
配分（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）層が、薄膜プロ
セスによって画成される。
【０００９】薄膜（ＴＦ）層は、層状のセラミック・ベ
ース上に直接形成される。第１の配線層は、層状のセラ
ミック・ベースの上面の上に形成されるか中に埋め込ま
れる。ポリイミドまたは他の有機材料の第１の誘電体層
は、第１の配線層の上部に形成される。あるいはまた、
第１の誘電体層は、セラミック材料とは異なる無機材料
とすることができる。好適には、誘電体層は、スピン塗
布またはスプレーされて、ベークされる。あるいはま
た、誘電体層は、セラミック・ベースに積層することが
できる。また、無機層は、プラズマ強化化学的気相成長
（ＰＥＣＶＤ）を用いて、あるいは、蒸着またはスパッ
タリングによって付着することができる。バイアは、第
１の誘電体層に形成される。第２の配線層は、第１の誘
電体層の上に形成される。次に、パッシベーション層す
なわち第２の誘電体層が、第２の配線層の上に形成され
る。電子部品（例えば、ＩＣチップおよび／またはキャ
パシタ）を実装するのに適した少なくとも一つの実装位
置は、第２の誘電体層の上に形成される。ピン・グリッ
ド・アレイ，ボール・グリッド・アレイ，ランド・グリ
ッド・アレイ，またはコラム・グリッド・アレイの接続
部を、セラミック・ベースの底部層に取り付けることが
できる。
ース上に直接形成される。第１の配線層は、層状のセラ
ミック・ベースの上面の上に形成されるか中に埋め込ま
れる。ポリイミドまたは他の有機材料の第１の誘電体層
は、第１の配線層の上部に形成される。あるいはまた、
第１の誘電体層は、セラミック材料とは異なる無機材料
とすることができる。好適には、誘電体層は、スピン塗
布またはスプレーされて、ベークされる。あるいはま
た、誘電体層は、セラミック・ベースに積層することが
できる。また、無機層は、プラズマ強化化学的気相成長
（ＰＥＣＶＤ）を用いて、あるいは、蒸着またはスパッ
タリングによって付着することができる。バイアは、第
１の誘電体層に形成される。第２の配線層は、第１の誘
電体層の上に形成される。次に、パッシベーション層す
なわち第２の誘電体層が、第２の配線層の上に形成され
る。電子部品（例えば、ＩＣチップおよび／またはキャ
パシタ）を実装するのに適した少なくとも一つの実装位
置は、第２の誘電体層の上に形成される。ピン・グリッ
ド・アレイ，ボール・グリッド・アレイ，ランド・グリ
ッド・アレイ，またはコラム・グリッド・アレイの接続
部を、セラミック・ベースの底部層に取り付けることが
できる。
【００１０】
【発明の実施の形態】次に、図面、特に、図１は、好適
な実施例のセラミック・キャリア１００を示している。
キャリアは、焼結された基準の導体パターン層１０２を
有している。このパターン層は、特に図２に示すよう
に、上部のセラミック層１０６の上面１０４の上にあ
る、すなわち、上面１０４に埋め込まれた厚膜層を有す
る。薄膜（ＴＦ）誘電体層１０８は、パターン層１０２
の上に形成される。パターン層１０２の上に形成された
好適にはポリイミドのこの第１の誘電体すなわち絶縁体
層１０８は、焼結パターン層１０２を第１の誘電体層１
０８上に形成された配線層１１０から分離する。誘電体
層１０８と配線層１１０とは、共に、周知の薄膜技術に
よって画成される。必要ならば、追加の誘電体層によっ
て適切に分離された追加の配線層１１０を有することが
できる。配線層１１０の上に形成されたパッシベーショ
ン層１１２は、配線層１１０に保護して絶縁する。
な実施例のセラミック・キャリア１００を示している。
キャリアは、焼結された基準の導体パターン層１０２を
有している。このパターン層は、特に図２に示すよう
に、上部のセラミック層１０６の上面１０４の上にあ
る、すなわち、上面１０４に埋め込まれた厚膜層を有す
る。薄膜（ＴＦ）誘電体層１０８は、パターン層１０２
の上に形成される。パターン層１０２の上に形成された
好適にはポリイミドのこの第１の誘電体すなわち絶縁体
層１０８は、焼結パターン層１０２を第１の誘電体層１
０８上に形成された配線層１１０から分離する。誘電体
層１０８と配線層１１０とは、共に、周知の薄膜技術に
よって画成される。必要ならば、追加の誘電体層によっ
て適切に分離された追加の配線層１１０を有することが
できる。配線層１１０の上に形成されたパッシベーショ
ン層１１２は、配線層１１０に保護して絶縁する。
【００１１】表面導体層を、キャリア１００の上面１１
４および／または底面１１６上に形成することができ
る。接続パッド層１１８を、上面１１４上に形成するこ
とができる。外部接続のための、例えば、ピン１２２の
ためのパッド１２１，１２１'，１２１"を有する導体層
１２０を、セラミック・キャリア１００の底面１１６の
上に形成することができる。
４および／または底面１１６上に形成することができ
る。接続パッド層１１８を、上面１１４上に形成するこ
とができる。外部接続のための、例えば、ピン１２２の
ためのパッド１２１，１２１'，１２１"を有する導体層
１２０を、セラミック・キャリア１００の底面１１６の
上に形成することができる。
【００１２】上面１１４の上のパッシベーション層１１
２に開口された面バイア１２４'内の接続パッド１１８
は、ＩＣチップ、あるいはコンデンサまたは抵抗器のよ
うな他の表面実装可能な構成部品（図示せず）を実装す
るための適切な場所を与えることができる。上面１１４
および底面１１６上に適切な金属の接続パッド１１８を
形成することによって、構成部品を、ワイヤ・ボンディ
ングまたはｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ
ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）のような周知
の表面実装技術を用いて接続パッド１１８に実装するこ
とができる。表面接続パッド１１８は、層状の金属パッ
ドである。ワイヤ・ボンディングに好適な接続パッド１
１８は、Ｃｕ／Ａｕ，Ｃｕ／Ｎｉ／Ａｕ，またはＣｕ／
Ｔｉ／Ａｕのような金層を含み、あるいはまた、パッド
１１８は、ＣｕまたはＡｌとすることができる。Ｃ４を
用いると、好適な接続パッド１１８は、Ｃｕ／Ｎｉ／Ａ
ｕまたはＣｕ／Ａｕ、あるいはまた、パッド１１８は、
Ｃｕ／Ｃｏ／Ａｕとすることができる。
２に開口された面バイア１２４'内の接続パッド１１８
は、ＩＣチップ、あるいはコンデンサまたは抵抗器のよ
うな他の表面実装可能な構成部品（図示せず）を実装す
るための適切な場所を与えることができる。上面１１４
および底面１１６上に適切な金属の接続パッド１１８を
形成することによって、構成部品を、ワイヤ・ボンディ
ングまたはｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ
ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）のような周知
の表面実装技術を用いて接続パッド１１８に実装するこ
とができる。表面接続パッド１１８は、層状の金属パッ
ドである。ワイヤ・ボンディングに好適な接続パッド１
１８は、Ｃｕ／Ａｕ，Ｃｕ／Ｎｉ／Ａｕ，またはＣｕ／
Ｔｉ／Ａｕのような金層を含み、あるいはまた、パッド
１１８は、ＣｕまたはＡｌとすることができる。Ｃ４を
用いると、好適な接続パッド１１８は、Ｃｕ／Ｎｉ／Ａ
ｕまたはＣｕ／Ａｕ、あるいはまた、パッド１１８は、
Ｃｕ／Ｃｏ／Ａｕとすることができる。
【００１３】セラミック・キャリアの底面１１６上の導
体層のパッドは、ピン・グリッド・アレイ（ＰＧＡ）接
続のためのピン１２２を取り付けるブレーズ・パッド１
２１とすることができる。あるいはまた、パッドは、プ
リント回路基板の上にモジュール１００を直接取り付け
るための直接実装パッド１２１'とすることができる。
さらに、パッドは、例えば、通常、ランド・グリッド・
アレイ（ＬＧＡ），ボール・グリッド・アレイ（ＢＧ
Ａ），コラム・グリッド・アレイ（ＣＧＡ），またはミ
ニＢＧＡと技術上通常に呼ばれるものに用いられるはん
だ接続パッド１２１"とすることができる。図１の例に
は、全部で三種のパッドが示されているが、パッドが含
まれるときには一種のみが選択されて含まれる。
体層のパッドは、ピン・グリッド・アレイ（ＰＧＡ）接
続のためのピン１２２を取り付けるブレーズ・パッド１
２１とすることができる。あるいはまた、パッドは、プ
リント回路基板の上にモジュール１００を直接取り付け
るための直接実装パッド１２１'とすることができる。
さらに、パッドは、例えば、通常、ランド・グリッド・
アレイ（ＬＧＡ），ボール・グリッド・アレイ（ＢＧ
Ａ），コラム・グリッド・アレイ（ＣＧＡ），またはミ
ニＢＧＡと技術上通常に呼ばれるものに用いられるはん
だ接続パッド１２１"とすることができる。図１の例に
は、全部で三種のパッドが示されているが、パッドが含
まれるときには一種のみが選択されて含まれる。
【００１４】レベル間バイア１２４は、中間層１２８の
片側にキャプチャー・パッド１２６を有し、レベル対レ
ベルのアライメントを緩和するキャプチャー・パッド１
２６は、金属で充填され、一つ以上のセラミック・スタ
ック層を通るスルー・バイアが一列に並ぶことを保証す
る。
片側にキャプチャー・パッド１２６を有し、レベル対レ
ベルのアライメントを緩和するキャプチャー・パッド１
２６は、金属で充填され、一つ以上のセラミック・スタ
ック層を通るスルー・バイアが一列に並ぶことを保証す
る。
【００１５】表面パッシベーションは好ましいが、これ
は省略することができ、図３の例のように、代わりにＣ
ｒのはんだダム１３６を用いることができる。図３は、
図２の拡大された領域を示し、はんだ接続をはんだダム
を用いて形成している。はんだダムは、少なくとも二つ
の層よりなる層状の金属にパターンをエッチングするこ
とによって形成される。このとき、はんだは、表面金属
層に接着せず、表面下層に接着する。好適には、表面層
１３０の材料はＣｒであり、好適な表面下層１３２の材
料は、ＣｕまたはＡｕである。従って、表面下層１３２
の適当な領域１３４を、表面めっき層１３０を経て選択
的に露出することによって（はんだバイアとして知られ
ている）、はんだ１３６は、開口されたはんだバイア１
３４に集められるが、めっき層１３０の上には蓄積され
ない。
は省略することができ、図３の例のように、代わりにＣ
ｒのはんだダム１３６を用いることができる。図３は、
図２の拡大された領域を示し、はんだ接続をはんだダム
を用いて形成している。はんだダムは、少なくとも二つ
の層よりなる層状の金属にパターンをエッチングするこ
とによって形成される。このとき、はんだは、表面金属
層に接着せず、表面下層に接着する。好適には、表面層
１３０の材料はＣｒであり、好適な表面下層１３２の材
料は、ＣｕまたはＡｕである。従って、表面下層１３２
の適当な領域１３４を、表面めっき層１３０を経て選択
的に露出することによって（はんだバイアとして知られ
ている）、はんだ１３６は、開口されたはんだバイア１
３４に集められるが、めっき層１３０の上には蓄積され
ない。
【００１６】好適な実施例のモジュールは、図４および
図５におけるフローチャートに示すような二つの好適な
実施例のプロセスの一つによって、セラミック・ベース
１３８の上に形成することができる。個々の工程は同様
であるので、特に指示しなければ、以下の説明において
図４と図５との間に差違はない。
図５におけるフローチャートに示すような二つの好適な
実施例のプロセスの一つによって、セラミック・ベース
１３８の上に形成することができる。個々の工程は同様
であるので、特に指示しなければ、以下の説明において
図４と図５との間に差違はない。
【００１７】まず、工程１４０において、表面配線１０
２が、ベース・セラミック１３８の上に形成され、次
に、工程１４１において、次のＴＦ層を設けるためにク
リーニングされる。特定の基板１３８の適用または意図
的な使用は、キャリア層に好適なセラミック材料の種類
を決定する。典型的なセラミック材料は、アルミナ，ア
ルミナ／ガラス，チッ化アルミニウム，ガラスセラミッ
ク，または酸化ベリリウム（ＢｅＯ）を含む。導体層１
０２は、金属ペーストによって印刷することができる。
セラミック材料の種類は、適当な金属ペーストは何であ
るかを決定する。従って、金属ペーストは、モリブデ
ン，銅，タングステン，ニッケル，銀，金，またはそれ
らの合金とすることができる。
２が、ベース・セラミック１３８の上に形成され、次
に、工程１４１において、次のＴＦ層を設けるためにク
リーニングされる。特定の基板１３８の適用または意図
的な使用は、キャリア層に好適なセラミック材料の種類
を決定する。典型的なセラミック材料は、アルミナ，ア
ルミナ／ガラス，チッ化アルミニウム，ガラスセラミッ
ク，または酸化ベリリウム（ＢｅＯ）を含む。導体層１
０２は、金属ペーストによって印刷することができる。
セラミック材料の種類は、適当な金属ペーストは何であ
るかを決定する。従って、金属ペーストは、モリブデ
ン，銅，タングステン，ニッケル，銀，金，またはそれ
らの合金とすることができる。
【００１８】上述したように、好適な実施例のキャリア
１００のＴＦ層は、多層セラミック・ベース１３８の表
面層１０６の上に形成される。セラミック・ベース１３
８は、適切な典型的セラミック基板製造プロセスを用い
て形成される。導体層１０２は、表面セラミック層１０
６の上面１０４の上に設けられる。導体層１０２を設け
る好適な方法は、ワイヤ・メッシュ・マスクを用いるス
クリーン印刷である。あるいはまた、導体は、スクリー
ン印刷のための金属ステンシル・マスクを用い、あるい
は、デカール（ｄｅｃａｌ）プロセスを用いるような他
の適当なスクリーン印刷法によって設けることができ
る。
１００のＴＦ層は、多層セラミック・ベース１３８の表
面層１０６の上に形成される。セラミック・ベース１３
８は、適切な典型的セラミック基板製造プロセスを用い
て形成される。導体層１０２は、表面セラミック層１０
６の上面１０４の上に設けられる。導体層１０２を設け
る好適な方法は、ワイヤ・メッシュ・マスクを用いるス
クリーン印刷である。あるいはまた、導体は、スクリー
ン印刷のための金属ステンシル・マスクを用い、あるい
は、デカール（ｄｅｃａｌ）プロセスを用いるような他
の適当なスクリーン印刷法によって設けることができ
る。
【００１９】印刷後、導体層１０２は、セラミック・ボ
ディ１３８と一体焼成し、あるいは、焼成したセラミッ
ク・ベース１３８に設けられて再焼成する。このように
して形成された焼成導体の典型的な厚さは、３〜３０μ
ｍである。導体層を一体焼成すると、一体焼成した導体
を、セラミック表面１０４の中に埋め込むことができ、
表面トポグラフィの変動を少なくする。典型的には、こ
のような一体焼成した導体は、表面上に０〜１０μｍ延
びている。
ディ１３８と一体焼成し、あるいは、焼成したセラミッ
ク・ベース１３８に設けられて再焼成する。このように
して形成された焼成導体の典型的な厚さは、３〜３０μ
ｍである。導体層を一体焼成すると、一体焼成した導体
を、セラミック表面１０４の中に埋め込むことができ、
表面トポグラフィの変動を少なくする。典型的には、こ
のような一体焼成した導体は、表面上に０〜１０μｍ延
びている。
【００２０】このようにして導体層１０２を形成する
と、基板は、次のＴＦ層を形成するためにクリーニング
される。適切な溶液を用いて、技術上既知の適切なクリ
ーニング法によって、焼成（焼結）したセラミック基板
１３８をクリーニングする。クリーニングされた基板１
３８は、最後に脱イオン（ＤＩ）水によってリンスされ
る。パターニングされた基板を焼成すると、パターン歪
みを生じる。そこで、工程１４０におけるクリーニング
およびリンスの後、必要ならば、基板１３８をマッピン
グする。マッピングは、基板表面１１４，１１６から実
パターンを、ホトリソグラフィカルに読み取ってマッピ
ングすることである。必要ならば、マッピングされた基
板１３８を、蓄積し、後の使用のために保存することが
できる。
と、基板は、次のＴＦ層を形成するためにクリーニング
される。適切な溶液を用いて、技術上既知の適切なクリ
ーニング法によって、焼成（焼結）したセラミック基板
１３８をクリーニングする。クリーニングされた基板１
３８は、最後に脱イオン（ＤＩ）水によってリンスされ
る。パターニングされた基板を焼成すると、パターン歪
みを生じる。そこで、工程１４０におけるクリーニング
およびリンスの後、必要ならば、基板１３８をマッピン
グする。マッピングは、基板表面１１４，１１６から実
パターンを、ホトリソグラフィカルに読み取ってマッピ
ングすることである。必要ならば、マッピングされた基
板１３８を、蓄積し、後の使用のために保存することが
できる。
【００２１】次に、工程１４２において、第１の薄い誘
電体層１０８がこれらのマッピングされた基板１３８の
一つの上に形成される。この第１の誘電体層１０８は、
技術上現在実施されているいずれかの適切な方法によっ
て形成することができる。しかし、好適な実施例の方法
では、ポリマー溶液が、スピン塗布またはスプレーされ
て、ベークされ、その後、適切な温度で硬化される。ス
ピン塗布用またはスプレー用の溶液は周知である。例え
ば、薄い誘電体層１０８を形成するのに用いることがで
きる誘電体材料は、ポリイミド溶液、高温のポリエステ
ルまたはポリウレタン、エポキシ、ベンゾ−シクロ−ブ
テン（ＢＣＢ）、あるいはシリコン含有ポリイミド，ノ
ボラック樹脂，シリコン含有ノボラック樹脂，またはプ
レーン感光ポリイミド（ＰＳＰＩ）を含む。
電体層１０８がこれらのマッピングされた基板１３８の
一つの上に形成される。この第１の誘電体層１０８は、
技術上現在実施されているいずれかの適切な方法によっ
て形成することができる。しかし、好適な実施例の方法
では、ポリマー溶液が、スピン塗布またはスプレーされ
て、ベークされ、その後、適切な温度で硬化される。ス
ピン塗布用またはスプレー用の溶液は周知である。例え
ば、薄い誘電体層１０８を形成するのに用いることがで
きる誘電体材料は、ポリイミド溶液、高温のポリエステ
ルまたはポリウレタン、エポキシ、ベンゾ−シクロ−ブ
テン（ＢＣＢ）、あるいはシリコン含有ポリイミド，ノ
ボラック樹脂，シリコン含有ノボラック樹脂，またはプ
レーン感光ポリイミド（ＰＳＰＩ）を含む。
【００２２】また、他の実施例では、誘電体層１０８
は、パリレンまたは適切なポリイミドよりなる蒸着ポリ
マー層とすることができる。また、さらに他の実施例で
は、誘電体層１０８は、適切な圧力および温度の下で、
厚いポリマーシートをクリーニングされた基板１３８に
積層することによって形成される。これらの積層シート
は、化学的に硬化されたポリイミドシートのような誘電
体材料よりなる裏面接着剤層である。あるいはまた、誘
電体材料は、ポリテトラフルオロエチレン（ＰＴＦＥ）
のようなフルオロ−ポリマーとすることができる。
は、パリレンまたは適切なポリイミドよりなる蒸着ポリ
マー層とすることができる。また、さらに他の実施例で
は、誘電体層１０８は、適切な圧力および温度の下で、
厚いポリマーシートをクリーニングされた基板１３８に
積層することによって形成される。これらの積層シート
は、化学的に硬化されたポリイミドシートのような誘電
体材料よりなる裏面接着剤層である。あるいはまた、誘
電体材料は、ポリテトラフルオロエチレン（ＰＴＦＥ）
のようなフルオロ−ポリマーとすることができる。
【００２３】典型的には、積層された膜は、蒸着または
スピン塗布された層よりも厚く（１〜２ミル）、積層シ
ートがハンドリング損傷を受けにくくする。また、一般
に、厚い膜は、薄いシートより欠陥およびピンホールが
少ないので、シートは厚くなっている。積層シートのた
めの接着材料は、温度安定性および接着強度に対して必
要とされるように選択される。
スピン塗布された層よりも厚く（１〜２ミル）、積層シ
ートがハンドリング損傷を受けにくくする。また、一般
に、厚い膜は、薄いシートより欠陥およびピンホールが
少ないので、シートは厚くなっている。積層シートのた
めの接着材料は、温度安定性および接着強度に対して必
要とされるように選択される。
【００２４】これらの厚膜をセラミック基板１３８に積
層した後、厚膜を、機械的圧縮，ラッピング／研磨，化
学的エッチング，または化学機械的研磨を用いて薄くす
ることができる。厚い積層は、周知のプラズマ・プロセ
ス、例えば、プラズマ・エッチング（ＰＥ）または反応
性イオンエッチング（ＲＩＥ）を用いてエッチ・バック
することができる。
層した後、厚膜を、機械的圧縮，ラッピング／研磨，化
学的エッチング，または化学機械的研磨を用いて薄くす
ることができる。厚い積層は、周知のプラズマ・プロセ
ス、例えば、プラズマ・エッチング（ＰＥ）または反応
性イオンエッチング（ＲＩＥ）を用いてエッチ・バック
することができる。
【００２５】また、第３の他の工程では、薄い誘電体層
は、プラズマ強化化学的気相成長（ＰＥＣＶＤ）または
標準スパッタリング法によって付着される無機誘電体層
とすることができる。これらの付着された無機材料は、
ＳｉＯ2 ，Ａｌ2 Ｏ3 ，Ｓｉ 3 Ｎ4 ，ＢＮ，ＡｌＮ，お
よびそれらの混合物を含む。
は、プラズマ強化化学的気相成長（ＰＥＣＶＤ）または
標準スパッタリング法によって付着される無機誘電体層
とすることができる。これらの付着された無機材料は、
ＳｉＯ2 ，Ａｌ2 Ｏ3 ，Ｓｉ 3 Ｎ4 ，ＢＮ，ＡｌＮ，お
よびそれらの混合物を含む。
【００２６】次に、工程１４４では、第１の誘電体層１
０８を形成した後、相互接続バイア１２４が、誘電体層
１０８に開口される。バイア１２４は、レーザ・アブレ
ーションによって、標準のエッチング可能なホトレジス
トまたはエッチング不可能なレジストを用いるＲＩＥ
（他のプラズマ・プロセスを、所望のバイア壁の角度に
依存して用いることができる）によって、ＳｉＯ2 層の
ためのウェットまたはドライエッチング・プロセスを用
いて、あるいは、ＰＳＰＩまたはＢＣＢについてはウェ
ット・エッチング現像を用いて開口することができる。
０８を形成した後、相互接続バイア１２４が、誘電体層
１０８に開口される。バイア１２４は、レーザ・アブレ
ーションによって、標準のエッチング可能なホトレジス
トまたはエッチング不可能なレジストを用いるＲＩＥ
（他のプラズマ・プロセスを、所望のバイア壁の角度に
依存して用いることができる）によって、ＳｉＯ2 層の
ためのウェットまたはドライエッチング・プロセスを用
いて、あるいは、ＰＳＰＩまたはＢＣＢについてはウェ
ット・エッチング現像を用いて開口することができる。
【００２７】次に、導電材料がＴＦ配線層１１０のため
に設けられる。ＴＦ配線層１１０は、図４のような“ス
パッタリングおよびサブエッチング法"によって、ある
いは、図５のめっきプロセスのいずれかによって形成す
ることができる。好適には、ＴＦ配線層１１０は、上部
Ｃｒ層が選択的に除去されたＣｒ／Ｃｕ／Ｃｒであり、
Ａｕ層が、露出されたＣｕの上に付着されている。ある
いはまた、ＴＦ配線層１１０は、Ａｌが被覆されるＴｉ
／Ｗである。ＴＦ配線層は、パッシベーションすなわち
第２の誘電体層１１２によって被覆され、次に、Ｃｒ／
Ｃｕ／Ｎｉ／Ａｕによってキャップされる。ここで、工
程１４６における両方の好適な方法では、Ｃｒ／Ｃｕ／
ＣｒまたはＣｒ／Ｃｕのベース層が誘電体層１０８の上
にスパッタリングされる。次に、工程１４８において、
金属ベース層が、周知のホトリソグラフィック・プロセ
スを用いてパターニングされる。
に設けられる。ＴＦ配線層１１０は、図４のような“ス
パッタリングおよびサブエッチング法"によって、ある
いは、図５のめっきプロセスのいずれかによって形成す
ることができる。好適には、ＴＦ配線層１１０は、上部
Ｃｒ層が選択的に除去されたＣｒ／Ｃｕ／Ｃｒであり、
Ａｕ層が、露出されたＣｕの上に付着されている。ある
いはまた、ＴＦ配線層１１０は、Ａｌが被覆されるＴｉ
／Ｗである。ＴＦ配線層は、パッシベーションすなわち
第２の誘電体層１１２によって被覆され、次に、Ｃｒ／
Ｃｕ／Ｎｉ／Ａｕによってキャップされる。ここで、工
程１４６における両方の好適な方法では、Ｃｒ／Ｃｕ／
ＣｒまたはＣｒ／Ｃｕのベース層が誘電体層１０８の上
にスパッタリングされる。次に、工程１４８において、
金属ベース層が、周知のホトリソグラフィック・プロセ
スを用いてパターニングされる。
【００２８】スパッタリングおよびサブエッチング法を
用いると、好適な実施例である図４のプロセスの工程１
５０Ａでは、金属パターンが、金属ベース層からサブエ
ッチングされる。しかしながら、次の図５のめっき法を
用いると、工程１５０Ｂでは、金属がパターニングさ
れ、パターニングされた金属が、Ｃｕ／Ｎｉ／Ａｕ，Ｃ
ｕ／ＡｕまたはＣｕのみでめっきされる。
用いると、好適な実施例である図４のプロセスの工程１
５０Ａでは、金属パターンが、金属ベース層からサブエ
ッチングされる。しかしながら、次の図５のめっき法を
用いると、工程１５０Ｂでは、金属がパターニングさ
れ、パターニングされた金属が、Ｃｕ／Ｎｉ／Ａｕ，Ｃ
ｕ／ＡｕまたはＣｕのみでめっきされる。
【００２９】次に、追加の他の配線層１１０を有さなけ
れば、次の工程１５２では、パッシベーション層１１２
がＴＦ配線層１１０の上に形成される。追加の配線層１
１０を有すると、工程１４２〜１５０Ａ／Ｂが繰り返さ
れる。次に、工程１５４では、バイア１２４'が最後の
パッシベーション層１１２に開口され、下側の配線１１
０を選択的に露出する。バイア１２４'は、レーザ・ア
ブレーション，ウェットまたはドライ・エッチングを用
いて開口することができる。例えば、ＮｉまたはＡｕで
ある最後の導電層１１８は、工程１５６で、露出された
金属１１０、すなわちバイア１２４'の上に設けられ
る。
れば、次の工程１５２では、パッシベーション層１１２
がＴＦ配線層１１０の上に形成される。追加の配線層１
１０を有すると、工程１４２〜１５０Ａ／Ｂが繰り返さ
れる。次に、工程１５４では、バイア１２４'が最後の
パッシベーション層１１２に開口され、下側の配線１１
０を選択的に露出する。バイア１２４'は、レーザ・ア
ブレーション，ウェットまたはドライ・エッチングを用
いて開口することができる。例えば、ＮｉまたはＡｕで
ある最後の導電層１１８は、工程１５６で、露出された
金属１１０、すなわちバイア１２４'の上に設けられ
る。
【００３０】工程１５６で最後の金属層１１８を設けた
後、チップは、適当な温度および圧力の下で、薄膜また
は基板１３８に直接接続される。あるいはまた、露出さ
れた金属（Ｃｒ）１１０をエッチングし、ＮｉまたはＣ
ｏを無電解めっきし、続いて薄いまたは厚い浸せき金め
っきする。チップが、ワイヤ・ボンディングによって取
り付けられるならば、表面は、所望の金属、例えば銅の
上部に厚い金で、あるいは金属層１１０がＡｌである場
合にワイヤ・ボンディングのためのＡｌパッドで形成す
ることができる。
後、チップは、適当な温度および圧力の下で、薄膜また
は基板１３８に直接接続される。あるいはまた、露出さ
れた金属（Ｃｒ）１１０をエッチングし、ＮｉまたはＣ
ｏを無電解めっきし、続いて薄いまたは厚い浸せき金め
っきする。チップが、ワイヤ・ボンディングによって取
り付けられるならば、表面は、所望の金属、例えば銅の
上部に厚い金で、あるいは金属層１１０がＡｌである場
合にワイヤ・ボンディングのためのＡｌパッドで形成す
ることができる。
【００３１】好適な実施例では、コスト，性能，および
チップの相互接続の信頼性について最適化されたＴＦ配
線の利点を有するセラミック基板である。セラミックの
熱膨張は、その上に実装されたシリコン・チップに非常
に整合するので、信頼性は、従来の基板よりも改善され
ている。好適な実施例の基板上に実装された大きい（各
サイドは２０ｍｍ以上）の高電力（５０〜１００ワッ
ト）のマイクロプロセッサ・チップは、非常に不整合な
チップ／基板の膨張により生じ得るＣ４疲労を受けな
い。
チップの相互接続の信頼性について最適化されたＴＦ配
線の利点を有するセラミック基板である。セラミックの
熱膨張は、その上に実装されたシリコン・チップに非常
に整合するので、信頼性は、従来の基板よりも改善され
ている。好適な実施例の基板上に実装された大きい（各
サイドは２０ｍｍ以上）の高電力（５０〜１００ワッ
ト）のマイクロプロセッサ・チップは、非常に不整合な
チップ／基板の膨張により生じ得るＣ４疲労を受けな
い。
【００３２】さらに、セラミック・ベース上の厚膜グラ
ンド面は、特定仕様のインピーダンス目標、例えば５０
〜６０Ωに調整できる改良されたインピーダンス制御を
保証する。さらに、厚膜グランド面は、スイッチング・
ノイズ、典型的には、高密度配線構造における未シール
ドの長く細いラインのネットについての問題を引き起こ
す。従って、この厚いグランド面を実現するためには、
好適な実施例の基板は、セラミック・ベースの上にグラ
ンド層を付着するのに通常必要とされる特殊な工程を必
要としない。
ンド面は、特定仕様のインピーダンス目標、例えば５０
〜６０Ωに調整できる改良されたインピーダンス制御を
保証する。さらに、厚膜グランド面は、スイッチング・
ノイズ、典型的には、高密度配線構造における未シール
ドの長く細いラインのネットについての問題を引き起こ
す。従って、この厚いグランド面を実現するためには、
好適な実施例の基板は、セラミック・ベースの上にグラ
ンド層を付着するのに通常必要とされる特殊な工程を必
要としない。
【００３３】本発明を好適な実施例によって説明してき
たが、当業者であれば、本発明を、特許請求の範囲の趣
旨または範囲内で変更して実施できることが分かるであ
ろう。
たが、当業者であれば、本発明を、特許請求の範囲の趣
旨または範囲内で変更して実施できることが分かるであ
ろう。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）電子部品を実装する基板において、セラミック材
料よりなる層状のベースと、前記層状のベースの上面上
の第１の導電層と、前記セラミック材料と異なる材料よ
りなる第１の誘電体層とを有し、前記第１の誘電体層
は、前記上面および前記第１の導電層を被覆し、前記第
１の誘電体層の上に第２の導電層を有し、前記第２の導
電層のラインが、前記第１の導電層のラインに接続さ
れ、電子部品を実装し、前記実装された電子部品を前記
第２の導電層に接続するのに適した、基板表面上の少な
くとも一つの実装位置を有することを特徴とする電子部
品を実装する基板。 （２）前記第１の誘電体層は、前記層状のセラミック・
ベースの誘電体層よりも薄いことを特徴とする、上記
（１）に記載の電子部品を実装する基板。 （３）前記第１の導電層は、前記上面に埋め込まれたこ
とを特徴とする、上記（１）に記載の電子部品を実装す
る基板。 （４）前記第１の導電層の厚さは、３〜３０μｍである
ことを特徴とする、上記（３）に記載の電子部品を実装
する基板。 （５）前記第１の導電層が、前記上面の上に０〜１０μ
ｍ延びていることを特徴とする、上記（４）に記載の電
子部品を実装する基板。 （６）前記第１の誘電体が、有機物の誘電体材料よりな
る層であることを特徴とする、上記（１）に記載の電子
部品を実装する基板。 （７）前記第１の誘電体層を前記層状のセラミック・ベ
ースに接着する接着剤をさらに有することを特徴とす
る、上記（６）に記載の電子部品を実装する基板。 （８）前記第２の導電層は、層状の金属層であることを
特徴とする、上記（１）に記載の電子部品を実装する基
板。 （９）前記層状の金属層は、銅層を有することを特徴と
する、上記（８）に記載の電子部品を実装する基板。 （１０）前記層状の金属層は、前記銅層の上に金層を有
することを特徴とする、上記（９）に記載の電子部品を
実装する基板。 （１１）前記層状の金属層は、前記銅層の下にクロム層
を有することを特徴とする、上記（８）に記載の電子部
品を実装する基板。 （１２）前記層状の金属層は、前記銅層の下にクロム層
を有することを特徴とする、上記（１０）に記載の電子
部品を実装する基板。 （１３）前記層状の金属層は、前記金層と前記銅層との
間にニッケル層を有することを特徴とする、上記（１
０）に記載の電子部品を実装する基板。 （１４）前記層状の金属層は、前記銅層の上にクロム層
を有することを特徴とする、上記（８）に記載の電子部
品を実装する基板。 （１５）前記クロム層は、前記実装位置の各々に複数の
はんだ開口を有し、前記はんだ開口は、前記開口内に前
記銅層を露出し、はんだが前記はんだ開口内の前記銅層
に接着することを特徴とする、上記（１４）に記載の電
子部品を実装する基板。 （１６）前記層状の金属層は、前記銅層の上にクロム層
を有することを特徴とする、上記（１０）に記載の電子
部品を実装する基板。 （１７）前記クロム層は、前記実装位置の各々に複数の
はんだ開口を有し、前記開口内に前記銅層を露出し、は
んだが前記はんだ開口内の前記銅層に接着することを特
徴とする、上記（１６）に記載の電子部品を実装する基
板。 （１８）前記セラミック材料と異なる材料よりなる第２
の誘電体層を有し、前記第２の誘電体層は、前記第１の
誘電体層および前記第２の導電層を被覆し、前記第２の
誘電体層の上に第３の導電層を有し、前記第３の誘電体
層内のラインが、前記第１および第２の導電層のライン
に接続されることを特徴とする、上記（１）に記載の電
子部品を実装する基板。 （１９）前記基板をプリント回路基板に取り付ける手段
をさらに有することを特徴とする、上記（１）に記載の
電子部品を実装する基板。 （２０）前記基板を取り付ける手段は、前記ベースの底
面に複数のピンを有することを特徴とする、上記（１
９）に記載の電子部品を実装する基板。 （２１）前記基板を取り付ける手段は、ランド・グリッ
ド・アレイ（ＬＧＡ），ボール・グリッド・アレイ（Ｂ
ＧＡ），コラム・グリッド・アレイ（ＣＧＡ），および
ミニＢＧＡよりなる群から選択されたことを特徴とす
る、上記（１９）に記載の電子部品を実装する基板。 （２２）前記セラミック材料と異なる材料よりなるパッ
シベーション層をさらに有し、前記パッシベーション層
は、前記第１の誘電体層および前記第２の導電層を被覆
することを特徴とする、上記（１）に記載の電子部品を
実装する基板。 （２３）前記パッシベーション層の上に最後の導電層を
形成することを特徴とする、上記（２２）に記載の電子
部品を実装する基板。 （２４）前記パッシベーション層は、前記実装位置の各
々に複数のバイアを有し、前記実装位置に実装された電
子部品は、前記複数のバイアを経て前記第２の導電層に
接続されることを特徴とする、上記（２３）に記載の電
子部品を実装する基板。 （２５）集積回路を実装する基板を製造する方法におい
て、上面に第１の導電層を有するセラミック・ベースを
クリーニングする工程と、前記上面の上に、前記セラミ
ック・ベースとは異なる材料の第１の誘電体層を形成す
る工程と、前記第１の誘電体層の上に、前記第１の導電
層の配線に接続される第２の導電層を形成する工程と、
前記第２の導電層をパターニングする工程と、前記第１
の誘電体層および前記パターニングされた第２の導電層
の上にパッシベーション層を形成する工程とを含むこと
を特徴とする集積回路を実装する基板を製造する方法。 （２６）前記パッシベーション層を形成する工程の後
に、前記パッシベーション層の上に、前記パターニング
された第２の導電層に接続される、ボンディング・パッ
ドを形成する工程をさらに含むことを特徴とする、上記
（２５）に記載の集積回路を実装する基板を製造する方
法。 （２７）クリーニングする前に、前記第１の導電層を、
前記セラミック・ベース上に形成し、前記セラミック・
ベースと一体焼成することを特徴とする、上記（２５）
に記載の集積回路を実装する基板を製造する方法。 （２８）前記第１の導電層は、前記セラミック・ベース
上にスクリーン印刷されることを特徴とする、上記（２
７）に記載の集積回路を実装する基板を製造する方法。 （２９）前記セラミック・ベースを焼成し、前記焼成さ
れたセラミックベース上に前記第１の導電層を形成する
ことを特徴とする、上記（２５）に記載の集積回路を実
装する基板を製造する方法。 （３０）前記セラミック・ベースをクリーニングする工
程は、前記第１の誘電体層を形成する前に前記ベースを
マッピングすることを含むことを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。 （３１）前記第１の誘電体層を形成するために、ポリマ
ー溶液をスピン塗布して前記上面にベークすることを特
徴とする、上記（２５）に記載の集積回路を実装する基
板を製造する方法。 （３２）前記第１の誘電体層を形成するために、ポリマ
ー溶液をスプレーして前記上面にベークすることを特徴
とする、上記（２５）に記載の集積回路を実装する基板
を製造する方法。 （３３）前記第１の誘電体層を形成するために、ポリマ
ー層を前記上面に蒸着することを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。 （３４）前記第１の誘電体層を形成するために、ポリマ
ー層を前記上面に積層することを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。 （３５）前記第１の誘電体層を薄くするために、前記積
層をエッチングすることを特徴とする、上記（３４）に
記載の集積回路を実装する基板を製造する方法。 （３６）前記第１の誘電体層を形成するために、前記上
面に無機物の層を付着することを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。
の事項を開示する。 （１）電子部品を実装する基板において、セラミック材
料よりなる層状のベースと、前記層状のベースの上面上
の第１の導電層と、前記セラミック材料と異なる材料よ
りなる第１の誘電体層とを有し、前記第１の誘電体層
は、前記上面および前記第１の導電層を被覆し、前記第
１の誘電体層の上に第２の導電層を有し、前記第２の導
電層のラインが、前記第１の導電層のラインに接続さ
れ、電子部品を実装し、前記実装された電子部品を前記
第２の導電層に接続するのに適した、基板表面上の少な
くとも一つの実装位置を有することを特徴とする電子部
品を実装する基板。 （２）前記第１の誘電体層は、前記層状のセラミック・
ベースの誘電体層よりも薄いことを特徴とする、上記
（１）に記載の電子部品を実装する基板。 （３）前記第１の導電層は、前記上面に埋め込まれたこ
とを特徴とする、上記（１）に記載の電子部品を実装す
る基板。 （４）前記第１の導電層の厚さは、３〜３０μｍである
ことを特徴とする、上記（３）に記載の電子部品を実装
する基板。 （５）前記第１の導電層が、前記上面の上に０〜１０μ
ｍ延びていることを特徴とする、上記（４）に記載の電
子部品を実装する基板。 （６）前記第１の誘電体が、有機物の誘電体材料よりな
る層であることを特徴とする、上記（１）に記載の電子
部品を実装する基板。 （７）前記第１の誘電体層を前記層状のセラミック・ベ
ースに接着する接着剤をさらに有することを特徴とす
る、上記（６）に記載の電子部品を実装する基板。 （８）前記第２の導電層は、層状の金属層であることを
特徴とする、上記（１）に記載の電子部品を実装する基
板。 （９）前記層状の金属層は、銅層を有することを特徴と
する、上記（８）に記載の電子部品を実装する基板。 （１０）前記層状の金属層は、前記銅層の上に金層を有
することを特徴とする、上記（９）に記載の電子部品を
実装する基板。 （１１）前記層状の金属層は、前記銅層の下にクロム層
を有することを特徴とする、上記（８）に記載の電子部
品を実装する基板。 （１２）前記層状の金属層は、前記銅層の下にクロム層
を有することを特徴とする、上記（１０）に記載の電子
部品を実装する基板。 （１３）前記層状の金属層は、前記金層と前記銅層との
間にニッケル層を有することを特徴とする、上記（１
０）に記載の電子部品を実装する基板。 （１４）前記層状の金属層は、前記銅層の上にクロム層
を有することを特徴とする、上記（８）に記載の電子部
品を実装する基板。 （１５）前記クロム層は、前記実装位置の各々に複数の
はんだ開口を有し、前記はんだ開口は、前記開口内に前
記銅層を露出し、はんだが前記はんだ開口内の前記銅層
に接着することを特徴とする、上記（１４）に記載の電
子部品を実装する基板。 （１６）前記層状の金属層は、前記銅層の上にクロム層
を有することを特徴とする、上記（１０）に記載の電子
部品を実装する基板。 （１７）前記クロム層は、前記実装位置の各々に複数の
はんだ開口を有し、前記開口内に前記銅層を露出し、は
んだが前記はんだ開口内の前記銅層に接着することを特
徴とする、上記（１６）に記載の電子部品を実装する基
板。 （１８）前記セラミック材料と異なる材料よりなる第２
の誘電体層を有し、前記第２の誘電体層は、前記第１の
誘電体層および前記第２の導電層を被覆し、前記第２の
誘電体層の上に第３の導電層を有し、前記第３の誘電体
層内のラインが、前記第１および第２の導電層のライン
に接続されることを特徴とする、上記（１）に記載の電
子部品を実装する基板。 （１９）前記基板をプリント回路基板に取り付ける手段
をさらに有することを特徴とする、上記（１）に記載の
電子部品を実装する基板。 （２０）前記基板を取り付ける手段は、前記ベースの底
面に複数のピンを有することを特徴とする、上記（１
９）に記載の電子部品を実装する基板。 （２１）前記基板を取り付ける手段は、ランド・グリッ
ド・アレイ（ＬＧＡ），ボール・グリッド・アレイ（Ｂ
ＧＡ），コラム・グリッド・アレイ（ＣＧＡ），および
ミニＢＧＡよりなる群から選択されたことを特徴とす
る、上記（１９）に記載の電子部品を実装する基板。 （２２）前記セラミック材料と異なる材料よりなるパッ
シベーション層をさらに有し、前記パッシベーション層
は、前記第１の誘電体層および前記第２の導電層を被覆
することを特徴とする、上記（１）に記載の電子部品を
実装する基板。 （２３）前記パッシベーション層の上に最後の導電層を
形成することを特徴とする、上記（２２）に記載の電子
部品を実装する基板。 （２４）前記パッシベーション層は、前記実装位置の各
々に複数のバイアを有し、前記実装位置に実装された電
子部品は、前記複数のバイアを経て前記第２の導電層に
接続されることを特徴とする、上記（２３）に記載の電
子部品を実装する基板。 （２５）集積回路を実装する基板を製造する方法におい
て、上面に第１の導電層を有するセラミック・ベースを
クリーニングする工程と、前記上面の上に、前記セラミ
ック・ベースとは異なる材料の第１の誘電体層を形成す
る工程と、前記第１の誘電体層の上に、前記第１の導電
層の配線に接続される第２の導電層を形成する工程と、
前記第２の導電層をパターニングする工程と、前記第１
の誘電体層および前記パターニングされた第２の導電層
の上にパッシベーション層を形成する工程とを含むこと
を特徴とする集積回路を実装する基板を製造する方法。 （２６）前記パッシベーション層を形成する工程の後
に、前記パッシベーション層の上に、前記パターニング
された第２の導電層に接続される、ボンディング・パッ
ドを形成する工程をさらに含むことを特徴とする、上記
（２５）に記載の集積回路を実装する基板を製造する方
法。 （２７）クリーニングする前に、前記第１の導電層を、
前記セラミック・ベース上に形成し、前記セラミック・
ベースと一体焼成することを特徴とする、上記（２５）
に記載の集積回路を実装する基板を製造する方法。 （２８）前記第１の導電層は、前記セラミック・ベース
上にスクリーン印刷されることを特徴とする、上記（２
７）に記載の集積回路を実装する基板を製造する方法。 （２９）前記セラミック・ベースを焼成し、前記焼成さ
れたセラミックベース上に前記第１の導電層を形成する
ことを特徴とする、上記（２５）に記載の集積回路を実
装する基板を製造する方法。 （３０）前記セラミック・ベースをクリーニングする工
程は、前記第１の誘電体層を形成する前に前記ベースを
マッピングすることを含むことを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。 （３１）前記第１の誘電体層を形成するために、ポリマ
ー溶液をスピン塗布して前記上面にベークすることを特
徴とする、上記（２５）に記載の集積回路を実装する基
板を製造する方法。 （３２）前記第１の誘電体層を形成するために、ポリマ
ー溶液をスプレーして前記上面にベークすることを特徴
とする、上記（２５）に記載の集積回路を実装する基板
を製造する方法。 （３３）前記第１の誘電体層を形成するために、ポリマ
ー層を前記上面に蒸着することを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。 （３４）前記第１の誘電体層を形成するために、ポリマ
ー層を前記上面に積層することを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。 （３５）前記第１の誘電体層を薄くするために、前記積
層をエッチングすることを特徴とする、上記（３４）に
記載の集積回路を実装する基板を製造する方法。 （３６）前記第１の誘電体層を形成するために、前記上
面に無機物の層を付着することを特徴とする、上記（２
５）に記載の集積回路を実装する基板を製造する方法。
【図１】好適な実施例のセラミック・キャリアの部分断
面斜視図である。
面斜視図である。
【図２】図１に示すセラミック・キャリアの一部の拡大
断面図である。
断面図である。
【図３】他の実施例における図１の部分領域Ａの断面図
である。
である。
【図４】本発明の好適な実施例によるＴＦ層を付着する
フローチャートである。
フローチャートである。
【図５】本発明の好適な実施例によるＴＦ層を付着する
フローチャートである。
フローチャートである。
１００ セラミック・キャリア １０２ 導体パターン層 １０４ 上面 １０６ 上部セラミック層 １０８ 誘電体層 １１０ 配線層 １１２ パッシベーション層 １１４ 上面 １１６ 底面 １１８ 接続パッド １２０ 導体層 １２１ ブレーズ・パッド １２１' 直接実装パッド １２１" 接着パッド １２４，１２４' バイア １２６ キャプチャー・パッド １２８ 中間層 １３０ 表面層 １３２ 表面下層 １３４ 領域 １３６ はんだダム １３８ セラミック・ベース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サンダー・エム・ケイマス アメリカ合衆国 12538 ニューヨーク州 ハイド パーク ルーティ ドライブ 60 (72)発明者 ダニエル・ピー・オコナー アメリカ合衆国 12603 ニューヨーク州 ポウキープシー タングルウッド レー ン ４ (72)発明者 ラジェシュ・エス・パテル アメリカ合衆国 94555 カリフォルニア 州 フレモント カーディナル テラス 3758 (72)発明者 ハーバート・アイ・ストラー アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ サブラ レーン 26 (72)発明者 リサ・エム・スタッジンスキー アメリカ合衆国 38017 テネシー州 コ リアーヴィル クリークビュー コヴ 1365 (72)発明者 ポウル・アール・ウォーリング アメリカ合衆国 12540 ニューヨーク州 ラグランジュビル トムズ ウェイ 17
Claims (14)
- 【請求項１】電子部品を実装する基板において、 セラミック材料よりなる層状のベースと、 前記層状のベースの上面上の第１の導電層と、 前記セラミック材料と異なる材料よりなる第１の誘電体
層とを有し、前記第１の誘電体層は、前記上面および前
記第１の導電層を被覆し、 前記第１の誘電体層の上に第２の導電層を有し、前記第
２の導電層のラインが、前記第１の導電層のラインに接
続され、 電子部品を実装し、前記実装された電子部品を前記第２
の導電層に接続するのに適した、基板表面上の少なくと
も一つの実装位置を有することを特徴とする電子部品を
実装する基板。 - 【請求項２】前記第１の誘電体層は、前記層状のセラミ
ック・ベースの誘電体層よりも薄いことを特徴とする、
請求項１に記載の電子部品を実装する基板。 - 【請求項３】前記第１の導電層は、前記上面に埋め込ま
れたことを特徴とする、請求項１に記載の電子部品を実
装する基板。 - 【請求項４】前記第１の誘電体層を前記層状のセラミッ
ク・ベースに接着する接着剤をさらに有することを特徴
とする、請求項６に記載の電子部品を実装する基板。 - 【請求項５】前記セラミック材料と異なる材料よりなる
第２の誘電体層を有し、前記第２の誘電体層は、前記第
１の誘電体層および前記第２の導電層を被覆し、 前記第２の誘電体層の上に第３の導電層を有し、前記第
３の誘電体層内のラインが、前記第１および第２の導電
層のラインに接続されることを特徴とする、請求項１に
記載の電子部品を実装する基板。 - 【請求項６】前記基板をプリント回路基板に取り付ける
手段をさらに有することを特徴とする、請求項１に記載
の電子部品を実装する基板。 - 【請求項７】前記基板を取り付ける手段は、前記ベース
の底面に複数のピンを有することを特徴とする、請求項
６に記載の電子部品を実装する基板。 - 【請求項８】前記基板を取り付ける手段は、ランド・グ
リッド・アレイ（ＬＧＡ），ボール・グリッド・アレイ
（ＢＧＡ），コラム・グリッド・アレイ（ＣＧＡ），お
よびミニＢＧＡよりなる群から選択されたことを特徴と
する、請求項６に記載の電子部品を実装する基板。 - 【請求項９】前記セラミック材料と異なる材料よりなる
パッシベーション層をさらに有し、前記パッシベーショ
ン層は、前記第１の誘電体層および前記第２の導電層を
被覆することを特徴とする、請求項１に記載の電子部品
を実装する基板。 - 【請求項１０】前記パッシベーション層の上に最後の導
電層を形成することを特徴とする、請求項９に記載の電
子部品を実装する基板。 - 【請求項１１】前記パッシベーション層は、前記実装位
置の各々に複数のバイアを有し、前記実装位置に実装さ
れた電子部品は、前記複数のバイアを経て前記第２の導
電層に接続されることを特徴とする、請求項１０に記載
の電子部品を実装する基板。 - 【請求項１２】集積回路を実装する基板を製造する方法
において、 上面に第１の導電層を有するセラミック・ベースをクリ
ーニングする工程と、 前記上面の上に、前記セラミック・ベースとは異なる材
料の第１の誘電体層を形成する工程と、 前記第１の誘電体層の上に、前記第１の導電層の配線に
接続される第２の導電層を形成する工程と、 前記第２の導電層をパターニングする工程と、 前記第１の誘電体層および前記パターニングされた第２
の導電層の上にパッシベーション層を形成する工程とを
含むことを特徴とする集積回路を実装する基板を製造す
る方法。 - 【請求項１３】前記パッシベーション層を形成する工程
の後に、 前記パッシベーション層の上に、前記パターニングされ
た第２の導電層に接続される、ボンディング・パッドを
形成する工程をさらに含むことを特徴とする、請求項１
２に記載の集積回路を実装する基板を製造する方法。 - 【請求項１４】クリーニングする前に、前記第１の導電
層を、前記セラミック・ベース上に形成し、前記セラミ
ック・ベースと一体焼成することを特徴とする、請求項
１２に記載の集積回路を実装する基板を製造する方法。
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|---|---|---|---|
| US09/004690 | 1998-01-08 | ||
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|---|---|---|---|
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Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3633252B2 (ja) * | 1997-01-10 | 2005-03-30 | イビデン株式会社 | プリント配線板及びその製造方法 |
| JPH10275966A (ja) * | 1997-01-30 | 1998-10-13 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
| JPH10270496A (ja) * | 1997-03-27 | 1998-10-09 | Hitachi Ltd | 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法 |
| WO1998056219A1 (en) * | 1997-06-06 | 1998-12-10 | Ibiden Co., Ltd. | Multilayer printed wiring board and method for manufacturing the same |
| US6333468B1 (en) * | 1998-06-11 | 2001-12-25 | International Business Machines Corporation | Flexible multi-layered printed circuit cable |
| US6323435B1 (en) * | 1998-07-31 | 2001-11-27 | Kulicke & Soffa Holdings, Inc. | Low-impedance high-density deposited-on-laminate structures having reduced stress |
| US6266249B1 (en) * | 1998-10-20 | 2001-07-24 | Lsi Logic Corporation | Semiconductor flip chip ball grid array package |
| US6259039B1 (en) * | 1998-12-29 | 2001-07-10 | Intel Corporation | Surface mount connector with pins in vias |
| US6573124B1 (en) * | 1999-05-03 | 2003-06-03 | Hughes Electronics Corp. | Preparation of passivated chip-on-board electronic devices |
| TW484251B (en) | 1999-10-19 | 2002-04-21 | Berg Tech Inc | Electrical connector with strain relief |
| US6805278B1 (en) | 1999-10-19 | 2004-10-19 | Fci America Technology, Inc. | Self-centering connector with hold down |
| US6801422B2 (en) * | 1999-12-28 | 2004-10-05 | Intel Corporation | High performance capacitor |
| US6724611B1 (en) | 2000-03-29 | 2004-04-20 | Intel Corporation | Multi-layer chip capacitor |
| US6423577B1 (en) * | 2000-05-02 | 2002-07-23 | Silicon Integrated Systems Corp. | Method for reducing an electrical noise inside a ball grid array package |
| US6351391B1 (en) * | 2000-05-15 | 2002-02-26 | International Business Machines Corporation | Signal busses on printed board structures mounting ASIC chips with signal termination resistor devices using planar signal terminating devices |
| US6584682B2 (en) * | 2000-05-26 | 2003-07-01 | Visteon Global Tech., Inc. | Method for making circuit board |
| US6351387B1 (en) | 2000-06-29 | 2002-02-26 | Intel Corporation | System and method of heat extraction from an integrated circuit die |
| US6639154B1 (en) * | 2000-10-10 | 2003-10-28 | Teradyne, Inc. | Apparatus for forming a connection between a circuit board and a connector, having a signal launch |
| US6489570B2 (en) * | 2001-03-06 | 2002-12-03 | Mitac International Corp. | Multi-layer circuit board |
| US6384340B1 (en) * | 2001-03-06 | 2002-05-07 | Mitac International Corp. | Multi-layer circuit board |
| US6417460B1 (en) * | 2001-03-06 | 2002-07-09 | Mitac International Corp. | Multi-layer circuit board having signal, ground and power layers |
| US6548858B2 (en) | 2001-03-06 | 2003-04-15 | Mitac International Corp. | Multi-layer circuit board |
| EP1573705A3 (en) * | 2001-05-25 | 2005-09-21 | ITW Inc. | An interface lamina |
| US6528892B2 (en) | 2001-06-05 | 2003-03-04 | International Business Machines Corporation | Land grid array stiffener use with flexible chip carriers |
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US6545227B2 (en) * | 2001-07-11 | 2003-04-08 | Mce/Kdi Corporation | Pocket mounted chip having microstrip line |
| US6660945B2 (en) * | 2001-10-16 | 2003-12-09 | International Business Machines Corporation | Interconnect structure and method of making same |
| US6781229B1 (en) * | 2001-12-19 | 2004-08-24 | Skyworks Solutions, Inc. | Method for integrating passives on-die utilizing under bump metal and related structure |
| JP4159778B2 (ja) * | 2001-12-27 | 2008-10-01 | 三菱電機株式会社 | Ｉｃパッケージ、光送信器及び光受信器 |
| US6720212B2 (en) * | 2002-03-14 | 2004-04-13 | Infineon Technologies Ag | Method of eliminating back-end rerouting in ball grid array packaging |
| US6750403B2 (en) * | 2002-04-18 | 2004-06-15 | Hewlett-Packard Development Company, L.P. | Reconfigurable multilayer printed circuit board |
| US6791845B2 (en) * | 2002-09-26 | 2004-09-14 | Fci Americas Technology, Inc. | Surface mounted electrical components |
| KR20040061292A (ko) * | 2002-12-30 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 제조방법 |
| US7271581B2 (en) * | 2003-04-02 | 2007-09-18 | Micron Technology, Inc. | Integrated circuit characterization printed circuit board, test equipment including same, method of fabrication thereof and method of characterizing an integrated circuit device |
| TWI233188B (en) * | 2003-10-07 | 2005-05-21 | United Microelectronics Corp | Quad flat no-lead package structure and manufacturing method thereof |
| DE102004032706A1 (de) | 2004-07-06 | 2006-02-02 | Epcos Ag | Verfahren zur Herstellung eines elektrischen Bauelements und das Bauelement |
| US7081672B1 (en) * | 2005-03-07 | 2006-07-25 | Lsi Logic Corporation | Substrate via layout to improve bias humidity testing reliability |
| US7548432B2 (en) * | 2005-03-24 | 2009-06-16 | Agency For Science, Technology And Research | Embedded capacitor structure |
| WO2009045932A1 (en) | 2007-09-28 | 2009-04-09 | Tri-Star Laminates, Inc. | Improved systems and methods for drilling holes in printed circuit boards |
| JP2009170891A (ja) * | 2007-12-07 | 2009-07-30 | Integral Technology Inc | リジッドプリント回路板用の改良された絶縁層 |
| EP2226841A1 (en) | 2007-12-28 | 2010-09-08 | Ibiden Co., Ltd. | Interposer and manufacturing method of the interposer |
| CN101632168B (zh) * | 2007-12-28 | 2012-07-18 | 揖斐电株式会社 | 中介层以及中介层的制造方法 |
| JP2009206506A (ja) * | 2008-01-31 | 2009-09-10 | Sanyo Electric Co Ltd | 素子搭載用基板およびその製造方法、半導体モジュールおよびこれを搭載した携帯機器 |
| US20130000968A1 (en) * | 2011-06-30 | 2013-01-03 | Broadcom Corporation | 1-Layer Interposer Substrate With Through-Substrate Posts |
| US8659144B1 (en) | 2011-12-15 | 2014-02-25 | Marvell International Ltd. | Power and ground planes in package substrate |
| US20140209926A1 (en) * | 2013-01-28 | 2014-07-31 | Win Semiconductors Corp. | Semiconductor integrated circuit |
| US9704830B1 (en) * | 2016-01-13 | 2017-07-11 | International Business Machines Corporation | Semiconductor structure and method of making |
| US10074919B1 (en) * | 2017-06-16 | 2018-09-11 | Intel Corporation | Board integrated interconnect |
| KR102849159B1 (ko) | 2020-10-27 | 2025-08-25 | 삼성전자주식회사 | 반도체 패키지 |
| CN113079626A (zh) * | 2021-03-18 | 2021-07-06 | 扬州国宇电子有限公司 | 一种陶瓷基板薄膜电路结构及其制备方法 |
| CN116504771B (zh) * | 2023-06-27 | 2023-12-08 | 长春希达电子技术有限公司 | 一种Micro-LED驱动面板及其制备方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4622095A (en) * | 1985-10-18 | 1986-11-11 | Ibm Corporation | Laser stimulated halogen gas etching of metal substrates |
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| JPH0632367B2 (ja) * | 1989-01-24 | 1994-04-27 | 富士通株式会社 | セラミック基板のｉ／ｏパッドの形成方法 |
| US4995941A (en) * | 1989-05-15 | 1991-02-26 | Rogers Corporation | Method of manufacture interconnect device |
| US5161093A (en) * | 1990-07-02 | 1992-11-03 | General Electric Company | Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive |
| US5095402A (en) * | 1990-10-02 | 1992-03-10 | Rogers Corporation | Internally decoupled integrated circuit package |
| US5221426A (en) * | 1991-11-29 | 1993-06-22 | Motorola Inc. | Laser etch-back process for forming a metal feature on a non-metal substrate |
| US5329695A (en) * | 1992-09-01 | 1994-07-19 | Rogers Corporation | Method of manufacturing a multilayer circuit board |
| US5525834A (en) * | 1994-10-17 | 1996-06-11 | W. L. Gore & Associates, Inc. | Integrated circuit package |
| US5635761A (en) * | 1994-12-14 | 1997-06-03 | International Business Machines, Inc. | Internal resistor termination in multi-chip module environments |
| US5657537A (en) * | 1995-05-30 | 1997-08-19 | General Electric Company | Method for fabricating a stack of two dimensional circuit modules |
| MY123146A (en) * | 1996-03-28 | 2006-05-31 | Intel Corp | Perimeter matrix ball grid array circuit package with a populated center |
-
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