JPH11261050A - 半導体装置および静電誘導型半導体装置 - Google Patents
半導体装置および静電誘導型半導体装置Info
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- JPH11261050A JPH11261050A JP6253398A JP6253398A JPH11261050A JP H11261050 A JPH11261050 A JP H11261050A JP 6253398 A JP6253398 A JP 6253398A JP 6253398 A JP6253398 A JP 6253398A JP H11261050 A JPH11261050 A JP H11261050A
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Landscapes
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Abstract
(57)【要約】
【課題】 金属層エッチング残さによるゲート・カソー
ド間の短絡を減少させることが出来、高性能にして、高
信頼性の半導体装置を提供する。 【解決手段】 互に極性の異なる少なくとも２つの半導
体層４，５にそれぞれ金属層１９，１８を配置して少な
くとも２つの電極部を形成し、これらの電極部を層間絶
縁膜６，１５を用いて層間絶縁してなる半導体装置であ
って、２つの電極部１８，１９の絶縁分離部分２１ａ
を、金属エッチング残さ２２ａの発生しにくい縁から離
して配置するとともに、絶縁分離部分のアスペクト比を
０．４以下にした。
ド間の短絡を減少させることが出来、高性能にして、高
信頼性の半導体装置を提供する。 【解決手段】 互に極性の異なる少なくとも２つの半導
体層４，５にそれぞれ金属層１９，１８を配置して少な
くとも２つの電極部を形成し、これらの電極部を層間絶
縁膜６，１５を用いて層間絶縁してなる半導体装置であ
って、２つの電極部１８，１９の絶縁分離部分２１ａ
を、金属エッチング残さ２２ａの発生しにくい縁から離
して配置するとともに、絶縁分離部分のアスペクト比を
０．４以下にした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に静電誘導型半導体素子等のチップ上の電極設計
の改良に関する。
り、特に静電誘導型半導体素子等のチップ上の電極設計
の改良に関する。
【０００２】
【従来の技術】静電誘導サイリスタ（ＳＩサイリスタ）
等の半導体素子の製作ではウェファの中にＰ型とＮ型の
半導体層を形成した後、その上に電極層を形成してい
る。この電極は素子の面積利用率を上げ、チップ面積を
極力小さくするために多層配線構造とし、下層電極と上
層電極をシリコン酸化膜等の層間絶縁膜を用いて絶縁し
ている。また、図４に示すように、層間絶縁膜または各
電極の形成ではウェファ全面に絶縁膜または金属膜を成
膜した後、フォトリソグラフィ技術を用いてそれぞれの
パターンに加工している。
等の半導体素子の製作ではウェファの中にＰ型とＮ型の
半導体層を形成した後、その上に電極層を形成してい
る。この電極は素子の面積利用率を上げ、チップ面積を
極力小さくするために多層配線構造とし、下層電極と上
層電極をシリコン酸化膜等の層間絶縁膜を用いて絶縁し
ている。また、図４に示すように、層間絶縁膜または各
電極の形成ではウェファ全面に絶縁膜または金属膜を成
膜した後、フォトリソグラフィ技術を用いてそれぞれの
パターンに加工している。
【０００３】図４は静電誘導サイリスタ（ＳＩサイリス
タ）等の半導体装置の製作工程を示すもので、図４にお
いて１はＮ型シリコン基板、２は基板１の一方の表面に
形成されたＰアノード層、３は基板１の他方の面に形成
されたＮ-ベース層、４は同じく基板１の他方の面に形
成されたＰゲート層、５はＮ-ベース層に形成されたＮ+
カソード層である。図４の製作工程はフォトリソグラフ
ィ（露光工程）と電極工程によって構成され、フォトリ
ソグラフィは図４の（Ａ）〜（Ｆ）の工程であり、電極
工程は図４の（Ｇ）〜（Ｉ）の工程である。
タ）等の半導体装置の製作工程を示すもので、図４にお
いて１はＮ型シリコン基板、２は基板１の一方の表面に
形成されたＰアノード層、３は基板１の他方の面に形成
されたＮ-ベース層、４は同じく基板１の他方の面に形
成されたＰゲート層、５はＮ-ベース層に形成されたＮ+
カソード層である。図４の製作工程はフォトリソグラフ
ィ（露光工程）と電極工程によって構成され、フォトリ
ソグラフィは図４の（Ａ）〜（Ｆ）の工程であり、電極
工程は図４の（Ｇ）〜（Ｉ）の工程である。
【０００４】図４（Ａ）に示すように半導体ウェハのＰ
ゲート層４の露出面とＮ-ベース層３の露出面に酸化膜
（ＳｉＯ2）６を堆積し、図４（Ｂ）に示すように酸化
膜６上に感光剤（レジスト）７を塗布する。しかる後に
図４（Ｃ）に示すようにマスク８とレンズ９を通して光
１０を感光剤７に露光して、図４（Ｄ）に示すように現
象してＰゲート層４上の感光剤７に溝部１１を形成す
る。次に、溝部１１の底部すなわちＰゲート層４上に露
出している酸化膜６をエッチングして酸化膜６と感光剤
７にわたる溝部１２を形成し、しかる後に図４（Ｆ）に
示すように感光剤７をレジスト剥離してフォトリソグラ
フィを終了する。
ゲート層４の露出面とＮ-ベース層３の露出面に酸化膜
（ＳｉＯ2）６を堆積し、図４（Ｂ）に示すように酸化
膜６上に感光剤（レジスト）７を塗布する。しかる後に
図４（Ｃ）に示すようにマスク８とレンズ９を通して光
１０を感光剤７に露光して、図４（Ｄ）に示すように現
象してＰゲート層４上の感光剤７に溝部１１を形成す
る。次に、溝部１１の底部すなわちＰゲート層４上に露
出している酸化膜６をエッチングして酸化膜６と感光剤
７にわたる溝部１２を形成し、しかる後に図４（Ｆ）に
示すように感光剤７をレジスト剥離してフォトリソグラ
フィを終了する。
【０００５】フォトリソグラフィ工程の後、図４（Ｇ）
に示すようにＰゲート層４，Ｎ-ベース層３，Ｎ+カソー
ド層５および酸化膜６の露出面にわたってアルミニウム
を蒸着してアルミニウム膜１４を形成する。しかる後に
露光工程（アルミニウム蒸着膜の加工）により、図４
（Ｈ）に示すように酸化膜ＣＶＤ（プラズマＣＶＤ）を
施してＣＶＤ酸化膜１５を形成し、図４（Ｉ）に示すよ
うにＮ+カソード層５，酸化膜６，アルミニウム蒸着膜
１４および酸化膜１５の露出面にアルミニウムを蒸着す
ることによりアルミニウム層１６を形成して、電極工程
を修了する。
に示すようにＰゲート層４，Ｎ-ベース層３，Ｎ+カソー
ド層５および酸化膜６の露出面にわたってアルミニウム
を蒸着してアルミニウム膜１４を形成する。しかる後に
露光工程（アルミニウム蒸着膜の加工）により、図４
（Ｈ）に示すように酸化膜ＣＶＤ（プラズマＣＶＤ）を
施してＣＶＤ酸化膜１５を形成し、図４（Ｉ）に示すよ
うにＮ+カソード層５，酸化膜６，アルミニウム蒸着膜
１４および酸化膜１５の露出面にアルミニウムを蒸着す
ることによりアルミニウム層１６を形成して、電極工程
を修了する。
【０００６】電極間の層間絶縁膜は下層電極をアルミニ
ウム等の低融点の金属で形成した場合、その金属の融点
以上の温度で成膜できないため可能な限り低温で形成す
ることが望まれる。
ウム等の低融点の金属で形成した場合、その金属の融点
以上の温度で成膜できないため可能な限り低温で形成す
ることが望まれる。
【０００７】現在層間絶縁膜の形成にはプラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）が多く用いられている。これはソースガスに高周波
電力を印加してプラズマ化したものを化学反応させ、こ
の反応生成物をウェファ上に堆積させるもので、比較的
低温（約３００℃）で形成でき、段差被覆性（ステップ
カバレジ）が良いという特徴を持っている。
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）が多く用いられている。これはソースガスに高周波
電力を印加してプラズマ化したものを化学反応させ、こ
の反応生成物をウェファ上に堆積させるもので、比較的
低温（約３００℃）で形成でき、段差被覆性（ステップ
カバレジ）が良いという特徴を持っている。
【０００８】図５は図４（Ｉ）に示すＳＩサイリスタの
平面図であって、１７は下層ゲート電極（アルミニウム
膜１４）、１８はカソードパッド電極（上層カソード電
極、アルミニウム層１６）、１９はゲートパッド電極
（上層ゲート電極、アルミニウム膜１４）、２０はＣＶ
Ｄ膜１５（図４）に設けたカソード用コンタクトホー
ル、２１はゲート・カソードパッド電極間の絶縁分離
部、２３はアルミニウム残さ２２の発生し易い箇所であ
る。
平面図であって、１７は下層ゲート電極（アルミニウム
膜１４）、１８はカソードパッド電極（上層カソード電
極、アルミニウム層１６）、１９はゲートパッド電極
（上層ゲート電極、アルミニウム膜１４）、２０はＣＶ
Ｄ膜１５（図４）に設けたカソード用コンタクトホー
ル、２１はゲート・カソードパッド電極間の絶縁分離
部、２３はアルミニウム残さ２２の発生し易い箇所であ
る。
【０００９】ＳＩサイリスタでは、下層電極がゲート電
極に、上層電極がカソードパッド電極と下層ゲート電極
の引出しパッド電極に相当し、ゲート・カソード間に電
流を流すことにより素子をオンオフさせている。
極に、上層電極がカソードパッド電極と下層ゲート電極
の引出しパッド電極に相当し、ゲート・カソード間に電
流を流すことにより素子をオンオフさせている。
【００１０】
【発明が解決しようとする課題】上述のプラズマＣＶＤ
で層間絶縁膜を形成する時、図６に示すように下層ゲー
ト電極１７に凹凸部１７ａがあると、その凹凸はＣＶＤ
の反応生成物では埋め込まれず、図７に示すように層間
絶縁膜であるＣＶＤ酸化膜１５上にも同様の凹凸部がで
きてしまう。また、プラズマＣＶＤ膜の段差被覆性の良
さのために凹凸部の段差部側壁でオーバハングしてオー
バハング部１５ａが形成され、図７のような形状にな
る。この現象は下層電極１７の縁で発生し易い。
で層間絶縁膜を形成する時、図６に示すように下層ゲー
ト電極１７に凹凸部１７ａがあると、その凹凸はＣＶＤ
の反応生成物では埋め込まれず、図７に示すように層間
絶縁膜であるＣＶＤ酸化膜１５上にも同様の凹凸部がで
きてしまう。また、プラズマＣＶＤ膜の段差被覆性の良
さのために凹凸部の段差部側壁でオーバハングしてオー
バハング部１５ａが形成され、図７のような形状にな
る。この現象は下層電極１７の縁で発生し易い。
【００１１】ガスプラズマによるドライエッチングでは
サブミクロンの微細構造の形成時や被エッチング部のア
スペクト比（深さ／幅）が大きいとアルミニウム残さ２
２が発生し易くなる。
サブミクロンの微細構造の形成時や被エッチング部のア
スペクト比（深さ／幅）が大きいとアルミニウム残さ２
２が発生し易くなる。
【００１２】よってＣＶＤ膜上の凹凸形状の上に金属膜
を蒸着しエッチングするとオーバハング部の微細部分に
入り込んだ金属はエッチングされにくくなる。この問題
は通常は発生しないがエッチング装置の能力の経時変化
やばらつきによって発生し易くなる時がある。
を蒸着しエッチングするとオーバハング部の微細部分に
入り込んだ金属はエッチングされにくくなる。この問題
は通常は発生しないがエッチング装置の能力の経時変化
やばらつきによって発生し易くなる時がある。
【００１３】従来のＳＩサイリスタではゲート電極とカ
ソード電極を図５のように配置しており、アスペクト比
も０．７で比較的大きいため、図６に示すようにアルミ
ニウムのエッチング残さ２２が発生して、上層カソード
パッド電極１８と上層ゲート電極パッド１９が短絡する
ことがあった。
ソード電極を図５のように配置しており、アスペクト比
も０．７で比較的大きいため、図６に示すようにアルミ
ニウムのエッチング残さ２２が発生して、上層カソード
パッド電極１８と上層ゲート電極パッド１９が短絡する
ことがあった。
【００１４】ＳＩサイリスタのような自己消弧型素子で
はチップ上に配置されたゲートおよびカソード間に電流
を流して素子をオンオフさせるので各電極が短絡してい
るとスイッチング機能を失うことになる。
はチップ上に配置されたゲートおよびカソード間に電流
を流して素子をオンオフさせるので各電極が短絡してい
るとスイッチング機能を失うことになる。
【００１５】本発明は上記従来技術の問題点に鑑みてな
されたもので、その目的は金属層エッチング残さによる
ゲート・カソード間の短絡を減少させることが出来、高
性能にして、高信頼性の半導体装置を提供することであ
る。
されたもので、その目的は金属層エッチング残さによる
ゲート・カソード間の短絡を減少させることが出来、高
性能にして、高信頼性の半導体装置を提供することであ
る。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、互に極性の異なる少なくと
も２つの半導体層にそれぞれ金属層を配置して少なくと
も２つの電極部を形成し、これらの電極部間を層間絶縁
膜を用いて層間絶縁してなる半導体装置において、前記
２つの電極部の絶縁分離部分を、各電極部のうち少なく
とも１つの電極部の金属エッチング残さの発生しにくい
縁から離して配置したことを特徴とする。また、上記絶
縁分離部分のアスペクト比を０．４以下としたことを特
徴とする。
に、本発明の半導体装置は、互に極性の異なる少なくと
も２つの半導体層にそれぞれ金属層を配置して少なくと
も２つの電極部を形成し、これらの電極部間を層間絶縁
膜を用いて層間絶縁してなる半導体装置において、前記
２つの電極部の絶縁分離部分を、各電極部のうち少なく
とも１つの電極部の金属エッチング残さの発生しにくい
縁から離して配置したことを特徴とする。また、上記絶
縁分離部分のアスペクト比を０．４以下としたことを特
徴とする。
【００１７】さらに、本発明の自己消弧型静電誘導半導
体は互に極性の異なる少なくとも２つの半導体層を積層
し、これらの半導体層のうちの一方の半導体層に、該一
方の半導体層と同極性のカソード半導体層と前記一方の
半導体層とは異極性のゲート半導体層を設け、前記カソ
ード半導体層に金属層を設けてカソード電極部を形成す
るとともに、前記ゲート半導体層に金属層を設けてゲー
ト電極部を形成し、前記カソードパッド電極間に層間絶
縁部を設けてなる半導体装置において、前記カソード電
極部が上層カソードパッド電極を含むとともに、前記ゲ
ート電極部が下層ゲート電極と上層パッドゲート電極を
含み、前記上層カソードパッド電極と、前記下層ゲート
電極および前記上層パッドゲート電極間を層間絶縁膜に
よって絶縁するとともに、上層パッド電極パターンの絶
縁分離部分を前記下層ゲート電極の縁を避けて配置した
ことを特徴とする。
体は互に極性の異なる少なくとも２つの半導体層を積層
し、これらの半導体層のうちの一方の半導体層に、該一
方の半導体層と同極性のカソード半導体層と前記一方の
半導体層とは異極性のゲート半導体層を設け、前記カソ
ード半導体層に金属層を設けてカソード電極部を形成す
るとともに、前記ゲート半導体層に金属層を設けてゲー
ト電極部を形成し、前記カソードパッド電極間に層間絶
縁部を設けてなる半導体装置において、前記カソード電
極部が上層カソードパッド電極を含むとともに、前記ゲ
ート電極部が下層ゲート電極と上層パッドゲート電極を
含み、前記上層カソードパッド電極と、前記下層ゲート
電極および前記上層パッドゲート電極間を層間絶縁膜に
よって絶縁するとともに、上層パッド電極パターンの絶
縁分離部分を前記下層ゲート電極の縁を避けて配置した
ことを特徴とする。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図１〜図３を参照しながら説明する。
いて図１〜図３を参照しながら説明する。
【００１９】図１は本発明の実施の形態によるＳＩサイ
リスタの平面図、図２は図１のＡ−Ａ線に沿う断面図、
図３は図１のＢ−Ｂ線に沿う断面図である。
リスタの平面図、図２は図１のＡ−Ａ線に沿う断面図、
図３は図１のＢ−Ｂ線に沿う断面図である。
【００２０】図１〜図３において、１は第１の半導体層
であるＮ型シリコン基板、２は基板１の一方の面に形成
された第２の半導体層であるＰアノード層、３は基板１
の他方の面に形成された第３の半導体層であるＮ-ベー
ス層、４はＮ-ベース層３に形成された第４の半導体層
であるＰゲート層、５は同じくＮ-ベース層３に形成さ
れた第５の半導体層であるＮ+カソード層である。
であるＮ型シリコン基板、２は基板１の一方の面に形成
された第２の半導体層であるＰアノード層、３は基板１
の他方の面に形成された第３の半導体層であるＮ-ベー
ス層、４はＮ-ベース層３に形成された第４の半導体層
であるＰゲート層、５は同じくＮ-ベース層３に形成さ
れた第５の半導体層であるＮ+カソード層である。
【００２１】図１において、前述のように、１７は下層
ゲート電極、１８はカソードパッド電極、１９はゲート
パッド電極、２１ａはゲート・カソードパッド電極間分
離部、２２ａは発生可能なアルミニウム残さである。
ゲート電極、１８はカソードパッド電極、１９はゲート
パッド電極、２１ａはゲート・カソードパッド電極間分
離部、２２ａは発生可能なアルミニウム残さである。
【００２２】本実施例の特徴とするところは、層間絶縁
構造の電極を持つＳＩサイリスタにおいてゲート・カソ
ードパッド電極間の絶縁分離部をアルミニウムエッチン
グ残さの発生しにくい下層電極の縁から離して配置する
とともに、上記絶縁分離部のアスペクト比を０．４以下
とし、アルミニウム残さを少なくしたことである。
構造の電極を持つＳＩサイリスタにおいてゲート・カソ
ードパッド電極間の絶縁分離部をアルミニウムエッチン
グ残さの発生しにくい下層電極の縁から離して配置する
とともに、上記絶縁分離部のアスペクト比を０．４以下
とし、アルミニウム残さを少なくしたことである。
【００２３】図２に示すように、Ｎ-ベース層３とＰゲ
ート層４の一部にわたって第１の絶縁部材である酸化膜
（ＳｉＯ2）６を位置し、酸化膜６の一部とＰゲート層
４の一部にわたって下層ゲート電極が配置されている。
また、酸化膜６と下層ゲート電極１７およびＰゲート層
４の一部にわたってＣＶＤ酸化膜１５が配設されてい
る。カソードパッド電極１８は複数のＮ+カソード層５
を橋絡し、ゲートパッド電極１９は複数のＰゲート層４
を橋絡する。カソードパッド電極１８とゲートパッド電
極１９はＣＶＤ酸化膜１５を介して絶縁分離されてお
り、下層ゲート電極１７と上層ゲート電極であるゲート
パッド電極１９はＣＶＤ酸化膜１５によって絶縁されて
いる。対向するカソードパッド電極１８とゲートパッド
電極１９との間には絶縁分離部２１ａが形成される。こ
の絶縁分離部２１ａのアスペクト比（深さＤ／幅Ｗ）は
０．４以下であり、具体的にはＤ＝０．５ミクロン、Ｗ
＝１２ミクロンとしてＤ／Ｗ≒０．４以下である。
ート層４の一部にわたって第１の絶縁部材である酸化膜
（ＳｉＯ2）６を位置し、酸化膜６の一部とＰゲート層
４の一部にわたって下層ゲート電極が配置されている。
また、酸化膜６と下層ゲート電極１７およびＰゲート層
４の一部にわたってＣＶＤ酸化膜１５が配設されてい
る。カソードパッド電極１８は複数のＮ+カソード層５
を橋絡し、ゲートパッド電極１９は複数のＰゲート層４
を橋絡する。カソードパッド電極１８とゲートパッド電
極１９はＣＶＤ酸化膜１５を介して絶縁分離されてお
り、下層ゲート電極１７と上層ゲート電極であるゲート
パッド電極１９はＣＶＤ酸化膜１５によって絶縁されて
いる。対向するカソードパッド電極１８とゲートパッド
電極１９との間には絶縁分離部２１ａが形成される。こ
の絶縁分離部２１ａのアスペクト比（深さＤ／幅Ｗ）は
０．４以下であり、具体的にはＤ＝０．５ミクロン、Ｗ
＝１２ミクロンとしてＤ／Ｗ≒０．４以下である。
【００２４】図３は下層電極１７を含む素子構造を示し
ており、ＣＶＤ酸化膜１５の下には下層ゲート電極１７
が位置し、下層ゲート電極１７の下にはＰ型ゲート層４
が位置し、Ｐ型ゲート層４の下にはＮ-ベース層３が位
置する。
ており、ＣＶＤ酸化膜１５の下には下層ゲート電極１７
が位置し、下層ゲート電極１７の下にはＰ型ゲート層４
が位置し、Ｐ型ゲート層４の下にはＮ-ベース層３が位
置する。
【００２５】上記実施例の半導体装置によれば、層間絶
縁構造を持つＳＩサイリスタにおいて、ゲート・カソー
ドパッド電極間の絶縁分離部をアルミニウム残さの発生
しにくい下層電極の縁から離して配置しているととも
に、上記絶縁分離部のアスペクト比を０．４以下とし、
アルミニウム残さを少なくしている。
縁構造を持つＳＩサイリスタにおいて、ゲート・カソー
ドパッド電極間の絶縁分離部をアルミニウム残さの発生
しにくい下層電極の縁から離して配置しているととも
に、上記絶縁分離部のアスペクト比を０．４以下とし、
アルミニウム残さを少なくしている。
【００２６】従って、アルミニウム残さによるゲート・
カソード間の短絡が減少し（短絡率が５０％から２０％
に減少）、かつガスプラズマを用いたドライエッチング
でアルミニウム残さが減少して、エッチング装置の許容
度を大きくとることが出来る。
カソード間の短絡が減少し（短絡率が５０％から２０％
に減少）、かつガスプラズマを用いたドライエッチング
でアルミニウム残さが減少して、エッチング装置の許容
度を大きくとることが出来る。
【００２７】
【発明の効果】本発明は、上述の如くであって、互に極
性の異なる少なくとも２つの半導体層にそれぞれ金属層
を配置して少なくとも２つの電極部を形成し、これらの
電極部間を層間絶縁膜を用いて層間絶縁してなる半導体
装置において、前記２つの電極部の絶縁分離部分を、各
電極部のうち少なくとも１つの電極部の金属エッチング
残さの発生しにくい縁から離して配置したことを特徴と
するとともに、上記絶縁分離部分のアスペクト比を０．
４以下としたことを特徴とするものであるから、金属層
エッチング残さによるゲート・カソード間の短絡を減少
させることが出来、高性能にして、高信頼性の半導体装
置を提供することができる。
性の異なる少なくとも２つの半導体層にそれぞれ金属層
を配置して少なくとも２つの電極部を形成し、これらの
電極部間を層間絶縁膜を用いて層間絶縁してなる半導体
装置において、前記２つの電極部の絶縁分離部分を、各
電極部のうち少なくとも１つの電極部の金属エッチング
残さの発生しにくい縁から離して配置したことを特徴と
するとともに、上記絶縁分離部分のアスペクト比を０．
４以下としたことを特徴とするものであるから、金属層
エッチング残さによるゲート・カソード間の短絡を減少
させることが出来、高性能にして、高信頼性の半導体装
置を提供することができる。
【図１】本発明の実施例による半導体装置である静電誘
導サイリスタの平面図。
導サイリスタの平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１のＢ−Ｂ線に沿う断面図。
【図４】半導体装置の電極部製作工程図。
【図５】従来の静電誘導サイリスタの平面図。
【図６】図５の静電誘導サイリスタの電極部のパターン
図。
図。
【図７】図５の静電誘導サイリスタの下層ゲート電極の
一部を示す説明図。
一部を示す説明図。
１…Ｎ型半導体層 ２…Ｐ型半導体層 ３…Ｎ-型半導体層 ４…Ｐ型半導体層 ５…Ｎ+型半導体層 ６…酸化膜（ＳｉＯ2） １４…アルミニウム層 １５…ＣＶＤ酸化膜 １７…下層ゲート電極 １８…カソードパッド電極 １９…ゲートパッド電極 ２１ａ…ゲート・カソードパッド電極間絶縁分離部 ２２ａ…発生可能なアルミニウム残さ
Claims (4)
- 【請求項１】 互に極性の異なる少なくとも２つの半導
体層にそれぞれ金属層を配置して少なくとも２つの電極
部を形成し、これらの電極部間を層間絶縁膜を用いて層
間絶縁してなる半導体装置において、 前記２つの電極部の絶縁分離部分を、各電極部のうち少
なくとも１つの電極部の金属エッチング残さの発生しに
くい縁から離して配置したことを特徴とする、半導体装
置。 - 【請求項２】 上記絶縁分離部分のアスペクト比を０．
４以下としたことを特徴とする、請求項１に記載の半導
体装置。 - 【請求項３】 互に極性の異なる少なくとも２つの半導
体層を積層し、これらの半導体層のうちの一方の半導体
層に、該一方の半導体層と同極性のカソード半導体層と
前記一方の半導体層とは異極性のゲート半導体層を設
け、前記カソード半導体層に金属層を設けてカソード電
極部を形成するとともに、前記ゲート半導体層に金属層
を設けてゲート電極部を形成し、前記カソードパッド電
極間に層間絶縁部を設けてなる半導体装置において、 前記カソード電極部が上層カソードパッド電極を含むと
ともに、前記ゲート電極部が下層ゲート電極と上層パッ
ドゲート電極を含み、 前記上層カソードパッド電極と、前記下層ゲート電極お
よび前記上層パッドゲート電極間を層間絶縁膜によって
絶縁するとともに、 上層パッド電極パターンの絶縁分離部分を前記下層ゲー
ト電極の縁を避けて配置したことを特徴とする、静電誘
導型半導体装置。 - 【請求項４】 前記絶縁分離部分のアスペクト比を０．
４以下としたことを特徴とする、請求項３に記載の静電
誘導型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253398A JPH11261050A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置および静電誘導型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253398A JPH11261050A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置および静電誘導型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261050A true JPH11261050A (ja) | 1999-09-24 |
Family
ID=13202952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253398A Pending JPH11261050A (ja) | 1998-03-13 | 1998-03-13 | 半導体装置および静電誘導型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261050A (ja) |
-
1998
- 1998-03-13 JP JP6253398A patent/JPH11261050A/ja active Pending
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