JPH07193213A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 微細構造のゲートターンオフサイリスタを絶
縁膜剥がれを起こさずに製造する方法を提供する。 【構成】 Ｐ型ベース層３にＮ型エミッタ層４，Ｐ型ゲ
ート拡散層９ａ，９ｂを形成した後、所定位置にカソー
ド電極６と第１及び第２の金属ゲート薄膜１０ａ，１０
ｂを形成する。次いで、高分子絶縁膜８を形成し、全面
に金属膜１２を成膜する。さらに、金属膜１２の一部が
絶縁膜８の端縁部をエッチング液から保護するようにエ
ッチングを行う。このため、エッチングに伴う絶縁膜剥
がれが防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、自己消弧型スイッチング素子であるゲ
ートターンオフサイリスタの製造分野で利用することが
できる。

【０００２】

【従来の技術】従来、この種の半導体装置としては、例
えばゲートターンオフサイリスタ（以下ＧＴＯと略記す
る）が知られている。このＧＴＯは、電力用自己消弧素
子として、大電流制御分野でますます特徴を発揮しつつ
あり、現在では４５００Ａのアノード電流をターンオフ
できるものが開発されている。特に最近では、Ｓｉ半導
体部分のアノード領域に電極としてタングステンなどの
熱緩衝板をロー付けしない、いわゆるアロイフリー構造
が性能とコストの面から注目されている。アロイフリー
構造のＧＴＯの特徴の１つに、微細化に有利であるとい
う点がある。これは熱緩衝板をロー付けしないのでＩＣ
やＬＳＩのウェハープロセスで用いられている高精度の
微細化装置が利用できることによる。しかしながら、Ｇ
ＴＯではゲート電極を形成するために半導体表面をエッ
チングしてやる必要があり、このエッチングにより発生
する不活性領域が微細化を阻止していた。そこで、微細
化が可能なアロイフリーＧＴＯに適したゲート構造が特
開平４−４４３６３号公報及び特開平３−８８０３号公
報に記載されている。図４及び図５にこのゲート構造を
もつＧＴＯの断面図を示す。図４の構造はＰ型ゲート拡
散層９上にカソード電極６とゲート電極１０とが短絡し
ないようにゲート電極１０上にポリイミドなどの絶縁膜
８を設け、このゲート電極１０と絶縁膜８との厚みの和
がカソード電極６の厚みを越えないようにしたもので、
従来のようなエッチングを用いないゲート構造である。

【０００３】また、図４に示すものは、ハイブリット・
ゲート構造のゲートターンオフサイリスタにおいて、Ｐ
型ゲートターンオフサイリスタ拡散層９ａの表面にカソ
ード電極６よりも厚みの薄い第１の金属ゲート電極１０
ａと第２の金属ゲート電極１０ｂを設けるとともに、精
密なパターン状に絶縁薄膜であるＳｉＯ₂膜１１を設け
たものである。

【０００４】図４のゲートターンオフサイリスタの製造
方法は以下の説明のようにして作られる。

【０００５】まず、Ｎ型ベース層２となる低不純物濃度
のＳｉウエハーを用い、このＳｉウエハーの両面からＰ
型不純物（例えばアルミニウム，Ｇａ，Ｂ）を拡散し、
Ｐ型ベース層３とＰ型エミッタ層１を形成する。次に、
Ｐ型ベース層３の表面からＰ型不純物（例えばＢ）をき
わめて高濃度に選択的に拡散しＰ型ゲート拡散層９ａ，
９ｂを形成する。さらに、Ｐ型ベース層３の表面からＮ
型不純物（例えばＰ，Ｓｂ）を高濃度に選択的に拡散し
Ｎ型エミッタ層４を形成する。次に、Ｓｉウエハー表面
に酸化ケイ素膜（ＳｉＯ₂）を形成し、フォトリソグラ
フィの技術を用いて精密なパターン状にＳｉＯ₂膜１１
を残す。

【０００６】次いで、アルミニウム蒸着（又はアルミニ
ウムスパッタリング）によりアノード面に約１５μｍ厚
の電極５を形成する。さらにカソード面に約９μｍ厚の
アルミニウム蒸着を行い、フォトリソグラフィの技術に
より薄いカソード電極６を形成する。さらにまた、カソ
ード面に約２μｍ厚のアルミニウム蒸着を行い、フォト
リソグラフィの技術により第１の金属ゲート電極１０ａ
と第２の金属ゲート電極１０ｂを形成する。このとき同
時にカソード電極６の上にもアルミニウム蒸着が加えら
れ、この厚みは合計で約１１μｍとなる。次にカソード
電極６及びゲート電極７の外部端子への取り出し部を除
くカソード側の面を絶縁物８で覆う。これによりカソー
ド電極は溝のない熱緩衝板で圧接が可能で、しかも従来
のハイブリットゲート構造のＧＴＯと同等以上の特性が
得られる。

【０００７】なお、拡散ゲート表面に構成する金属ゲー
トは、Ｐ型拡散ゲート層９ａと第１の金属ゲート層１０
ａ，第２の金属ゲート１０ｂとのコンタクトする面積を
絶縁膜（例えばＳｉＯ₂膜１１）で制御すれば、拡散ゲ
ートによる均一なキャリアの引き出し能力と金属ゲート
の低抵抗能力を同時に生かすことができる。図５は、さ
らにカソード電極を共通電極にしたものである。

【０００８】

【発明が解決しようとする課題】ＧＴＯは、大電流を単
にターンオンできるサイリスタに比べてターオフもでき
ることが大きな特長である。このターンオフ時のアノー
ド・カソード間の急激な上昇を抑制するためにスナバ回
路が必要となる。スナバ回路のコンデンサ容量を減らす
ことは、スナバ回路での損失を減らし且つ装置の小型・
軽量化を進める目的から、解決されなければならない重
要な問題である。

【０００９】ＧＴＯは、数百から数千個のスリット状の
カソード領域からなり、この各々の所謂単位ＧＴＯが並
列に動作することにより、大電流をターンオフできる素
子である。この単位ＧＴＯのスリット幅を狭くして微細
化すればするほどスナバコンデンサ容量の低減ができる
ことはよく知られている。よって、微細化が可能な図４
及び図５のような構造が有利になる。特に、図５に示し
た構造は、図４に比べて、微細化が可能である。これ
は、素子表面にカソード電極用金属膜を形成した後の微
細化加工が必要ないことが理由である。カソード電極用
金属膜は、素子表面に形成される薄膜中最も厚い膜であ
るため、この膜の微細化加工及びこの微細化加工で発生
した膜段差上にさらに薄膜を形成して行う微細化加工で
の精度を著しく損なう。それで、図４の構造では加工精
度を損なうカソード電極用金属膜形成後の加工が微細加
工を律速するが、図５の構造ではカソード電極用金属膜
形成後の加工は微細加工でないため律速とならない。

【００１０】以上のように、微細加工に有利な図５の構
造であるが、実際には素子を製作する上で絶縁膜８の端
が剥がれ易いという解決しなければならない大きな問題
があった。図６は、図５の構造の端部を拡大したもので
ある。図４の構造では、絶縁膜８の形成とそれに続く加
工工程が最後となるが、図５の構造では、さらに金属膜
１２の形成とそれに続く加工工程が加わる。図６（Ａ）
に示すように、金属膜１２をエッチングで加工する際
に、絶縁膜８の露出部が酸溶液（例えばフッ酸溶液等）
にさらされることで図６（Ｂ）に示すように、容易に剥
離してしまう問題があった。なお、絶縁膜８にはポリイ
ミド等の高分子材料が、絶縁薄膜には酸化ケイ素や窒化
ケイ素等の無機材料が用いられる。このような問題は、
単に剥離した部分の絶縁不良を起すだけではなく、剥離
した絶縁膜が電極表面に付着して導通不良を起こすこと
がある。

【００１１】この発明が解決しようとする課題は、絶縁
膜の剥離を防止し、微細な構造の半導体装置を製造する
には、どのような手段を講じればよいかという点にあ
る。

【００１２】

【課題を解決するための手段】この出願の請求項１記載
の発明は、半導体基板上に、高分子材料で成る絶縁膜が
パターニングされ、且つ該絶縁膜上に金属膜がパターニ
ングされる半導体装置の製造方法において、 前記金属
膜のパターニングに際して前記金属膜の端縁部を保護膜
で覆ったことを、解決手段としている。

【００１３】また、この出願の請求項２記載の発明は、
半導体基板の裏面側に層にＰ型エミッタ層を形成し、該
基板の中間層に該Ｐ型エミッタ層と接合するＮ型ベース
層を形成し、該基板の表面側層に該Ｎ型ベース層と接合
するＰ型ベース層を形成する工程と、該Ｐ型ベース層の
表面層に複数のＮ型エミッタ領域を表面方向に沿って間
欠的に形成する工程と、前記半導体基板の裏面にアノー
ド電極を設ける工程と、前記Ｎ型エミッタ領域の各々の
表面にカソード電極を設ける工程と、前記Ｐ型ベース層
の表面層に前記エミッタ領域を囲むように比較的高濃度
のＰ型ゲート領域を設ける工程と、該ゲート領域の表面
にゲート電極を設ける工程と、該ゲート電極のうち外部
電極と直接接続されない部分の表面に高分子材料で成る
絶縁膜を形成する工程と、前記Ｎ型エミッタ領域の各々
の表面及び前記絶縁膜の上に共通のカソード電極を形成
する工程とを備え、前記ゲート電極にゲート信号を印加
して前記アノード・カソード電極間の電流をターンオン
またはターンオフする半導体装置の製造方法において、
前記共通のカソード電極を形成する際に、前記絶縁膜
の端縁部を保護膜で覆ったことを、解決手段としてい
る。

【００１４】請求項３記載の発明は、上記請求項２記載
の発明において、前記保護膜は前記共通のカソード電極
と同一の材料で成り、前記ゲート電極のうち外部電極と
直接接続される部分に重ねて形成されることを特徴とし
ている。

【００１５】請求項４記載の発明は、上記請求項２記載
の発明において、前記保護膜はカソード電極が延在され
てなることを特徴としている。

【００１６】請求項５記載の発明は、請求項２または請
求項３または請求項４記載の発明において、前記ゲート
電極と前記カソード電極とは半導体基板表面で入り組ん
で形成されることを特徴としている。

【００１７】

【作用】請求項１記載の発明においては、高分子材料で
なる絶縁膜の端縁部を保護膜で覆ったことにより、該端
縁部に剥離が発生するのを防止する作用を有する。特
に、絶縁膜のパターニング工程より後に金属膜がパター
ニングされる場合、金属膜のエッチング液に絶縁膜の端
縁部がさらされることがなく、膜剥がれが防止できる。

【００１８】請求項２記載の発明においては、共通のカ
ソード電極を形成する際に、絶縁膜の端縁部が保護され
ているため、該カソード電極の加工により絶縁膜の端縁
部が剥離し易くなるのを防止する作用がある。このた
め、絶縁不良や導通不良のない、より微細な半導体装置
（ゲートターンオフサイリスタ）の製造を可能にするこ
とができる。

【００１９】請求項３及び請求項４記載の発明において
は、保護膜がカソード電極の材料膜を利用できるため、
カソード電極のパターニング用マスクをかえるだけでカ
ソード電極の形成と同時に保護膜が形成できる。

【００２０】請求項５記載の発明においては、絶縁膜の
剥離が防止できると共に、ゲート電極とカソード電極を
集約的に形成できる。

【００２１】

【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図１〜図３に示す実施例に基づいて説明する。

【００２２】（実施例１）図１（Ａ）〜（Ｄ）および図
２は本発明をゲートターンオフサイリスタの製造方法に
適用した実施例を示すものである。なお、図１（Ａ）〜
（Ｄ）はこの実施例の工程を示す要部断面図であり、図
２は製造された半導体装置の断面説明図である。

【００２３】まず、半導体基板としてのシリコン基板２
１には、図２に示すようなＰ型エミッタ層１、Ｎ型ベー
ス層２、Ｐ型ベース層３、Ｎ型エミッタ領域４、を従来
と同様の方法で形成する。次に、Ｐ型べース層３の表面
に複数のＮ型エミッタ領域４を間欠的に形成すると共
に、Ｐ型ゲート拡散層９ａ，９ｂを同図に示すように、
配設する。次に、図１に示すように、基板表面の、例え
ばＳｉＯ₂でなる絶縁薄膜１１上に、レジスト２２をパ
ターニングする。このレジスト２２をマスクとして用い
て、絶縁薄膜１１に開口部を形成する。さらに、図１
（Ｂ）に示すように、レジスト２２を残したままアルミ
ニウムをスパッタリング法にて堆積させて絶縁薄膜１１
の開口部にＮ型エミッタ領域４上にカソード電極６を、
Ｐ型ゲート拡散層９ａ，９ｂ上にそれぞれ第１の金属ゲ
ート薄膜（外部電極に接続される）１０ａ，第２の金属
ゲート薄膜１０ｂが形成される。そして、リフトオフ法
を行ってレジスト２２とその上のアルミニウム膜を除去
する。なお、本実施例では、リフト法を用いて各電極を
形成したが、他の各種形成方法を用いてもよい。

【００２４】次に、図１（Ｃ）に示すように金属ゲート
薄膜のうち外部電極に接続されない第２の金属ゲート薄
膜１０ｂ、及びカソード電極６の脇に位置する絶縁薄膜
１１上を覆うように、例えばポリイミド等の高分子材料
で成る絶縁膜８をパターニングする。

【００２５】次いで、図１（Ｃ）に示した状態で露出す
るカソード電極６どうしの共通のカソード電極を形成す
るため、図１（Ｄ）に示すように金属膜（例えばＡｌ
膜）１２を全面に成膜し、フォトリソグラフィー技術及
びウェットエッチング技術を用いて金属膜１２を所定パ
ターンに形成する。このとき、第１の金属ゲート薄膜１
０ａと、それに隣接するカソード電極６との間に形成さ
れた絶縁膜８の端縁部８ａは、金属膜１２が保護膜１２
ａとして残るように、ウェットエッチングのマスク設計
をする。また、カソード電極６どうしを接続する金属膜
１２と、同一材料で成る保護膜１２ａとは、導通しない
ように、ウェットエッチングによって分離される。な
お、この保護膜１２ａは、第１の金属ゲート薄膜１０ａ
の一部となる。ウェットエッチング液としては、周知の
酸溶液を用いる。

【００２６】本実施例によれば、金属膜１２の形成と同
時に保護膜１２ａが形成できるため、工程数を増加させ
ることなく、絶縁膜８の剥離を防止できる。このため、
スナバコンデンサ容量を大幅に低減できる微細構造のＧ
ＴＯを形成することができる。なお、本実施例において
は、Ｐ型ベース層３の表面層にＮ型エミッタ領域４を囲
むように、比較的高濃度のＰ型ゲート拡散層９ａ，９ｂ
を形成したため、ゲート・カソード間に逆電圧を印加し
た場合にＮ型エミッタ領域４の近傍に発生する空乏層の
端が絶縁膜のゲート電極用窓開け部に達するまで、隣接
するＮ型エミッタ領域を近づけて微細化することができ
る。また、図示しないが、本実施例ではゲート電極とカ
ソード電極を基板表面で入り組んだ構造となし、より集
約的に構成している。

【００２７】（実施例２）図３（Ａ）及び（Ｂ）は、こ
の発明をゲートターンオフサイリスタの製造方法に適用
した実施例２の要部断面図である。

【００２８】本実施例においては、第１及び第２の金属
ゲート薄膜１０ａ，１０ｂ及びカソード電極６を形成す
るまでの方法が上記実施例１と同様である。次に、第２
の金属ゲート薄膜１０ｂを覆う絶縁膜８ｂと、第１の金
属ゲート薄膜１０ａとカソード電極６との間の絶縁薄膜
１１上に形成する絶縁膜８ａと、を高分子材料で形成す
る。そして、絶縁膜８ａは、カソード電極６側に幅狭に
形成させる。

【００２９】続いて、図３（Ａ）に示すように、全面に
金属膜１２を成膜した後、図３（Ｂ）に示すように、カ
ソード電極６どうしを接続すると共に絶縁膜８ａ全体を
覆うように、金属膜１２をエッチングする。

【００３０】本実施例においても、絶縁膜８ａの端縁部
は、エッチング液にさらされることがないため、膜剥が
れが発生することがない。

【００３１】以上、本発明をゲートターンオフサイリス
タに適用した実施例について説明したが、本発明はこれ
らに限定されるものではなく、高分子材料で成る絶縁膜
パターニングした後に金属膜をウェットエッチングにて
加工する他の半導体装置にも勿論適用が可能である。

【００３２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、絶縁膜の剥がれを発生させることなく、確実
に半導体装置を製造できる効果を奏する。また、微細構
造を有するゲートターンオフサイリスタの作製上、最大
の障害となっていた加工中の絶縁膜剥がれを防止する効
果がある。また、金属膜の一部を保護膜として用いるこ
とができるため、工程数を増加させずに確実に製造する
ことが可能となる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｄ）はこの発明の実施例１の工程を
示す要部断面図。

【図２】実施例１のＧＴＯの断面図。

【図３】（Ａ）及び（Ｂ）はこの発明の実施例２の工程
を示す要部断面図。

【図４】従来のＧＴＯの断面図。

【図５】従来のＧＴＯの断面図。

【図６】（Ａ）及び（Ｂ）は従来の製造工程を示す要部
断面図。

【符号の説明】

１…Ｐ型エミッタ層 ２…Ｎ型ベース層 ３…Ｐ型ベース層 ４…Ｎ型エミッタ領域 ５…アノード電極 ６…カーソード電極 ８…絶縁層 ９ａ，９ｂ…Ｐ型ゲート拡散層 １０ａ…第１の金属ゲート薄膜（外部電極に接続され
る） １０ｂ…第２の金属ゲート薄膜 １１…絶縁薄膜 １２…カソード電極を共通電極にするため設けられた金
属膜 １２ａ…保護膜（ＡＬ） ２１…シリコン基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｊ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、高分子材料で成る絶縁
   膜がパターニングされ、且つ該絶縁膜上に金属膜がパタ
   ーニングされる半導体装置の製造方法において、 前記金属膜のパターニングに際して前記金属膜の端縁部
   を保護膜で覆ったことを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 半導体基板の裏面側に層にＰ型エミッタ
   層を形成し、該基板の中間層に該Ｐ型エミッタ層と接合
   するＮ型ベース層を形成し、該基板の表面側層に該Ｎ型
   ベース層と接合するＰ型ベース層を形成する工程と、該
   Ｐ型ベース層の表面層に複数のＮ型エミッタ領域を表面
   方向に沿って間欠的に形成する工程と、前記半導体基板
   の裏面にアノード電極を設ける工程と、前記Ｎ型エミッ
   タ領域の各々の表面にカソード電極を設ける工程と、前
   記Ｐ型ベース層の表面層に前記エミッタ領域を囲むよう
   に比較的高濃度のＰ型ゲート領域を設ける工程と、該ゲ
   ート領域の表面にゲート電極を設ける工程と、該ゲート
   電極のうち外部電極と直接接続されない部分の表面に高
   分子材料で成る絶縁膜を形成する工程と、前記Ｎ型エミ
   ッタ領域の各々の表面及び前記絶縁膜の上に共通のカソ
   ード電極を形成する工程とを備え、前記ゲート電極にゲ
   ート信号を印加して前記アノード・カソード電極間の電
   流をターンオンまたはターンオフする半導体装置の製造
   方法において、 前記共通のカソード電極を形成する際に、前記絶縁膜の
   端縁部を保護膜で覆ったことを特徴とする半導体装置の
   製造方法。
3. 【請求項３】 前記保護膜は前記共通のカソード電極と
   同一の材料で成り、前記ゲート電極のうち外部電極と直
   接接続される部分に重ねて形成される請求項２記載の半
   導体装置の製造方法。
4. 【請求項４】 前記保護膜はカソード電極が延在されて
   なる請求項２記載の半導体装置の製造方法。
5. 【請求項５】 前記ゲート電極と前記カソード電極とは
   半導体基板表面で入り組んで形成される請求項２又は請
   求項３又は請求項４記載の半導体装置の製造方法。