JPH11261053A - 高移動度トランジスタ - Google Patents

高移動度トランジスタ

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JPH11261053A
JPH11261053A JP10057070A JP5707098A JPH11261053A JP H11261053 A JPH11261053 A JP H11261053A JP 10057070 A JP10057070 A JP 10057070A JP 5707098 A JP5707098 A JP 5707098A JP H11261053 A JPH11261053 A JP H11261053A
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JP
Japan
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layer
type
gan
semiconductor layer
type semiconductor
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JP10057070A
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Kiyoteru Yoshida
清輝 吉田
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Furukawa Electric Co Ltd
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Furukawa Electric Co Ltd
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

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Abstract

(57)【要約】 【課題】 ＧａＮ系化合物半導体から成り、高圧印加が
可能な高移動度トランジスタ（ＨＥＭＴ）を提供する。 【解決手段】 半絶縁性基板１の上に、ｉ型半導体層
３，ｎ型半導体層４をこの順序で積層して成る積層構造
１Ａが形成され、各半導体層はいずれもＧａＮ系化合物
半導体から成り、ｎ型半導体層４の上にはＧａＮ系化合
物半導体から成るｐ型半導体層５を介してゲート電極Ｇ
が装荷され、またｎ型半導体層４の上には直接ソース電
極Ｓとドレイン電極Ｄがそれぞれ装荷されており、ｐ型
半導体層５が、ｐ型ＧａＮ層もしくはｐ型ＩｎＧａＮ層
の１層構造、またはｐ型ＧａＮ層にｐ型ＩｎＧａＮ層を
積層して成る２層構造である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明のＧａＮ系化合物半導
体から成る高移動度トランジスタ（ＨＥＭＴ）に関し、
更に詳しくは、高電圧印加の下で作動できる新規な構造
のＨＥＭＴに関する。
【０００２】
【従来の技術】ＨＥＭＴは、例えば高出力マイクロ波素
子の素材として期待されていて、現在ではＧａＡｓ系化
合物半導体を用いて製造されているのが通例である。例
えば、半絶縁性基板の上にｉ型ＧａＡｓ層とｎ型ＧａＡ
ｌxＡｓ1-x層を順次成膜し、そしてそのｎ型ＧａＡｌx
Ａｓ1-x層の上に、ソース電極とドレイン電極が装荷さ
れ、更に例えばｐ型ＧａＡｓ層を介してゲート電極が装
荷された構造のものが知られている。
【０００３】この構造のＨＥＭＴの場合、ｘ＝０.２５
のときのエネルギーバンド図をみると、ｎ型ＧａＡｌ
0.25Ａｓ0.75層とｉ型ＧａＡｓ層のヘテロ接合界面にお
けるヘテロ障壁（ΔＥｃ）は約０.２６eVになってい
て、熱平衡状態においては、当該接合界面に２次元電子
ガス層が形成される状態になっている。そして、ソース
電極とドレイン電極の間に所定値の逆バイアス電圧を印
加し、またソース電極とゲート電極の間に順バイアス電
圧を印加することにより、前記ｎ型ＧａＡｌxＡｓ1 -x層
からはその下に位置するｉ型ＧａＡｓ層へ電子が供給さ
れ、供給された電子は前記接合界面で２次元電子ガス層
を形成し、そのガス層内に閉じ込められた状態で電子は
ドレイン電極へと高速で流れてＨＥＭＴ動作を実現す
る。その場合、ゲート電圧の直下における電界強度が強
いほど、２次元電子がガス層への電子の閉じ込め効果は
高まるので、高速動作は実現しやすくなる。
【０００４】しかしながら、ＧａＡｓ系ＨＥＭＴの場
合、ヘテロ接合界面における不連続バンドは０.２６eV
程度（ｘ＝０.２５のとき）であり、その絶縁破壊電界
値は３×１０5V/cm程度であるため、ゲート電極に高電
圧を印加してその直下に高電界を形成することにより高
速動作を実現するという点で難がある。このような問題
に対処することを目的として、最近、ＧａＮ系化合物半
導体を用いたＨＥＭＴの試作研究が行われている。
【０００５】これは、ＧａＡｌxＮ1-xとＧａＮとのヘテ
ロ接合界面におけるヘテロ障壁（ΔＥｃ）は約０.６７e
Vであり、ＧａＡｓ系の場合に比べて約２.６倍と高い不
連続バンドを有し、またその絶縁破壊電界値も２×１０
6V/cmであり、ＧａＡｓ系の場合に比べて１桁大きいの
で２次元電子ガス層内への電子の閉じ込め効果を高める
ことができ、理論的には、ＧａＡｓ系に比べて電子濃度
を１０倍程度大きくすることができるからである。
【０００６】このＧａＮ系ＨＥＭＴとしては、例えば次
のようなものがＭＯＣＶＤ法を用いて製造されている。
すなわちまず、半絶縁性のサファイア基板の上に、Ａｌ
Ｎバッファ層が成膜される。ついで、Ｇａ源としてトリ
メチルガリウム，Ｎ源としてアンモニアを用いて前記Ａ
ｌＮバッファ層の上にｉ型ＧａＮ層が成膜され、更にト
リメチルアルミニウムをＡｌ源として前記ｉ型ＧａＮ層
の上にｎ型ＡｌＧａＮ層が成膜される。そして、このｎ
型ＡｌＧａＮ層に対して常法のホトリソグラフィーとエ
ッチングを行ったのち、所定の箇所にゲート電極，ソー
ス電極，およびドレイン電極が装荷される。
【０００７】このＧａＮ系ＨＥＭＴの場合、ｉ型ＧａＮ
層とｎ型ＡｌＧａＮ層のヘテロ接合界面、具体的にはｉ
型ＧａＮ層の最上層に２次元電子ガス層が形成され、こ
こを電子が高速移動してＨＥＭＴ動作を実現する。この
とき、電子の高移動度を実現するためには、このｉ型Ｇ
ａＮ層には不純物や結晶欠陥が極力存在していないこと
が必要である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
たＧａＮ系ＨＥＭＴの場合、ＧａＡｓ系ＨＥＭＴに比べ
れば高い電圧の印加は可能であるが、更なる高速動作が
要求されている昨今の状況に対しては必ずしも充分な電
子移動度を発揮するものとはいいがたい。本発明は従来
のＧａＮ系ＨＥＭＴにおける上記した問題を解決し、高
耐圧性を備えている新規構造のＧａＮ系ＨＥＭＴの提供
を目的とする。
【０００９】
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、半絶縁性基板の上に、ｉ型
半導体層，ｎ型半導体層をこの順序で積層して成る積層
構造が形成され、前記各半導体層はいずれもＧａＮ系化
合物半導体から成り、前記ｎ型半導体層の上にはＧａＮ
系化合物半導体から成るｐ型半導体層を介してゲート電
極が装荷され、また前記ｎ型半導体層の上には直接ソー
ス電極とドレイン電極がそれぞれ装荷されていることを
特徴とする高移動度トランジスタ、とくに、前記ｐ型半
導体層が、ｐ型ＧａＮ層もしくはｐ型ＩｎＧａＮ層の１
層構造、またはｐ型ＧａＮ層にｐ型ＩｎＧａＮ層を積層
して成る２層構造である高移動度トランジスタが提供さ
れる。
【００１０】
【発明の実施の形態】以下、本発明のＨＥＭＴにつき、
その基本構造を示す図１に基づいて詳細に説明する。本
発明のＨＥＭＴは、半絶縁性基板１の上に、バッファ層
２，ｉ型半導体層３，ｎ型半導体層４から成る積層構造
Ａが形成され、ｎ型半導体層４の上には、ｐ型半導体層
６を介してゲート電極Ｇが装荷され、また、ソース電極
Ｓ，ドレイン電極Ｄがそれぞれ装荷された構造になって
いる。
【００１１】このＨＥＭＴは、ＧａＮ系化合物半導体に
対してＭＯＣＶＤ法やＭＯＭＢＥ法など公知のエピタキ
シャル成長法を適用することにより、半絶縁性基板１の
上に所定組成の半導体層を成膜していくことによって製
造される。ここで、半絶縁性基板１としては、この上に
成膜していく各半導体層との間で格子整合している材料
から成ることが本来は好ましいが、ＧａＮ系に関しては
そのような材料は存在しないので、従来から使用されて
いる材料、例えばサファイア，Ｓｉ単結晶などの半絶縁
性材料の基板であればよい。また、バッファ層２として
は、ＧａＮ層が選択される。
【００１２】ｉ型半導体層３を構成するＧａＮ系化合物
半導体としては、例えば、ｉ型ＧａＮ，ｉ型ＩｎＧａＮ
などをあげることができる。とくに、ｉ型ＧａＮは好適
である。また、バンドギャップエネルギーが上記した高
純度なｉ型ＧａＮのそれよりも小さいかまたは同等であ
れば、ｉ型ＩｎxＧａ1-x-yＡｌyＮ（ただし、０＜ｘ＜
１，０＜ｙ＜0.２）をｉ型半導体層３として用いること
もできる。
【００１３】ｎ型半導体層４を構成するＧａＮ系化合物
半導体としては、例えば、ｎ型ＡｌＧａＮ，ｎ型ＧａＮ
などをあげることができる。これらのうち、ｎ型ＡｌＧ
ａＮは好適である。また、バンドギャップエネルギーが
上記ｎ型ＡｌＧａＮのそれよりも小さいかまたは同等で
あれば、ｎ型ＩｎuＧａ1-u-vＡｌvＮ（ただし、０＜ｕ
＜１，０＜ｖ＜0.５）をｎ型半導体層として用いること
もできる。
【００１４】このｎ型半導体層４の成膜に用いるｎ型ド
ーパントとしては、例えば金属Ｓｉ（ＭＢＥ法で成膜す
る場合）やジシラン（ＭＯＣＶＤ法で成膜する場合）を
あげることができる。このｎ型半導体層４の上には直接
ソース電極Ｓとドレイン電極Ｄを装荷することを考える
と、両者間でオーミック接触を実現させるため、できる
だけ低抵抗となるようにドーパント濃度を設定すること
が好ましい。例えばｎ型ドーパントがＳｉである場合に
は、５×１０17〜５×１０18cm-3程度の濃度にする。
【００１５】次に、ｐ型半導体層５を構成するＧａＮ系
化合物半導体としては、ｐ型ＧａＮ，ｐ型ＩｎＧａＮを
あげることができる。このｐ型半導体層５は、ｐ型Ｇａ
Ｎ層，ｐ型ＩｎＧａＮ層のそれぞれ１層から成っていて
もよいが、ｐ型ＧａＮ層の上に更にｐ型ＩｎＧａＮ層を
積層して成る２層構造にすることが好適である。このｐ
型半導体層５を成膜するときのｐ型ドーパントとして
は、例えば金属Ｍｇ（ＭＢＥ法で成膜する場合）やシク
ロペンタジエニルマグネシウム（ＭＯＣＶＤ法で成膜す
る場合）などをあげることができる。このときのｐ型ド
ーパントの濃度は５×１０17〜５×１０18cm-3程度にす
る。
【００１６】最後に、ゲート電極Ｇを構成する材料とし
ては例えばＡｕ／Ｐｔ，Ａｌなどをあげることができ、
またゲート電極Ｇを構成する材料としては例えばＡｕ，
Ｔｉ／Ａｌなどをあげることができる。この構造のＨＥ
ＭＴは、ゲート電極Ｇの下がｐｎ接合構造になってい
る。そして、ゲート電極Ｇから電圧印加を行うと、ｎ型
半導体層４とｉ型半導体層３のヘテロ接合界面、具体的
には、ｉ型半導体層３の最上層部に２次元電子ガス層３
ａが形成され、そこにｎ型半導体層４から供給された電
子が閉じ込められ、高速でドレイン電極Ｄへ流れてＨＥ
ＭＴ動作を実現する。
【００１７】その場合、ゲート電極Ｇ直下のｐｎ接合の
働きにより少量のキャリア注入で電圧が制御され、かつ
制御された電圧によってチャネル間を流れる電流を制御
することが可能になるので、前記２次元電子ガス層３ａ
を高電圧で制御することが可能になり、２次元電子ガス
層３ａへの電子の閉じ込め効果も高くなって電子の高速
移動が可能になる。
【００１８】とくに、ｐ型半導体層５が前記したｐ型Ｇ
ａＮとｐ型ＩｎＧａＮの２層構造になっている場合に
は、この積層構造が１種の量子井戸構造として機能し、
その結果、量子効果によるトンネル電流が流れるように
なり、ゲート電流は流れやすくなるので好適である。
【００１９】
【実施例】図１で示した積層構造のＨＥＭＴをＭＯＭＢ
Ｅ法により次のようにして製造した。まず、半絶縁性の
Ｓｉ単結晶基板１の上に、Ｇａ源として金属Ｇａ（５×
１０ -7Torr），Ｎ源としてジメチルヒドラジン（５×１
０-5Torr）を用い、成長温度６４０℃でエピタキシャル
成長を行い、厚み５０ÅのＧａＮバッファ層２を成膜し
た。
【００２０】ついで、Ｎ源をアンモニア（５×１０-5To
rr）に切り換え、成長温度を８５０℃に上昇してエピタ
キシャル成長を行い、厚み５０００Åのｉ型ＧａＮ層３
を成膜した。なお、このときのキャリア濃度は５×１０
16cm-3以下となるように成膜条件を設定した。
【００２１】ついで、金属Ａｌ（２×１０-7Torr）を供
給し、またｎ型ドーパントとして金属Ｓｉ（２×１０-9
Torr）を供給し、成長温度８５０℃でエピタキシャル成
長を継続して、厚みが５００Åのｎ型ＡｌＧａＮ層４を
成膜した。このとき、キャリア濃度は１×１０18cm-3と
なるように成膜条件を設定した。ついで、金属Ｓｉの供
給を絶ち、ｐ型ドーパントとして金属Ｍｇ（５×１０-9
Torr）を供給して成膜操作を続け、前記ｎ型ＡｌＧａＮ
層４の上に厚み５００Åのｐ型ＧａＮ層６を成膜した。
このとき、キャリア濃度は１×１０18cm-3となるように
成膜条件を設定した。
【００２２】ついで、水素とアルゴンとメタンの混合ガ
スをプラズマ化したものをエッチャントにしてドライエ
ッチングを行い、ゲート電極を装荷すべき箇所以外のｐ
型ＧａＮ層をエッチング除去してｎ型ＩｎＧａＮ層４を
表出させた。その後、全体の表面を被覆してＳｉＯ2膜
をプラズマＣＶＤ法で成膜し、ホトレジストでパターニ
ングしたのちゲート電極を装荷すべき箇所を含む部分を
マスキングし、ソース電極とドレイン電極を装荷すべき
箇所は開口し、そこに表出したｎ型ＩｎＧａＮ層４の上
に、金属Ａｌを蒸着することにより、ソース電極Ｓとド
レイン電極Ｄを装荷した。
【００２３】最後、前記マスキングをエッチング除去
し、その下のＳｉＯ2膜を開口し、ソース電極Ｓとドレ
イン電極Ｇの箇所をＳｉＯ2膜でマスキングしたのち、
上記開口部にＡｕを蒸着してｐ型ＧａＮ層５の上にはゲ
ート電極Ｇを装荷して図１で示したＨＥＭＴを製造し
た。このＨＥＭＴは、ゲート電圧からの印加電圧を３Ｖ
でドレイン電流（Ｉds）が６０mA，ドレイン電圧２Ｖ以
上で飽和するＨＥＭＴ特性が得られた。すなわち、この
飽和特性はＶdsを１００Ｖまであげても一定値を保ち、
ＨＥＭＴとしての機能を喪失することはなかった。
【００２４】室温下でのこのＨＥＭＴ構造の移動度は、
６００cm2/V・secであり、７７Ｋでの移動度は７５００c
m2/V・secと良好な値を示した。
【００２５】
【発明の効果】以上の説明で明らかなように、本発明の
ＧａＮ系ＨＥＭＴは、ゲート電極をＶまで高めても故障
を起こすことがなく、従来のＧａＮ系ＨＥＭＴに比べて
高速動作をすることができる。これは、ゲート電極とチ
ャネル層との間をｐｎ接合構造とし、ｉ型半導体層とｎ
型半導体層との接合界面に電子の閉じ込め効果が優れて
いる２次元電子ガス層が形成されるようにしたことがも
たらす効果である。
【図面の簡単な説明】
【図１】本発明のＨＥＭＴの層構造を示す断面図であ
る。
【符号の説明】
１ 半絶縁性基板 ２ バップ層（ＧａＮ層） ３ ｉ型半導体層（ｉ型ＧａＮ層） ３ａ ２次元電子ガス層 ４ ｎ型半導体層（ｎ型ＩｎＧａＮ層） ５ ｐ型半導体層（ｐ型ＧａＮ層） Ｓ ソース電極 Ｇ ゲート電極 Ｄ ドレイン電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半絶縁性基板の上に、ｉ型半導体層，ｎ
    型半導体層をこの順序で積層して成る積層構造が形成さ
    れ、前記各半導体層はいずれもＧａＮ系化合物半導体か
    ら成り、前記ｎ型半導体層の上にはＧａＮ系化合物半導
    体から成るｐ型半導体層を介してゲート電極が装荷さ
    れ、また前記ｎ型半導体層の上には直接ソース電極とド
    レイン電極がそれぞれ装荷されていることを特徴とする
    高移動度トランジスタ。
  2. 【請求項２】 前記ｐ型半導体層が、ｐ型ＧａＮ層もし
    くはｐ型ＩｎＧａＮ層の１層構造、またはｐ型ＧａＮ層
    にｐ型ＩｎＧａＮ層を積層して成る２層構造である請求
    項１の高移動度トランジスタ。
JP10057070A 1998-03-09 1998-03-09 高移動度トランジスタ Pending JPH11261053A (ja)

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