JPH11261411A - サンプリングクロック制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力映像信号の画素周波数に一致した周期を
もつサンプリングクロックを発生させるとともに、クロ
ックの位相を最適に制御する。 【解決手段】 入力映像信号の水平同期信号にロックし
たＶＣＯ出力のサンプリングクロックで映像信号をＡ／
Ｄ変換する手段１と、そのＡ／Ｄ変換されたサンプリン
グ映像信号の映像表示期間における画素左端点、右端点
及び両隣り合う画素に対し最も情報量の異なる最大変化
点を検出する手段３、４、２を有し、３つの画素点にお
いてサンプリングクロックの位相を変化して最適位相点
（１画素の中央部分）時の位相遅延量と１画素期間に相
当する単位位相遅延量の段数を検出し、位相情報を用い
て予め定められた演算式により１水平同期期間の総画素
数とＰＬＬ回路の分周器に設定される分周比との差を導
出し、その導出された差に応じて分周器の分周比を設定
するとともに、サンプリングクロックの位相を最適位相
点に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サンプリングクロ
ック制御装置に関するもので、特に入力される映像信号
の画素数に応じたサンプリングクロックを再生する手段
に特徴を有する。

【０００２】

【従来の技術】従来のクロックの周波数や、位相を自動
で調整される装置においては、特に入力信号が画素に基
づいて構成され、離散的な情報をもつ場合には、特開平
５−６６７５２号公報に示されているような方法や所定
の繰り返しパターンを有する映像信号を位相の変化する
ドットクロックでサンプルホールドし、入力波形の調整
用パターンの画素周期における位相と最大値の関係より
ドットクロックを再生していた。以下、従来の予め入力
波形に調整用パターン（縦線など）表示しておくドット
クロック再生回路について、図１６を用いて説明する。

【０００３】図１６において、所定の繰り返しパターン
（白黒の縦線など）を有する映像信号を、Ａ／Ｄコンバ
ータ１においてＰＬＬ回路４から供給されるドットクロ
ックの位相でサンプルホールドし、サンプルホールドさ
れたデータは間引き回路に通され最大値検出回路３で最
大値の検出が行われる。ＰＬＬ回路４の分周比と入力映
像信号の水平同期信号１周期分の画素数が一致すれば、
入力波形の調整用パターンの画素周期における位相と最
大値の関係から画素周期の入力波形とほぼ同じ波形が得
られ、判断部５でその波形のデータ量の最大になった状
態が画素数、入力波形の画素周期における位相の点で共
に最適であると判断し、このときの分周比とサンプリン
グクロックの位相をＰＬＬ回路４に設定することで、自
動的に入力信号の画素数にあったドットクロックを発生
させていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、通常パソコンなどの画面に表示されてい
るような映像信号を対象としておらず、パソコンなどの
画像表示装置に予め調整用パターン（縦線など）を表示
しておく必要があるという問題があった。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のサンプリングクロック制御装置は、入力映
像信号の水平同期信号にロックしたＶＣＯ出力のサンプ
リングクロックで前記映像信号をＡ／Ｄ変換する手段
と、そのＡ／Ｄ変換されたサンプリング映像信号の映像
表示期間における画素左端点、右端点及び両隣り合う画
素に対し最も情報量の異なる最大変化点を検出する手段
を有し、前記３つの画素点において前記サンプリングク
ロックの位相を変化して最適位相点（１画素の中央部
分）時の位相遅延量と１画素期間に相当する単位位相遅
延量の段数を検出し、前記位相情報を用いて予め定めら
れた演算式により１水平同期期間の総画素数とＰＬＬ回
路の分周器に設定される分周比との差を導出し、その導
出された差に応じて前記分周器の分周比を設定するとと
もに、前記サンプリングクロックの位相を最適位相点に
設定することを特徴としたものである。

【０００６】本発明によれば、所定の調整パターン（縦
線など）から成る映像信号を画像表示装置に入力する必
要はなく、入力映像信号の画素間隔と同じ周期及び最適
位相でサンプリングを行うためのクロックを自動的に生
成可能である。

【０００７】

【発明の実施の形態】本発明の請求項１に記載のサンプ
リングクロック制御装置は、入力映像信号の水平同期信
号にロックしたＶＣＯ出力のサンプリングクロックで前
記映像信号をＡ／Ｄ変換する手段と、そのＡ／Ｄ変換さ
れたサンプリング映像信号の映像表示期間における画素
左端点、右端点及び両隣り合う画素に対し最も情報量の
異なる最大変化点を検出する手段を有し、前記３つの画
素点において前記サンプリングクロックの位相を変化し
て最適位相点（１画素の中央部分）時の位相遅延量と１
画素期間に相当する単位位相遅延量の段数を検出し、前
記位相情報を用いて予め定められた演算式により１水平
同期期間の総画素数とＰＬＬ回路の分周器に設定される
分周比との差を導出し、その導出された差に応じて前記
分周器の分周比を設定するとともに、前記サンプリング
クロックの位相を最適位相点に設定することを特徴とし
たものであり、映像信号に所定の調整パターンが不要で
あり、入力映像信号の画素数と最適位相を有するサンプ
リングクロックを自動的に再生可能である。

【０００８】つぎに、本発明の請求項２に記載の発明
は、請求項１において、前記分周比をＮ、前記１水平同
期期間中の総画素数をＮ−ａ、前記１画素期間に相当す
る単位位相遅延量の段数をｄ、サンプリング映像信号の
映像表示期間の水平方向に独立した２点Ａ１、Ａ２にお
いて最適位相点（１画素の中央部分）にするための単位
位相遅延の段数をＰ１、Ｐ２とする時、前記演算式は、
−ａｄ×（Ａ２−Ａ１＋１）／Ｎ＝Ｐ２−Ｐ１＋ｄ×ｃ
（ａ、ｃは整数の変数）とすることを特徴としたもので
あり、変数ｃに整数を代入することで１水平同期期間の
総画素数と分周比の差ａを求め、その差に応じて分周比
を変化させることで従来よりも高速に入力映像信号の前
記サンプリングクロックを制御することができる。 （実施の形態１）以下に本発明の請求項１及び請求項２
に記載された発明の実施の形態について図１から図１５
を用いて説明する。

【０００９】図１において、１はサンプリングクロック
の周期でアナログ映像信号を標本化及び量子化してデジ
タル信号に変換するＡ／Ｄコンバータである。Ａ／Ｄコ
ンバータ１の入力映像信号は、表示画面の全領域におい
て単色ではなく、何らかの輝度または色の変化があるも
のとする。図１３に示すように１水平同期信号中の表示
映像画素数が８００画素で１水平同期期間中の総画素数
が１０５０画素である映像信号を用いて説明する。Ａ／
Ｄコンバータ１の出力は、最大変化点検出回路２、左端
点検出回路３及び右端点検出回路４に供給される。

【００１０】図６は、本発明の実施の形態で用いる入力
映像信号の特徴を示すものであり、入力映像信号の一部
分を拡大して（Ａ）、（Ｂ）に図示している。領域Ｌ、
Ｎは無信号期間でありＭは有効映像信号期間を示してい
る。（Ａ）は、ビデオ信号のような連続した周期成分を
もつアナログ信号であり、本発明の実施の形態ではこの
ような信号を対象とはしていない。パソコンのグラフィ
クスメモリ（図示せず）からのデータをＤ／Ａ変換して
得られる画素単位の映像信号である（Ｂ）を入力信号と
するものである。

【００１１】図７は、図６（Ｂ）に示したような入力映
像信号をＡ／Ｄコンバータ１で標本化及び量子化したデ
ジタル信号出力を示したものである。画素Ｓ３に注目す
ると、画素Ｓ３と両方向に隣り合う２点Ｓ２、Ｓ４に対
して、画素Ｓ２とＳ３の画素データの絶対値の差と画素
Ｓ４とＳ３の画素データの絶対値の差の和である｜Ｓ２
−Ｓ３｜＋｜Ｓ４−Ｓ３｜の演算を行い、その絶対値が
全てのデータにおける前記関係式の演算結果に対して最
大になるとき、Ｓ３は最大変化点であるとする。（以下
最大変化点と呼ぶ） また、図８は図６（Ｂ）に示したような入力映像信号に
おいて、ある画素Ｓ２と隣り合う画素Ｓ１、Ｓ３の境界
Ｉ、III 及び画素Ｓ２の中央部分IIと入力映像信号の１
画素期間に相当する単位位相遅延量の段数ｄを示してい
る。本発明の実施の形態では、画素境界からｄ／２の位
置である画素の中央部分II（以下最適位相と呼ぶ）をそ
の画素における最適位相としている。

【００１２】最大変化点検出回路２は、図２に示すよう
に、前記図７のような映像信号の標本化、量子化された
Ａ／Ｄコンバータ１出力とタイミング発生器７から出力
される垂直、水平方向のアドレス情報に対して、水平最
大変化点検出回路２１で水平同期期間毎に１水平同期期
間中のサンプリングデータにおいて隣接する両２点間の
関係式から最大変化点を検出し、その点のアドレス情報
とデータ情報を出力する。垂直最大変化点検出回路２２
で垂直同期期間毎に、水平最大変化点検出回路２１から
出力された最大変化点のアドレス情報とサンプリングデ
ータ情報を水平同期期間毎に比較し、１垂直同期期間中
における最大変化点を検出し、アドレス情報を出力す
る。レジスタ２３は判断部６から入力されるアドレス取
得許可信号によりアドレスを取得する１垂直同期期間の
終了時に、前記１垂直同期期間中の最大変化点のアドレ
ス情報を比較器２４、セレクタ５に出力する。比較器２
４は、レジスタ２３から出力される全画面中の最大変化
点アドレスとタイミング発生器７から出力される入力映
像信号に同期したアドレスを比較し、一致するとデータ
取得許可パルスを出力する。レジスタ２５では、比較器
２４から出力されるデータ取得許可パルスに対応するサ
ンプリングデータを保持し、セレクタ５へ出力する。

【００１３】ここで、アドレス取得許可信号、データ取
得許可パルスについて説明する。映像信号を同じ分周比
でサンプリングしても、サンプリングクロックの位相が
ずれると最大変化点の位置（アドレス情報）が変わって
くる可能性がある。そのため１垂直同期期間における最
大変化点のアドレス情報を一度だけ取得し、その最大変
化点におけるサンプリングクロックの位相をずらしたと
きのサンプリングデータの変化から、入力映像信号の１
画素期間に相当する単位位相遅延量の段数ｄを検出して
いる。つまり、アドレス取得許可信号は、垂直同期信号
に同期して変化する信号であり、アドレスを取得する１
垂直同期期間だけ変化し、レジスタ２３は前記信号の変
化した場合にのみ、あるサンプリングクロックの位相に
おける１垂直同期期間のアドレス情報を保持するもので
ある。

【００１４】データ取得許可パルスは、アドレス取得許
可信号によりレジスタ２３に保持された最大変化点のア
ドレス情報と、入力信号に対して図５のタイミング発生
器から発生される水平、及び垂直アドレス情報が一致し
たときに比較器２４からレジスタ２５に出力される。

【００１５】左端点検出回路３は、図３に示すように、
前記図７のような映像信号の標本化、量子化されたＡ／
Ｄコンバータ１出力とタイミング発生器７から出力され
る垂直、水平方向のアドレス情報に対して、水平左端点
検出回路３１で水平同期期間毎に１水平同期期間中のサ
ンプリングデータにおいて無信号（図１３の領域Ｌ，
Ｎ）のレベルから輝度または色の変化する最初の点を検
出し、その点のアドレス情報とデータ情報を出力する。
垂直左端点検出回路３２で垂直同期期間毎に、水平左端
点検出回路３１から出力されたデータの中で１垂直同期
期間中に、最も左端に位置し、かつ水平方向において同
じ位置にある点の中で、（無信号レベルに対する）最大
値をとる点を検出し、その点のアドレス情報を出力す
る。レジスタ３３は判断部６から入力されるアドレス取
得許可信号により、アドレスを取得する１垂直同期期間
の終了時に、前記アドレス情報を保持し前記１垂直同期
期間中の左端最大点のアドレス情報を比較器３４、セレ
クタ５に出力する。比較器３４は、レジスタ３３から出
力される全画面中の左端点アドレスと、タイミング発生
器７から出力される入力映像信号に同期したアドレスを
比較し、一致した場合にデータ取得許可パルスを出力す
る。レジスタ３５では、比較器３４から出力されるデー
タ取得許可パルスに対応するサンプリングデータを保持
し、セレクタ５へ出力する。

【００１６】右端点検出回路４は、図４に示すように、
前記図７のような映像信号の標本化、量子化されたＡ／
Ｄコンバータ１出力とタイミング発生器７から出力され
る垂直、水平方向のアドレス情報に対して、水平右端点
検出回路４１で水平同期期間毎に１水平同期期間中のサ
ンプリングデータにおける映像信号の右端の点、つまり
無信号（図１３の領域Ｌ，Ｎ）のレベルとは異なる輝度
または色信号レベルから無信号レベルに変化する最後の
点を検出し、その点のアドレス情報とデータ情報を出力
する。垂直右端点検出回路４２で垂直同期期間毎に、水
平左端点検出回路４１から出力されたデータの中で１垂
直同期期間中、最も右端に位置し、かつ水平方向の同じ
位置にあるもので最大値をもつ点を検出し、その点のア
ドレス情報を出力する。レジスタ４３は判断部６から入
力されるアドレス取得許可信号により、アドレスを取得
する１垂直同期期間の終了時に、前記１垂直同期期間中
の右端最大点のアドレス情報を保持し、そのアドレス情
報を比較器４４、セレクタ５に出力する。比較器４４
は、レジスタ４３から出力される全画面中の右端最大点
アドレスと、タイミング発生器７から出力される入力映
像信号に同期したアドレスを比較し、一致した場合にデ
ータ取得許可パルスを出力する。レジスタ４５では、比
較器４４から出力されるデータ取得許可パルスに対応す
るサンプリングデータを保持し、セレクタ５へ出力す
る。

【００１７】判断部６はマイコン等で構成され、図５の
タイミング発生器のＰＬＬ回路における分周器７５に分
周比を設定し、また、前記ＰＬＬ回路の遅延回路７１に
位相変化量を設定する手段を有しており、最大変化点検
出回路２、左端点検出回路３及び右端点検出回路４で得
られる１垂直同期期間（１画面）中の最大変化点、左端
最大点、右端最大点のアドレス情報と、前記分周比を固
定し遅延回路７１の位相変化量を各々変化させることに
より最大変化点検出回路２から得られる入力映像信号の
１画素期間に相当する単位遅延量の段数及び、画面の最
大変化点におけるサンプリング位相を最適にするための
サンプリング点の位相遅延量と左端点検出回路３、右端
点検出回路４で得られる画面の左端点、右端点における
サンプリング位相を最適にするためのサンプリング点の
位相遅延量を、図１のセレクタ５で切り替え情報を選
択、入手し、予め定めている次式の演算式 −ａｄ×（Ａ２−Ａ１＋１）／Ｎ＝Ｐ２−Ｐ１＋ｄ×ｃ
（ａ，ｃ：整数の変数） におけるａを導くことで、ＰＬＬ回路に設定される分周
比が、入力映像信号の水平同期信号１周期分に当たる期
間の総画素数と一致しているかどうか及びサンプリング
クロックの位相が最適（１画素の中央部分）かどうかの
判断を行う。

【００１８】ここで、上式に用いたａは図５に示した分
周器７５に設定された分周比Ｎと入力映像信号の１水平
同期期間の総画素数の差で、ｄは図５の遅延回路７１が
判断部６から与えられた遅延量によりサンプリングクロ
ックの位相を遅延させ、最大変化点検出回路２におい
て、１画素期間に相当する遅延量を単位位相遅延量の段
数として得たものである。Ｐ１、Ｐ２は、水平方向に独
立した２点Ａ１、Ａ２（Ａ１＜Ａ２）において位相を最
適（図８における１画素の中央部分）にするために必要
な単位遅延量の段数である。ｄ×ｃは、図１０における
水平方向に独立したＡ１の最適位相（１画素の中央部
分）からＡ２の最適位相（１画素の中央部分）に至るま
での位相のずれ量を示している。

【００１９】タイミング発生器７は、図５に示すように
サンプリングクロックの位相及び分周比を変更する機能
を有するＰＬＬ回路とカウンタ７５で構成されている。
ＰＬＬ回路は、分周器７５と位相比較器７２とＬＰＦ７
３とＶＣＯ７４及び遅延回路７１等で構成され、判断部
６によって分周器７５に設定された分周比に基づいた周
期のサンプリングクロックを発生しＡ／Ｄコンバータ１
等に供給している。またサンプリングクロックは遅延回
路７１によって判断部６から設定される位相変化量によ
り遅延され位相の異なるサンプリングクロックを出力す
る。

【００２０】上記以外にタイミング発生器７は、ＰＬＬ
回路とカウンタ、デコーダ等（図示せず）を使用するこ
とでも構成可能であり、サンプリングクロックの位相を
調整する機能は、遅延回路をＶＣＯ７４の出力部分や分
周器７５の出力部分に置いたり、入力信号（図７に示し
たような入力映像信号）の画素周波数のてい倍発振させ
た信号において、分周してクロックとする際のカウンタ
（図示せず）のロード位置を変えることでも実現可能で
ある。前記遅延量により入力映像信号の水平同期信号１
周期分に当たる期間の総画素数と前記分周比が一致した
場合は、サンプリングクロックの位相遅延量を変化させ
ると、各々のサンプリング点で同一の遅延量となり、入
力映像信号のそれぞれの画素に対して一定の位相をとる
ことになる。従って、その遅延量を変化させることで前
記サンプリングされる入力映像信号の位相が変化するこ
とになり、入力映像信号の全ての画素に対するサンプリ
ングクロックの最適位相を求めることができる。入力映
像信号の水平同期信号１周期分に当たる期間の総画素数
と前記分周比が一致していない場合は、サンプリングク
ロックの位相遅延量を変化させた場合、各々のサンプリ
ング点で同一の遅延量をとらず、映像信号の画素に対し
ても一定の位相をとらないため、全ての画素の位相を同
時に最適にすることはできない。

【００２１】図９は、入力映像信号の１水平同期期間中
の総画素数と分周器７５に設定してある分周比が一致し
た場合の映像信号とサンプリング点の関係を示した図で
ある。１画素期間に相当する単位位相遅延量の段数をｄ
としたとき、映像信号の間隔、及び、サンプリング点の
間隔はともにｄとなる。図９（ａ）において画素Ａの最
適位相にあったサンプリング点１は、分周比が固定で単
位位相遅延量の段数ｄだけサンプリング点の位相を遅延
させた場合の図９（ｂ）では、画素Ｂの最適位相の位置
つまり、図９（ａ）のサンプリング点２の位置に移動し
ている。すなわち、単位位相遅延量の段数ｄだけサンプ
リング点の位相を遅延させた場合、任意の画素に位置す
るサンプリング点は１画素分左にずれた画素の位置に移
動する。すなわち、この単位位相遅延段数ｄは、１画素
に相当する期間を表す量として扱うことができる。

【００２２】図１０は、１水平同期期間の総画素数と分
周器７５の分周比が異なっているときに、サンプリング
点Ａ１が画素Ａにおいて最適な位相（１画素の中央部
分）になるための単位遅延の段数をＰ１、サンプリング
点Ａ２の画素Ｉにおいて最適な位相（１画素の中央部
分）になるための単位遅延の段数をＰ２とし、Ａ１、Ａ
２、Ｐ１、Ｐ２の関係を表したものである。

【００２３】図１１は、サンプリング点Ｘ２が画素βの
中央部分よりも左側にあるときと画素βの中央部分より
も右側にあるときの、前記サンプリング点を画素βにお
ける最適な位相（１画素の中央部分）にするための単位
遅延の段数Ｐを表している。つまり、単位遅延量をもつ
単位遅延素子をＰ段通すことにより、サンプリング点Ｘ
２を画素βにおける最適な位相にすることを表してい
る。図１１（ａ）は、サンプリング点Ｘ２が画素βの中
央部分よりも左側にあるとき、Ｘ２を画素βにおいて最
適な位相（１画素の中央部分）にするために必要な単位
遅延の段数はＰとなることを示す。図１１（ｂ）は、画
素βのサンプリング点Ｘ２が１画素の中央部分よりも右
側にあるため、Ｘ２の位相を遅延させても最適な位相
（１画素の中央部分）をサンプリングすることはない。
この場合、左隣りのサンプリング点Ｘ１を画素βにおけ
るサンプリング点であるとし、隣り合うサンプリング点
Ｘ１が画素βにおいて最適な位相（１画素の中央部分）
になるために必要な単位遅延の段数はＰとなることを示
している。

【００２４】図１２は、分周比がＮ、分周比と総画素数
の差をａとした場合の入力映像信号とサンプリング点の
関係を示した図である。この場合、１水平同期期間中の
総画素数はＮ−ａとなる。入力信号の総画素数と分周比
が一致している場合、Ｎ番目のサンプリング点は、Ｎ番
目の画素の位置にあるが、分周比がａ大きい場合は、Ｎ
−ａ番目の画素の位置にくることになり、１水平同期期
間における位相のずれ量は、−ａ×ｄとなる。（符号
は、前記ずれ方向が位相を遅延させる方向に対して逆で
あるために−とする。）ここで、１水平期間中、サンプ
リング点と映像信号は同じ割合でずれていくため、水平
方向に独立した２点Ａ１、Ａ２（Ａ１＜Ａ２）間におけ
る位相のずれ量は、−ａｄ×（Ａ２−Ａ１＋１）／Ｎ
（ａ：整数の変数）と表わせる。

【００２５】２点Ａ１、Ａ２（Ａ１＜Ａ２）において位
相を最適（１画素の中央部分）にするための単位遅延の
段数をそれぞれＰ１、Ｐ２とすると、入力信号の総画素
数と分周比が等しい場合、Ａ２のサンプリング点はＡ２
番目の画素をサンプリングすることになるが、総画素数
と分周比が一致していない場合、サンプリング点はＡ２
番目の画素からｃドットずれた画素をサンプリングする
ことになる。Ａ１、Ａ２間にサンプリング点はｃドット
ずれ、さらに位相がＰ１からＰ２に移動したことになる
から、Ａ１、Ａ２間のサンプリング点の位相のずれ量に
ついて次式の（式Ｉ）で表せる。 −ａｄ×（Ａ２−Ａ１＋１）／Ｎ＝Ｐ２−Ｐ１＋ｄ×ｃ：（式Ｉ） （但し、ａ、ｃ：整数の変数） 次に、図１のシステムに、図１３に示すように１水平同
期信号中の表示映像画素数が８００画素で１水平同期期
間中の総画素数が１０５０画素である映像信号が入力さ
れた場合について説明する。

【００２６】図１４は、図１３の入力映像信号の同期信
号を判別した結果より、図５の分周器７５に分周比の標
準値１０５１を設定した場合の最大変化点検出回路２、
左端点検出回路３、右端点検出回路４において入力映像
信号の全画面における最も左端の点と最も右端の点、及
び全画面における最大変化点を検出し、その取得した位
置情報（アドレス）と映像信号の関係を示している。水
平同期信号の立ち下がり点の先頭アドレスを０としたと
き、判断部６より１垂直同期期間だけアドレス取得許可
信号を変化させると、その期間終了時に全画面中の最左
端点アドレスＡ１は１５１、全画面中の最右端アドレス
Ａ３が９５０、全画面中の最大変化点Ａ２アドレスは５
００という値が検出され、セレクタ５を切り替えること
により判断部６に前記値が得られたとする。

【００２７】ここで、最大変化点アドレスＡ２＝５００
に対して、タイミング発生器７の分周器７５に設定した
分周比１０５１は変化させず、遅延回路７１の位相遅延
量を入力映像信号の１画素分以上変化させ、図９に示す
ように図１４のＡ２のサンプリング点の位相を１画素分
ｄ以上ずらすことによりサンプリングデータはＡ２＋１
点のサンプリングデータに一致することから１画素分に
相当する単位遅延量の段数ｄを得る。

【００２８】次に、図１４において説明する。まず、前
述のようにして最大変化点検出回路２から単位遅延量の
段数であるｄ＝１６が得られたとする。アドレスＡ１、
Ａ２、Ａ３における各２点間の位相のずれ量を計算で求
めると実際の１水平同期期間の総画素数は１０５０であ
るから、アドレスＡ１、Ａ２の２点間の位相のずれ量Ｐ
１２は、１水平期間において入力映像信号の総画素数と
分周比の差は１であるから、 Ｎ：（Ａ２−Ａ１＋１）
＝−ａｄ：Ｐ１２ という関係式が成り立つ。

【００２９】よって、Ｐ１２＝−ａｄ×（Ａ２−Ａ１＋
１）／Ｎ となる。この式に数値を代入すると、Ｐ１２
は −ａｄ×（Ａ２−Ａ１＋１）／Ｎ＝−１×１６×（500
−151 ＋１）／1051＝−５．３３ となる。また、２点Ａ１、Ａ３間の位相のずれ量は、 Ｐ１３＝−ａｄ×（Ａ３−Ａ１＋１）／Ｎ＝−１×１６
×（950 −151 ＋１）／1051＝−１２．１８ となる。このことより、３点Ａ１、Ａ２、Ａ３の位相が
最適（１画素の中央部分）になったときの位相遅延設定
量（単位遅延量の段数）をそれぞれＰ１、Ｐ２、Ｐ３と
すると、Ｐ１に対してＰ２、Ｐ３はそれぞれ−５．３
３、−１２．１８ずれた値となる。ここで、Ｐ１＝１０
とした場合、最適位相となるのは図１５（ａ）において
ｄ／２＝８であるからＡ１におけるサンプリング点は図
１５（ａ）の位置Ａ１にある。アドレスＡ１、Ａ２の２
点間、そしてＡ１、Ａ３の２点間の位相のずれ量の関係
図を図１５（ｂ）、（ｃ）に示す。ここで、Ｐ２は図１
５（ｂ）において、Ａ１の位置に対して右矢印の量−
５．３３だけずれた位置にあるため、Ｐ２＝１０−５．
３３＝４．６７ すなわち、Ａ２におけるサンプリング
位相を最適にするための位相遅延量Ｐ２は５となる。

【００３０】次に、Ｐ３は、図１５（ｃ）に示す位置に
画素があるため、Ａ３が最適な位相（１画素の中央部
分）になるために必要な単位遅延の段数はＰ３＝１４と
なる。以上より、Ａ１、Ａ２間及びＡ１、Ａ３間の位相
のずれ量について前述の（式Ｉ）を用いて次の（式I
I）、（式III ）式が成り立つ。 −ａｄ×（Ａ２−Ａ１＋１）／Ｎ＝Ｐ２−Ｐ１＋ｄ×Ｃ１：（式II） −ａｄ×（Ａ３−Ａ１＋１）／Ｎ＝Ｐ３−Ｐ１＋ｄ×Ｃ２：（式III ） （但しＣ１、Ｃ２：整数） Ａ１、Ａ２間とＡ１、Ａ３間の位相のずれ量はＡ１、Ａ
２間そしてＡ１、Ａ３間の距離に比例する。従って（Ｐ
２−Ｐ１＋ｄ×Ｃ１）：（Ｐ３−Ｐ１＋ｄ×Ｃ２）＝
（Ａ２−Ａ１＋１）：（Ａ３−Ａ１＋１）が成立する。
この式に値を代入すると（５−１０＋１６×Ｃ１）：
（１４−１０＋１６×Ｃ２）＝（５００−１５１＋
１）：（９５０−１５１＋１）となる。計算して整理す
ると、Ｃ２＝（６４Ｃ１−２７）／２８：（式IV）が得
られる。（式IV）においてＣ１に整数を代入し、得られ
た値Ｃ２を（式III ）に代入した場合次式が得られる。 −ａ×１６×（９５０−１５１＋１）／１０５１＝１４
−１０＋１６×Ｃ２ これを計算して、ａ＝−（４＋１６×Ｃ２）×１０５１
／（８００×１６）となる。

【００３１】以上より、Ｃ１、Ｃ２、ａの関係は（表
１）に表すことができる。

【００３２】

【表１】

【００３３】Ｃ１、Ｃ２、ａは全て整数であるがサンプ
リング位相は離散的に遅延させるためＰ１、Ｐ２、Ｐ３
は誤差を含み整数にならない場合もある。しかし全ての
値が整数に近い組み合わせとなる場合のａが実際のずれ
量であり、この場合ａ＝１となる。

【００３４】以上のように、入力される映像信号をサン
プリングして、ＰＬＬ回路の分周比と入力映像信号の水
平同期信号１周期分の画素数が一致すれば、サンプリン
グクロックの初期位相を変化させたときの全画面におけ
る最も左端の点、最も右端の点及び最大変化点の位相を
最適にするための位相遅延量の関係から、前記３点の位
相遅延量が等しくなったときが分周比の点で最適であ
り、同時に位相の点で最適（各画素の中央部をサンプリ
ングしている）であると判断でき、そのサンプリングク
ロックを用いて通常のグラフィクス映像信号をサンプリ
ングして表示装置（図示せず）に表示する。

【００３５】例えば、ＶＧＡモードからＸＧＡモードの
６４０×４８０、８００×６００、１０２４×７６８等
の各グラフィクスモードの各々の入力映像に対応したサ
ンプリングクロック数が６４０個、８００個、１０２４
個のサンプリング位相の最適なサンプリングクロックを
発生し、それぞれのモードの映像を表示することが出来
る。

【００３６】

【発明の効果】以上のように、本発明のサンプリングク
ロック制御装置によれば、種々の表示グラフィクスモー
ドに対応してクロック数とクロックパルス位相の最適な
サンプリングクロックを特別に用意した調整画面を使用
することなく、自動的に発生することが高速に出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるサンプリングクロ
ック制御装置の全体のブロック構成図

【図２】本発明の実施の形態におけるサンプリングクロ
ック制御装置の最大変化点検出回路のブロック図

【図３】本発明の実施の形態におけるサンプリングクロ
ック制御装置の左端点検出回路のブロック図

【図４】本発明の実施の形態におけるサンプリングクロ
ック制御装置の右端点検出回路のブロック図

【図５】本発明の実施の形態におけるサンプリングクロ
ック制御装置のタイミング発生器のブロック図

【図６】本発明の実施の形態におけるサンプリングクロ
ック制御装置の入力映像信号の一部拡大部分を模式的に
示す図

【図７】本発明の実施の形態におけるサンプリングクロ
ック制御装置の入力映像信号とＡ／Ｄコンバータ出力を
模式的に示す図

【図８】本発明の実施の形態におけるサンプリングクロ
ック制御装置の入力映像信号の１画素期間に相当する単
位位相遅延量の段数を説明するための図

【図９】本発明の実施の形態におけるサンプリングクロ
ック制御装置の入力映像信号の画素数を分周比が一致す
る場合の映像信号とサンプリング点との関係を説明する
ための図

【図１０】本発明の実施の形態におけるサンプリングク
ロック制御装置の画素数と分周比が異なる場合の映像信
号とサンプリング点との関係を説明するための図

【図１１】本発明の実施の形態におけるサンプリングク
ロック制御装置の対象画素においてサンプリング点の位
置による最適な位相（１画素の中央部分）にするための
単位遅延の段数の違いを説明するための図

【図１２】本発明の実施の形態におけるサンプリングク
ロック制御装置の１水平同期信号あたりのサンプリング
点の位相のずれ量を説明するための図

【図１３】本発明の実施の形態におけるサンプリングク
ロック制御装置の入力映像信号と水平同期信号を模式的
に示す図

【図１４】本発明の実施の形態におけるサンプリングク
ロック制御装置の分周比とアドレス情報の関係を説明す
るための図

【図１５】本発明の実施の形態におけるサンプリングク
ロック制御装置の３点Ａ１、Ａ２、Ａ３と最適な位相
（１画素の中央部分）にするための単位遅延の段数を説
明するための図

【図１６】従来の実施の形態におけるサンプリングクロ
ック制御装置のブロック構成図

【符号の説明】

１ Ａ／Ｄコンバータ ２ 最大変化点検出回路 ３ 左端点検出回路 ４ 右端点検出保持回路 ５ セレクタ ６ 判断部 ７ タンミング発生器

フロントページの続き (72)発明者 山崎 耕一 香川県高松市古新町８番地の１ 松下寿電 子工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力映像信号の水平同期信号にロックした
   ＶＣＯ出力のサンプリングクロックで前記映像信号をＡ
   ／Ｄ変換する手段と、そのＡ／Ｄ変換されたサンプリン
   グ映像信号の映像表示期間における画素左端点、右端点
   及び両隣り合う画素に対し最も情報量の異なる最大変化
   点を検出する手段を有し、前記３つの画素点において前
   記サンプリングクロックの位相を変化して最適位相点
   （１画素の中央部分）時の位相遅延量と１画素期間に相
   当する単位位相遅延量の段数を検出し、前記位相情報を
   用いて予め定められた演算式により１水平同期期間の総
   画素数とＰＬＬ回路の分周器に設定される分周比との差
   を導出し、その導出された差に応じて前記分周器の分周
   比を設定するとともに、前記サンプリングクロックの位
   相を最適位相点に設定することを特徴とするサンプリン
   グクロック制御装置。
2. 【請求項２】前記分周比をＮ、前記１水平同期期間中の
   総画素数をＮ−ａ、前記１画素期間に相当する単位位相
   遅延量の段数をｄ、サンプリング映像信号の映像表示期
   間の水平方向に独立した２点Ａ１、Ａ２において最適位
   相点（１画素の中央部分）にするための単位位相遅延の
   段数をＰ１、Ｐ２とする時、前記演算式は、−ａｄ×
   （Ａ２−Ａ１＋１）／Ｎ＝Ｐ２−Ｐ１＋ｄ×ｃ（ａ、ｃ
   は整数の変数）とすることを特徴とする請求項１に記載
   のサンプリングクロック制御装置。