JPH11261842A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリの書き込み用のクロック周波数と、読み
出し用のクロック周波数の関係が一定に維持できるよう
な制御を行うことで、最小限のハードウエア構成でフレ
ームシンクロナイザを実現し、メモリ制御の簡素化を実
現する。 【解決手段】メモリ１００には入力信号が供給され、書
き込み制御部１０２は、入力信号に同期した書き込み制
御信号を生成し、補正回路１０３は書き込み制御部１０
２の周波数に関する情報を補正して、読み出し制御信号
を生成している読み出し制御部１０４に周波数制御信号
として与えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力側と出力側
の信号が非同期な場合、入力側の信号が出力側に同期す
るように調整を行う映像信号処理装置に関する。

【０００２】

【従来の技術】２種類の映像信号を合成するなどして１
つの映像信号として取り扱うためには、各映像信号が同
期している必要がある。このような複数の映像信号の同
期化を実現するために、フィールドメモリやフレームメ
モリを用いた方法（以下、フレームシンクロナイザとい
う）が採用されている。

【０００３】図６に、フィールドメモリ１１を用いたフ
レームシンクロナイザの構成を示す。同期信号Ａは、入
力映像信号から生成されており、書き込み制御部１２に
供給される。書き込み制御部１２は、同期信号Ａに同期
した書き込み用クロック及び書き込み制御信号を生成
し、フィールドメモリ１１に与える。

【０００４】一方、出力側における同期信号Ｂは、出力
側の映像信号に同期して生成されており、読み出し制御
部１３に供給される。読み出し制御部１３は、同期信号
Ｂに同期した読み出し用クロック及び読み出し制御信号
を生成し、フィールドメモリ１１に与える。

【０００５】図７には、上記のフレームシンクロナイザ
の動作を説明するためのタイミングチャートを示してい
る。図７（ａ）は、書き込みクロック周波数の方が高い
場合であり、読み出し用のクロック周波数が、書込み用
のクロック周波数よりも低い場合である。P1の時点で、
フィールドメモリ１１に書込むフィールドが、読み出す
フィールドに追いついている。よって、フィールドＡ
４、Ａ５は、フィールドメモリ１１への書込みは行わ
ず、次にフィールドＡ６、Ａ７、…を書き込む制御を行
う。一方、図７（ｂ）は、フィールドメモリ１１の読み
出し用のクロック周波数が、書込み用のクロック周波数
よりも高い場合である。P2の時点で、フィールドメモリ
１１から読み出すフィールドＡ６，Ａ７が、書込むフィ
ールドＡ６，Ａ７に追いついてしまう。よって、次のフ
ィールドＡ８、Ａ９を書込む余裕を与えるために、フィ
ールドＡ６、Ａ７を再度読み出す制御を行う。

【０００６】このように、従来はメモリの書込み用のク
ロックと読み出し用のクロック周波数が異なる場合を考
慮してシステムを構成し、メモリの書込みと読み出しの
周波数差に応じて、メモリへの書き込み禁止処理、ある
いはメモリからの２度読み出し処理が必要となってい
た。

【０００７】

【発明が解決しようとする課題】上記したように従来の
フレームシンクロナイザによると、メモリの書込みと読
み出しの周波数差に応じて、メモリへの書き込み禁止処
理、あるいはメモリからの２度読み出し処理が必要とな
っていた。このために周辺の制御回路が複雑となる傾向
にあった。

【０００８】そこでこの発明は、メモリを用いた信号の
書き込み読み出し処理において、メモリの書き込み用の
クロック周波数と、読み出し用のクロック周波数の関係
が一定に維持できるような制御を行うことで、最小限の
ハードウエア構成でフレームシンクロナイザを実現し、
メモリ制御の簡素化を実現することを目的とする。

【０００９】

【課題を解決するための手段】この発明は、上記の目的
を達成するために、入力信号が供給されるメモリと、前
記入力信号に同期した書き込み制御信号を生成する書き
込み制御手段と、前記書き込み制御信号に同期し、かつ
前記メモリの出力側に必要な周波数の読み出し制御信号
を生成し、この読み出し制御信号を前記メモリの読み出
し用とする読み出し制御手段とを備える。上記の手段に
より、メモリの出力側と入力側の信号の同期関係が得ら
れ、複雑な制御を行う必要が無くなる。

【００１０】

【実施の形態】以下、この発明の実施の形態を図面を参
照して説明する。図１はこの発明の一実施の形態であ
る。この実施の形態では、メモリ１００の読み出し速度
を書込み速度よりも常に遅くなるように制御する例を示
す。

【００１１】入力端子１０１から入力された映像信号
は、メモリ１００及び書込み制御部１０２に導かれる。
書込み制御部１０２では、映像信号をメモリ１００に書
込むための制御信号及び書込み用のクロックを生成し、
メモリ１００に与えている。また、書込み制御部１０２
の出力（書き込み制御部の周波数及び位相情報を含む信
号）は、補正回路１０３で補正を受け、読み出し制御部
１０４に入力される。読み出し制御部１０４では、補正
回路１０３で補正した信号をもとに、メモリ１００から
信号を読み出すための制御信号及び読み出し用のクロッ
クを生成し、メモリ１００に与えている。

【００１２】入力端子１０１から入力された映像信号
は、書込み制御部１０２の出力に応じてメモリ１００に
書込まれ、読み出し制御部１０４の出力に応じてメモリ
１００から読み出され、出力端子１０５に出力される。
この場合、書き込み制御部１０２の書き込み制御信号
（入力映像信号に同期した信号）の周波数及び位相情報
は、補正回路１０３で補正されて、読み出し制御部１０
４の読み出し制御信号の周波数及び位相を制御してい
る。これにより、メモリ１００からは書き込み速度より
も遅いまたは速い（補正内容に基づく）速度で、信号を
読み出すことができる。この場合、入力と出力とは同期
関係にある。

【００１３】図２は、書込み制御部１０２、補正回路１
０３及び読み出し制御部１０４の詳細な構成を示してい
る。入力端子１０１から入力された映像信号は、同期分
離部３００に入力され、ここでは映像信号から水平同期
信号と垂直同期信号が分離される。水平同期信号と垂直
同期信号とは書込み制御信号生成部３０４に導かれる。
書込み制御信号生成部３０４は、メモリ１００に信号を
書込むための制御信号を生成し、出力端子３０６に出力
する。

【００１４】同期分離部３００で分離された水平同期信
号は、位相比較器３０１の一方の入力に導かれる。位相
比較器３０１は、水平同期信号と、電圧制御発振器３０
３の出力との位相を比較し、その位相差を導出する。こ
の位相差情報は、ループフィルタ３０２を介して電圧制
御発振器３０３の制御端子に供給される。

【００１５】ループフィルタ３０２の出力は、電圧制御
発生器３０３に導かれると同時に、補正回路１０３で用
いている減算器４００の一方の入力に導かれる。補正回
路１０３については後述する。

【００１６】なお、上述した位相比較器３０１、ループ
フィルタ３０２、電圧制御発振器３０３を用いた回路
は、位相同期ループ（以下、ＰＬＬ：Phase Locked Loo
p という）と呼ばれ、発振信号が入力信号の位相及び周
波数に一致するように、位相差を検出してフィードバッ
ク制御を行っている。

【００１７】位相比較器３０１では、各々の入力信号の
位相差に対応した出力電圧を発生する。また、ループフ
ィルタ３０２では、位相比較器３０１の出力を受け、そ
の振幅、位相特性によってＰＬＬの応答特性、同期特性
を決定する。さらに、電圧制御発振器３０３は、ループ
フィルタ３０２の出力である制御信号電圧に応じて、発
振周波数を決定する発振器である。

【００１８】補正回路１０３に導かれたループフィルタ
３０２の出力は、減算器４００で一定時間、一定値（補
正値）を減算され、読み出し制御部１０４を構成する電
圧制御発振器５００に導かれる。電圧制御発振器５００
の出力は出力端子５０２を介し、メモリ１００の読み出
し用のクロックとして用いられる。電圧制御発振器５０
０は、上述した電圧制御発振器３０３と同様に、入力信
号の電圧値によって出力信号の周波数を決定する働きを
持っている。

【００１９】補正回路１０３で、補正値を減算すること
で、メモリ１００の読み出し用のクロックの周波数は、
書込み用のクロックの周波数よりも常に低くすることが
できる。また、安定したクロックを得るために、ノイズ
などの影響を考慮し、ある一定時間、信号の電圧値の平
均をとり、その平均値から補正値を減算する回路構成も
容易に実現可能である。

【００２０】図３はこの発明のさらに他の実施の形態で
ある。上述した実施の形態は、１つの映像信号を入力し
た場合についての例であるのに対し、本実施の形態は、
２つの映像信号を扱う場合の例である。この例において
も、メモリの読み出し速度が書込み速度よりも常に遅く
制御する例を示す。

【００２１】一方の入力端子２０１を介して入力された
映像信号１は、メモリ２００及び書込み制御部２０２に
導かれる。また、他方の入力端子３０１を介して入力さ
れた映像信号２もメモリ３００及び書込み制御部３０２
に導かれる。

【００２２】書込み制御部２０２、３０２では、それぞ
れ先の実施の形態と同様に、各入力映像信号に同期し
た、メモリの書込み制御信号と書込み用のクロックを生
成し、メモリ２００及びメモリ３００に与えている。

【００２３】また書き込み制御部２０２，２０３の内部
の情報（例えば書き込みクロックと制御電圧）は、選択
回路４００及び検出回路４０１にそれぞれ導かれる。選
択回路４００は、検出回路４０１の検出結果に応じて、
入力された何れかの書込み用のクロックを選択し、その
まま、メモリ２００，３００の読み出し用のクロックと
して、各メモリ２００、３００に与える。この場合、検
出回路４０１は、選択回路４００が周波数の低いクロッ
クを選択するように、その検出結果を選択回路４０１に
与える。選択回路４００の出力は、読み出し制御部４０
３に導かれる。読み出し制御部４０３では、メモリの読
み出し制御信号を生成し、各メモリ２００、３００に与
える。

【００２４】入力端子２０１から入力された映像信号１
は、書込み制御部２０２の制御に応じてメモリ２００に
書込まれ、選択回路４００の出力クロック及び読み出し
制御部４０３の出力に応じてメモリ２００から読み出さ
れ、出力端子２０３に出力される。また、入力端子３０
１から入力された映像信号２は、書込み制御手段３０２
の制御に応じてメモリ３００に書込まれ、選択回路４０
０の出力及び読み出し制御部４０３の出力に応じてメモ
リ３００から読み出され、出力端子３０２に出力され
る。

【００２５】次に、選択回路４００、検出回路４０１及
び読み出し制御部４０３の詳細な構成を図４に示す。図
４において、書き込み制御部２０２，３０２の構成は、
先に説明した書き込み制御部１０２と同じ構成であるか
ら、内部の各構成要素については同一符号を付して、詳
細な説明は省略する。

【００２６】各ループフィルタ３０２の出力は、おのお
の選択回路４００及び検出回路４０１を構成する減算器
４１１に導かれる。減算器４１１では、ループフィルタ
３０２の各出力信号、すなわち、信号の電圧値を減算
し、減算結果が正の値の場合、選択回路４００の「Ｌ」
側に入力された信号を選択する。一方、減算結果が負の
場合、選択回路４００の「Ｈ」側に入力された信号を選
択する。

【００２７】選択回路４００で選択された信号は、電圧
制御発振器５００の発振周波数制御端子に入力される。
この電圧制御発振器５００は、メモリ２００，３００の
読み出し用のクロックと制御信号を生成し、出力端子３
１４から出力する。さらに、電圧制御発振器５００の出
力信号は、読み出し制御信号生成部５０１、５０２に導
かれる。読み出し制御信号生成部５０１、５０２は、そ
れぞれメモリ２００，３００の読み出し用の制御信号を
生成し、それぞれ出力端子３１５、３１６を介して出力
する。

【００２８】上述したように、選択回路４００と検出回
路４０１にて、各入力映像信号に同期したメモリ２０
０，３００の制御信号のうち、周波数が最も低い信号を
選択し、その信号をメモリ２００，３００の読み出し用
の制御信号とすることで、常に、メモリの書込み用の制
御信号よりも低い周波数の読み出し用の制御信号を得る
ことができる。

【００２９】図５は、更にこの発明の他の実施の形態で
ある。この実施の形態は、図３の実施の形態と同様に２
種類の映像信号が入力された場合の例であり、メモリの
読み出し用のクロック及び制御信号の生成方法を変えた
のみである。よって、先の実施の形態と同様の機能を有
するものは、同一の番号を付加し、詳細な説明は省略す
る。また、本実施の形態でも、メモリの読み出し速度が
書込み速度よりも常に遅い例を説明する。図５におい
て、入力端子２０１から入力された映像信号１は、メモ
リ２００及び書込み制御部２０２に導かれる。書込み制
御部２０２は、先の実施の形態と同様に、メモリの書込
み用の制御信号とクロックを生成し、メモリ２００に与
える。入力端子３０１から入力された映像信号２も同様
に、メモリ３００及び書込み制御部３０２に導かれる。

【００３０】映像信号１、２にそれぞれ同期した書込み
制御部２０２、３０２で生成された、各メモリ２０２、
３０２の書込み用のクロックの制御信号は、判定回路７
００に導かれる。判定回路７００では、入力された信号
の電圧値が最小の方を選択し、補正回路８００に出力す
る。補正回路８００は、図２で用いた回路と同様であ
り、入力された信号を補正する。補正回路８００で補正
された信号は、読み出し制御部９００に導かれ、メモリ
２００，３００の読み出し制御信号と読み出し用のクロ
ックを生成し、各メモリ２００，３００に供給する。

【００３１】入力端子２０１から入力された映像信号１
は、書込み制御部２０２で生成された書込み制御信号及
び書込み用のクロックに従って、メモリ２００に書込ま
れ、読み出し制御部９００で生成された読み出し制御信
号及び読み出し用のクロックに従って、メモリ２００か
ら読み出され、出力端子２０３に導かれる。

【００３２】入力端子３０１から入力された映像信号２
は、書込み制御部３０２で生成された書込み制御信号及
び書込み用のクロックに従って、メモリ３００に書込ま
れ、読み出し制御部９００で生成された読み出し制御信
号及び読み出し用のクロックに従って、メモリ３００か
ら読み出され、出力端子３０３に導かれる。

【００３３】この実施の形態では、２つの映像信号を扱
う場合について説明したが、３つ以上の複数の映像信号
を扱う場合でも対応することができる。すなわち、例え
ば図５において、判定回路７００を改良し、複数の入力
信号の電圧値（ループフィルタ出力）のうち、最小であ
るものを判定して、補正回路８００に出力すればよい。
最も値の低い制御電圧を選択し、同様な条件の読み出し
制御部９００を構成した電圧制御発振器の制御端子に供
給すれば、この読み出し制御部９００からのクロック周
波数は、書き込み側のクロックのうち一番周波数の低い
クロックと同じ周波数に合わせられることになる。

【００３４】

【発明の効果】以上説明したように、この発明によれ
ば、メモリを用いた信号の書き込み読み出し処理におい
て、メモリの書き込み用のクロック周波数と、読み出し
用のクロック周波数の関係が一定に維持できるような制
御を行うことで、最小限のハードウエア構成でフレーム
シンクロナイザを実現し、メモリ制御の簡素化を実現す
ることができる。

【図面の簡単な説明】

【図１】この発明の一実施の形態を示す図。

【図２】図１の一部の回路を具体的に示す図。

【図３】この発明の他の実施の形態を示す図。

【図４】図３の一部の回路を具体的に示す図。

【図５】この発明のさらに他の実施の形態を示す図。

【図６】従来のフレームシンクロナイザを示す図。

【図７】図６の回路の動作例を示す説明図。

【符号の説明】

１００、２００、３００…メモリ、 １０２、２０２，３０２…書き込み制御部、 １０３、８００…補正回路、 １０４、４０３、９００…読み出し制御部、 ４００…選択回路、 ４０１…検出回路、 ７００…判定回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年４月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 映像信号処理装置

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の入力映像信号がそれぞれ入力さ
   れ、おのおのの映像信号の同期信号に同期した書き込み
   制御信号を生成し、入力映像信号に対応するメモリに書
   込む書き込み制御手段と、 前記入力映像信号の各同期信号の周波数差に関連する情
   報を検出する検出手段と、前記検出手段の検出結果をも
   とに選択した何れかの１つの入力映像信号の同期信号に
   従って、前記メモリから読み出す読み出し制御信号を生
   成し、前記メモリから映像信号を読み出す読み出し制御
   手段とを具備したことをことを特徴とする映像信号処理
   装置。
2. 【請求項２】 入力映像信号を記憶することができるメ
   モリ手段と、 前記メモリ手段に前記入力映像信号を書込むための第１
   の制御信号を生成する第１の制御信号生成手段と、 前記メモリ手段の書込みレートより常に、読み出しレー
   トの方が高いか低いかの何れか一方になるように、前記
   メモリ手段から映像信号を読み出すための第２制御信号
   を生成する第２の制御信号生成手段とを設け、 前記入力映像信号を前記第１の制御信号に従って前記メ
   モリ手段に書込み、前記第２の制御信号に従って前記メ
   モリ手段から信号を読み出すことを特徴とする映像信号
   処理装置。
3. 【請求項３】 複数の入力映像信号がそれぞれ入力さ
   れ、おのおのの映像信号の同期信号に同期した書き込み
   制御信号を生成し、入力映像信号を対応するメモリに書
   込む書き込み制御手段と、 前記入力映像信号の各同期信号の周波数差に関連する情
   報を判定する検出手段と、前記判定手段の判定結果に基
   いて選択した何れかの１つの周波数差に関連する情報を
   補正する補正手段と、 この補正手段の補正出力にもとづいて、前記メモリから
   読み出す読み出し制御信号を生成し、前記メモリから映
   像信号を読み出す読み出し制御手段とを具備したことを
   ことを特徴とする映像信号処理装置。
4. 【請求項４】 前記書き込み制御手段は、水平同期信号
   に位相同期する位相同期ループ回路を有することを特徴
   とする請求項１，２，３のいずれに記載の映像信号処理
   装置。
5. 【請求項５】 前記読み出し制御手段は、前記周波数差
   に関連する情報に基づいて発振周波数が制御される電圧
   制御発振器を含む位相同期ループ回路を有することを特
   徴とする請求項１，３のいずれに記載の映像信号処理装
   置。