JPH11261898A - Ｃｃｄ信号処理回路 - Google Patents
Ｃｃｄ信号処理回路Info
- Publication number
- JPH11261898A JPH11261898A JP10057294A JP5729498A JPH11261898A JP H11261898 A JPH11261898 A JP H11261898A JP 10057294 A JP10057294 A JP 10057294A JP 5729498 A JP5729498 A JP 5729498A JP H11261898 A JPH11261898 A JP H11261898A
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- JP
- Japan
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- differential amplifier
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- output
- comparator
- ccd
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- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】ＣＭＯＳによるワンチップ化のため、ＣＣＤ信
号処理回路における差動アンプの入力オフセットの問題
を解消する。 【解決手段】ＣＣＤ出力の基準レベル及びデータレベル
を取り込むＳ／Ｈ回路のＣＤＳと、該ＣＤＳによる基準
レベル及びデータレベルを差動入力とする差動アンプ
と、該差動アンプの両入力をそれぞれ入力して比較電圧
と比較した比較結果をＳ／Ｈ回路の入力へ帰還させる２
つのコンパレータ１，２と、を備えたＣＣＤ信号処理回
路において、差動アンプの出力ＯＵＴを第２の比較電圧
Ｖroと比較する第３のコンパレータ３をさらに設け、該
コンパレータ３の出力をコンパレータ２の比較電圧とし
て利用する。すなわち、差動アンプの入力間にオフセッ
ト分の電圧差をセットしてしまって入力オフセットを吸
収するようにしている。
号処理回路における差動アンプの入力オフセットの問題
を解消する。 【解決手段】ＣＣＤ出力の基準レベル及びデータレベル
を取り込むＳ／Ｈ回路のＣＤＳと、該ＣＤＳによる基準
レベル及びデータレベルを差動入力とする差動アンプ
と、該差動アンプの両入力をそれぞれ入力して比較電圧
と比較した比較結果をＳ／Ｈ回路の入力へ帰還させる２
つのコンパレータ１，２と、を備えたＣＣＤ信号処理回
路において、差動アンプの出力ＯＵＴを第２の比較電圧
Ｖroと比較する第３のコンパレータ３をさらに設け、該
コンパレータ３の出力をコンパレータ２の比較電圧とし
て利用する。すなわち、差動アンプの入力間にオフセッ
ト分の電圧差をセットしてしまって入力オフセットを吸
収するようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ（電荷結合
素子）を利用したビデオカメラに関する。
素子）を利用したビデオカメラに関する。
【０００２】
【従来の技術】ＣＣＤを用いたビデオカメラにおいて、
ＣＣＤの出力は、まずＣＤＳ(Correlated Double Sampl
ing)及び差動アンプからなるＣＣＤ信号処理回路へ入力
され、検出・増幅が行われる。現在、このようなＣＣＤ
信号処理回路にはバイポーラタイプとＣＭＯＳタイプの
２種類があるが、差動アンプの入力オフセットがＣＭＯ
Ｓではバイポーラに比べて数十倍になってしまうという
特性があり、ＣＭＯＳタイプを使う方が不利である。
ＣＣＤの出力は、まずＣＤＳ(Correlated Double Sampl
ing)及び差動アンプからなるＣＣＤ信号処理回路へ入力
され、検出・増幅が行われる。現在、このようなＣＣＤ
信号処理回路にはバイポーラタイプとＣＭＯＳタイプの
２種類があるが、差動アンプの入力オフセットがＣＭＯ
Ｓではバイポーラに比べて数十倍になってしまうという
特性があり、ＣＭＯＳタイプを使う方が不利である。
【０００３】ＣＭＯＳの差動アンプを備えたＣＣＤ信号
処理回路について図１に示し、その各信号のタイミング
チャートを図２に示している。図示のように、ＣＣＤ出
力は３つのサンプルホールド（Ｓ／Ｈ）回路からなるＣ
ＤＳを経て差動アンプへ入力され、該差動アンプによる
基準レベルとデータ部分との比較結果が出力される。
処理回路について図１に示し、その各信号のタイミング
チャートを図２に示している。図示のように、ＣＣＤ出
力は３つのサンプルホールド（Ｓ／Ｈ）回路からなるＣ
ＤＳを経て差動アンプへ入力され、該差動アンプによる
基準レベルとデータ部分との比較結果が出力される。
【０００４】図中、ＳＨＰ信号は基準レベルサンプル信
号で、図２のように、ＣＣＤ出力中のデータ部分直前に
ある基準レベル部分で印加される。またＳＨＤ信号はデ
ータサンプル信号で、ＣＣＤ出力中の基準レベル後にあ
るデータ部分で印加される。したがって、まずＳＨＰ信
号の印加により、ＣＤＳ中のＳ／Ｈ回路１がＣＣＤ出力
中の基準レベルを取り込み、そして続くＳＨＤ信号によ
り、Ｓ／Ｈ回路３がＣＣＤ出力中のデータレベルを取り
込むとともにＳ／Ｈ回路２がＳ／Ｈ回路１から基準レベ
ルを取り込み、最終的に次のＳＨＤ信号で差動アンプへ
基準レベルとデータレベルが入力されることになる。
号で、図２のように、ＣＣＤ出力中のデータ部分直前に
ある基準レベル部分で印加される。またＳＨＤ信号はデ
ータサンプル信号で、ＣＣＤ出力中の基準レベル後にあ
るデータ部分で印加される。したがって、まずＳＨＰ信
号の印加により、ＣＤＳ中のＳ／Ｈ回路１がＣＣＤ出力
中の基準レベルを取り込み、そして続くＳＨＤ信号によ
り、Ｓ／Ｈ回路３がＣＣＤ出力中のデータレベルを取り
込むとともにＳ／Ｈ回路２がＳ／Ｈ回路１から基準レベ
ルを取り込み、最終的に次のＳＨＤ信号で差動アンプへ
基準レベルとデータレベルが入力されることになる。
【０００５】一方、差動アンプに対しては、ＣＣＤデー
タの入力前に差動入力を等しくして黒レベルを設定する
ため、コンパレータ１及びコンパレータ２が設けられて
いる。コンパレータ１はＳ／Ｈ回路２の出力を、コンパ
レータ２はＳ／Ｈ回路３の出力をそれぞれ入力とし、比
較電圧Ｖｒとの比較結果からＳ／Ｈ回路１，３への入力
を帰還調整する。これらコンパレータ１，２ともに、水
平帰線期間中に提供されるＤ−ＣＬＰ(Dummy Clamp)信
号に従い動作して差動アンプの入力を等しくするように
作用する。
タの入力前に差動入力を等しくして黒レベルを設定する
ため、コンパレータ１及びコンパレータ２が設けられて
いる。コンパレータ１はＳ／Ｈ回路２の出力を、コンパ
レータ２はＳ／Ｈ回路３の出力をそれぞれ入力とし、比
較電圧Ｖｒとの比較結果からＳ／Ｈ回路１，３への入力
を帰還調整する。これらコンパレータ１，２ともに、水
平帰線期間中に提供されるＤ−ＣＬＰ(Dummy Clamp)信
号に従い動作して差動アンプの入力を等しくするように
作用する。
【０００６】このＤ−ＣＬＰ信号印加時の差動アンプ出
力ＯＵＴのレベルが黒レベルＶblackとなるものである
が、差動アンプに入力オフセットがあると、所定のレベ
ルよりも低いレベルが黒レベルとして出力されてしまう
ことになる。
力ＯＵＴのレベルが黒レベルＶblackとなるものである
が、差動アンプに入力オフセットがあると、所定のレベ
ルよりも低いレベルが黒レベルとして出力されてしまう
ことになる。
【０００７】
【発明が解決しようとする課題】最近のビデオカメラの
趨勢である小型・軽量化、あるいは高性能化にとって
は、他の回路も含めてワンチップ化可能なＣＭＯＳタイ
プの方が好ましいと言える。そのため、入力オフセット
の問題を解決する必要が出てきている。
趨勢である小型・軽量化、あるいは高性能化にとって
は、他の回路も含めてワンチップ化可能なＣＭＯＳタイ
プの方が好ましいと言える。そのため、入力オフセット
の問題を解決する必要が出てきている。
【０００８】
【課題を解決するための手段】そこで本発明によれば、
ＣＣＤ出力の基準レベルを取り込むとともにデータレベ
ルを取り込むサンプルホールド回路のＣＤＳと、該ＣＤ
Ｓによる基準レベル及びデータレベルを差動入力とする
差動アンプと、該差動アンプの両入力をそれぞれ入力し
て比較電圧と比較した比較結果を前記サンプルホールド
回路の入力へ帰還させる２つのコンパレータと、を備え
た上記のようなＣＣＤ信号処理回路において、前記差動
アンプの出力を第２の比較電圧と比較する第３のコンパ
レータをさらに設け、該第３のコンパレータの出力を前
記２つのコンパレータのいずれかの比較電圧として利用
することを特徴とする。
ＣＣＤ出力の基準レベルを取り込むとともにデータレベ
ルを取り込むサンプルホールド回路のＣＤＳと、該ＣＤ
Ｓによる基準レベル及びデータレベルを差動入力とする
差動アンプと、該差動アンプの両入力をそれぞれ入力し
て比較電圧と比較した比較結果を前記サンプルホールド
回路の入力へ帰還させる２つのコンパレータと、を備え
た上記のようなＣＣＤ信号処理回路において、前記差動
アンプの出力を第２の比較電圧と比較する第３のコンパ
レータをさらに設け、該第３のコンパレータの出力を前
記２つのコンパレータのいずれかの比較電圧として利用
することを特徴とする。
【０００９】このように差動アンプの出力に対する第３
のコンパレータを設け、その第２の比較電圧を所望の黒
レベルを設定可能な電圧としておいて、これによる比較
結果を２つのコンパレータのいずれか一方の比較電圧と
することで、差動アンプの入力間にオフセット分の電圧
差をセットしてしまうものである。したがって、差動ア
ンプの入力オフセットは吸収され、所望の黒レベルが確
実に得られることになる。
のコンパレータを設け、その第２の比較電圧を所望の黒
レベルを設定可能な電圧としておいて、これによる比較
結果を２つのコンパレータのいずれか一方の比較電圧と
することで、差動アンプの入力間にオフセット分の電圧
差をセットしてしまうものである。したがって、差動ア
ンプの入力オフセットは吸収され、所望の黒レベルが確
実に得られることになる。
【００１０】
【発明の実施の形態】図３に、ＣＣＤ信号処理回路の実
施例をブロック図で示してある。
施例をブロック図で示してある。
【００１１】本例のＣＣＤ信号処理回路においては、差
動アンプの出力ＯＵＴを入力として第２の比較電圧Ｖro
と比較するコンパレータ３が新たに設けられており、そ
の出力がコンパレータ２の比較電圧として使用されてい
る。すなわち、コンパレータ３の出力は、コンパレータ
２の比較電圧を設定するキャパシタＣをコントロール
し、コンパレータ２はそのキャパシタＣに従う比較電圧
と差動アンプの一入力となるＳ／Ｈ回路２の出力とを比
較する。そして、その比較結果がＳ／Ｈ回路１の入力へ
帰還される。コンパレータ１の方は従来同様の構成とさ
れ、Ｓ／Ｈ回路３の入力を帰還調整する。コンパレータ
１〜３のすべてはＤ−ＣＬＰ信号により動作制御されて
おり、したがって、ダミークランプ期間において黒レベ
ルが設定される。
動アンプの出力ＯＵＴを入力として第２の比較電圧Ｖro
と比較するコンパレータ３が新たに設けられており、そ
の出力がコンパレータ２の比較電圧として使用されてい
る。すなわち、コンパレータ３の出力は、コンパレータ
２の比較電圧を設定するキャパシタＣをコントロール
し、コンパレータ２はそのキャパシタＣに従う比較電圧
と差動アンプの一入力となるＳ／Ｈ回路２の出力とを比
較する。そして、その比較結果がＳ／Ｈ回路１の入力へ
帰還される。コンパレータ１の方は従来同様の構成とさ
れ、Ｓ／Ｈ回路３の入力を帰還調整する。コンパレータ
１〜３のすべてはＤ−ＣＬＰ信号により動作制御されて
おり、したがって、ダミークランプ期間において黒レベ
ルが設定される。
【００１２】比較電圧Ｖｒは差動アンプの入力バイアス
レベルに設定するとともに、第２の比較電圧Ｖroは差動
アンプの出力バイアスレベル、つまり所望の黒レベルと
同じ電圧に設定する。これにより、Ｄ−ＣＬＰ信号が印
加されてすべてのコンパレータ１〜３が動作すると、従
来通りコンパレータ１により比較電圧Ｖｒに従うレベル
が差動アンプの反転入力端子へ設定される一方、出力Ｏ
ＵＴと第２の比較電圧Ｖroとが一致するように差動アン
プの非反転入力端子のレベルが補正される。その結果、
差動アンプの入力オフセットは吸収され、正確な黒レベ
ルが得られることになる。
レベルに設定するとともに、第２の比較電圧Ｖroは差動
アンプの出力バイアスレベル、つまり所望の黒レベルと
同じ電圧に設定する。これにより、Ｄ−ＣＬＰ信号が印
加されてすべてのコンパレータ１〜３が動作すると、従
来通りコンパレータ１により比較電圧Ｖｒに従うレベル
が差動アンプの反転入力端子へ設定される一方、出力Ｏ
ＵＴと第２の比較電圧Ｖroとが一致するように差動アン
プの非反転入力端子のレベルが補正される。その結果、
差動アンプの入力オフセットは吸収され、正確な黒レベ
ルが得られることになる。
【００１３】
【発明の効果】本発明によれば、差動アンプの入力オフ
セットを吸収してしまうことができるので、ＣＭＯＳタ
イプの不具合が解消される。したがって、ＣＣＤ信号処
理回路をＣＭＯＳとしてその他の回路も含めワンチップ
化することができ、小型、高性能化に貢献する。
セットを吸収してしまうことができるので、ＣＭＯＳタ
イプの不具合が解消される。したがって、ＣＣＤ信号処
理回路をＣＭＯＳとしてその他の回路も含めワンチップ
化することができ、小型、高性能化に貢献する。
【図１】従来のＣＣＤ信号処理回路のブロック図。
【図２】各信号のタイミングチャート。
【図３】本発明によるＣＣＤ信号処理回路のブロック
図。
図。
Claims (1)
- 【請求項１】 ＣＣＤ出力の基準レベルを取り込むとと
もにデータレベルを取り込むサンプルホールド回路のＣ
ＤＳと、該ＣＤＳによる基準レベル及びデータレベルを
差動入力とする差動アンプと、該差動アンプの両入力を
それぞれ入力して比較電圧と比較した比較結果を前記サ
ンプルホールド回路の入力へ帰還させる２つのコンパレ
ータと、を備えたＣＣＤ信号処理回路において、 前記差動アンプの出力を第２の比較電圧と比較する第３
のコンパレータをさらに設け、該第３のコンパレータの
出力を前記２つのコンパレータのいずれかの比較電圧と
して利用するようにしたことを特徴とするＣＣＤ信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057294A JPH11261898A (ja) | 1998-03-10 | 1998-03-10 | Ｃｃｄ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057294A JPH11261898A (ja) | 1998-03-10 | 1998-03-10 | Ｃｃｄ信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261898A true JPH11261898A (ja) | 1999-09-24 |
Family
ID=13051547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057294A Pending JPH11261898A (ja) | 1998-03-10 | 1998-03-10 | Ｃｃｄ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782304B1 (ko) | 2006-02-03 | 2007-12-06 | 삼성전자주식회사 | Ｃｄｓ오프셋 보정 기능을 갖는 이미지 센서와이미지센서의 ｃｄｓ 방법 |
-
1998
- 1998-03-10 JP JP10057294A patent/JPH11261898A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782304B1 (ko) | 2006-02-03 | 2007-12-06 | 삼성전자주식회사 | Ｃｄｓ오프셋 보정 기능을 갖는 이미지 센서와이미지센서의 ｃｄｓ 방법 |
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