JPH11264856A - 試験用抵抗回路を備えた終端抵抗回路および終端抵抗回路の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 試験用抵抗回路を備えた終端抵抗回路および
終端抵抗回路の試験方法に関し、終端抵抗回路の試験を
能率的に行なうことを目的とする。 【解決手段】 終端抵抗を有する終端抵抗回路に該終端
抵抗に並列に付加された終端抵抗より大きい試験用抵抗
を有する試験用抵抗回路と、該試験用抵抗回路に高電圧
（Ｈ）もしくは低電圧（Ｌ）を印加する制御回路と、試
験用抵抗回路は終端抵抗回路が正常に動作している場合
と故障している場合とで異なる電圧を出力する構成をも
つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、試験用抵抗回路を
備える終端回路に関する。ＬＳＩ回路は多数の端子（Ｌ
ＳＩピン）の周辺に終端抵抗回路を備え、外部から信号
を受信する時にインピーダンス整合をとるようにしてい
る。

【０００２】本発明は、この終端抵抗回路を能率的に試
験することのできる試験用抵抗回路を備える終端抵抗回
路および終端抵抗回路の試験方法に関するものである。

【０００３】

【従来の技術】図７は終端抵抗回路の説明図であって、
ＬＳＩピンの信号入出力回路である。図７において、５
１はＰチャネルトランジスタであって、終端抵抗となる
２００Ω程度の低抵抗のオン抵抗をもつものである。

【０００４】５２はＮチャネルトランジスタであって、
終端抵抗となる２００Ω程度の低抵抗のオン抵抗をもつ
ものである。５３はパッファであってトライステートバ
ッファであり、信号を外部に出力するものである。

【０００５】５４はバッファであって、外部からの信号
を入力するものである。５５は制御回路であって、Ｐチ
ャネルトランジスタ５１、Ｎチャネルトランジスタ５２
のゲート制御信号を生成するものである。

【０００６】５６はＬＳＩピンである。５７は内部回路
である。図７の構成において、入出力端子５６から信号
入力をするときは、制御回路５５はＰチャネルトランジ
スタ５１とＮチャネルトランジスタ５２の双方をオンに
する信号を発生する。そして、入力信号に対してはＮチ
ャネルトランジスタが２００Ωの終端抵抗となり、入力
信号はバッファ５４を通過して、ＬＳＩ内部に入力され
る。

【０００７】入出力端子５６から信号を外部に出力する
ときは、制御回路５５はＰチャネルトランジスタ５１と
Ｎチャネルトランジスタ５２の双方をオフにする信号を
発生する。そして、トライステートバッファ５３をアク
ティブに制御し、トライステートバッファ５３を介して
入出力端子５６から内部回路の信号を出力する。

【０００８】従来、この終端抵抗回路（Ｐチャネルトラ
ンジスタ５１、Ｎチャネルトランジスタ５２）が正常で
あるかないかは、ＬＳＩチップのその終端抵抗回路にプ
ローブを直接に接触させて試験するしか方法がなかった
が、その端子はテストプローブで触れられないほどに微
細であるので、テスト用の比較的に大きなプローブパッ
ドを設け、そこにテストプローブを接触させて試験して
いた。プローブパッドはチップに内蔵する試験制御回路
のインタフェースであり、チップ外部からＬＳＩ内の試
験制御回路を経由してプローブパッドに試験電圧を印加
して終端抵抗回路の試験を行っていた。

【０００９】

【発明が解決しようとする課題】従来の終端抵抗回路の
試験は、終端抵抗回路のプローブパッドに直接にテスト
プローブを接触させて試験していたので能率の悪いもの
であった。

【００１０】本発明は、終端抵抗回路の試験を能率的に
行なうことができるように、試験用抵抗回路を設けた終
端抵抗回路および終端抵抗回路の試験方法を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】本発明は、終端抵抗を有
する終端抵抗回路に、終端抵抗に並列に付加された終端
抵抗より大きい試験用抵抗を有する試験用抵抗回路と、
試験用抵抗回路に高電圧（Ｈ）もしくは低電圧（Ｌ）を
印加する制御回路と、試験用抵抗回路は終端抵抗回路が
正常に動作している場合と故障している場合とで異なる
電圧を出力する試験用抵抗回路とを備えるようにした。

【００１２】図１は本発明の基本構成を示す。図１にお
いて、１は抵抗回路Ａであって、例えば２００Ω程度の
低抵抗回路である。

【００１３】２はスイッチ回路Ｃであって、抵抗回路Ａ
のスイッチ回路である。３は抵抗回路Ｂであって、例え
ば２００Ω程度の低抵抗回路である。４はスイッチ回路
Ｄであって、抵抗回路Ｂのスイッチ回路である。

【００１４】５は試験用抵抗回路であって、抵抗回路
Ａ、抵抗回路Ｂより高抵抗であり、例えば３０ｋΩ程度
の高抵抗である。６はスイッチ回路Ｅであって、試験用
抵抗回路５に対するスイッチ回路である。

【００１５】７は制御回路であって、各スイッチ回路等
に制御信号を生成するものである。８は内部回路であ
る。９は信号入出力端子である。

【００１６】１０は試験結果出力端子であって、試験結
果を出力する端子である。図１の構成の動作を説明す
る。図１の構成において、終端抵抗回路の試験をする時
は、スイッチ回路Ｅ（６）をオンとする。試験でない通
常の動作をする時は、スイッチ回路Ｅ（６）はオフにす
る。

【００１７】 抵抗回路Ｂ（３）を試験する時 制御回路７はスイッチ回路Ｃ（２）をオフにし、スイッ
チ回路Ｄ（４）をオン、スイッチ回路Ｅ（６）をオンに
する信号を生成する。そして、スイッチ回路Ｃ（２）を
オフ、スイッチ回路Ｄ（４）をオンにした状態で、制御
回路７は試験用抵抗回路５に高電圧（Ｈ）を印加する。

【００１８】この時、抵抗回路Ｂ（３）が正常に動作し
ていれば、試験結果出力端子の出力は低電圧（Ｌ）にな
る。あるいは、抵抗回路Ｂ（３）が正常に動作してな
く、オープン状態であれば、試験結果出力端子の出力は
試験用抵抗回路５の印加電圧が現れ、低電圧（Ｌ）にな
る。

【００１９】 抵抗回路Ａ（１）を試験する時 制御回路７はスイッチ回路Ｃ（２）をオンとし、スイッ
チ回路Ｄ（４）をオフ、スイッチ回路Ｅ（６）をオンと
する信号を生成する。そして、スイッチ回路Ｃ（２）を
オン、スイッチ回路Ｄ（４）をオフにした状態で、制御
回路７は試験用抵抗回路５に低電圧（Ｌ）を印加する。

【００２０】この時、抵抗回路Ａ（１）が正常に動作し
ていれば、試験結果出力端子の出力は高電圧（Ｈ）にな
る。あるいは、抵抗回路Ａ（１）が正常に動作してな
く、オープン状態であれば、試験結果出力端子の出力は
試験用抵抗回路５の印加電圧が現れ、低電圧（Ｌ）にな
る。

【００２１】以上のようにして、抵抗回路Ａ（１）、抵
抗回路Ｂ（３）が正常に動作しているかを試験結果出力
端子の電圧を測定することにより簡単に試験することが
できる。

【００２２】

【発明の実施の形態】図２は本発明の終端抵抗回路の例
であって、終端試験回路を内蔵する終端抵抗回路の実施
の形態である。

【００２３】図２はＬＳＩの入出力端子の周辺回路であ
る。図２において、２１は制御回路であって、通常の信
号入出力制御の他に本発明の終端抵抗回路試験の制御信
号を生成するものである。

【００２４】２２はバッファであって、トライステート
バッファである。バッファ２３はＬＳＩの内部回路（図
示せず）から信号を外部に出力するものであり、信号出
力する時はＥＮ信号をＬにしてバッファ２２をアクティ
ブにする。それ以外はＥＮ信号をＨにしてバッファ２２
をディセーブルにしておく。

【００２５】２３はバッファであって、入出力端子２７
（ＬＳＩピン）に入力された信号を内部回路（図示せ
ず）に送るものである。２４はＰチャネルトランジスタ
であって、２００Ω程度の低抵抗のオン抵抗を有するも
のである。

【００２６】２５はＮチャネルトランジスタであって、
２００Ω程度の低抵抗のオン抵抗を有するものである。
２６は終端試験回路である。トライステートバッファに
より構成したものであり、終端抵抗回路（Ｐチャネルト
ランジスタ２４、Ｎチャネルトランジスタ２５）の抵抗
に比較して高抵抗のオン抵抗の試験用抵抗回路を備える
ものである。

【００２７】２７は入出力端子であり、ＬＳＩピンであ
る。図２の動作は後述する。図３は本発明の終端試験回
路の例およびその動作を表す図である。

【００２８】図３（ａ）は終端試験回路の例であり、高
抵抗の試験用抵抗回路をもつトライステートバッファで
構成したものである。図３（ａ）において、３１はアン
ド回路であって、ＲＯＴとＲＴを入力し、Ｐチャネルト
ランジスタ３３の制御信号を生成するものである。

【００２９】３２はオア回路であって、ＲＯＴとＲＴを
入力し、Ｎチャネルトランジスタ３３の制御信号を生成
するものである。３３はＰチャネルトランジスタであ
る。

【００３０】３４はＮチャネルトランジスタであって、
３０ｋΩ程度の高抵抗のオン抵抗を有するものである。
図３（ｂ）は図３（ａ）の回路の動作を表すものであ
る。

【００３１】ＲＴがＬの時でＲＯＴがＨのとき、Ｐチャ
ネルトランジスタはオン、Ｎチャネルトランジスタはオ
フになる。ＲＴがＬの時でＲＯＴがＬのとき、Ｐチャネ
ルトランジスタはオフ、Ｎチャネルトランジスタはオン
になる。

【００３２】ＲＴがＨの時でＲＯＴがＨのとき、Ｐチャ
ネルトランジスタはオン、Ｎチャネルトランジスタはオ
フになる。ＲＴがＨの時でＲＯＴがＬのとき、Ｐチャネ
ルトランジスタはオフ、Ｎチャネルトランジスタはオフ
になる。

【００３３】試験モードにおいてはＲＴをＬとし、ＲＯ
ＴをＨもしくはＬとしてＰチャネルトランジスタ３３も
しくはＮチャネルトランジスタ３４の一方がオン、他方
がオフになるようにする。また、通常動作モードではＲ
ＯＴをＨにしてＮチャネルトランジスタ３４をオフにす
る。

【００３４】図４は本発明の終端抵抗回路の制御回路の
実施の形態である。図４において、４１はバッファであ
って、メインの制御回路（図示せず）で生成されるＥＮ
を入力し、ＥＮを出力するものである。

【００３５】４２はバッファであって、メインの制御回
路で生成されるＲＴを入力し、ＲＴを出力するものであ
る。４３はオア回路であって、ＲＴとＢＳＣ（スキャン
チェーンのフリップフロップ４８）から出力されるＱを
入力するものである。

【００３６】４４はアンド回路であって、ＥＮとオア回
路４３の出力を入力し、ＰＳを出力するものである。４
５はアンド回路であって、ＲＴとＱを入力するものであ
る。

【００３７】４６はＮＳオア回路であって、ＥＮとアン
ド回路４５の出力を入力し、ＮＳを出力するものであ
る。４８はフリップフロップであって、ＬＳＩの試験回
路のスキャンチェーンを構成するものである。

【００３８】４９はバッファであって、ＯＴを入力し
て、ＯＴを出力するものである。５０はバッファであっ
て、ＩＴを入力して、ＩＴを出力するものである。図
５、図６を参照して、図２と図４の構成の動作を説明す
る。

【００３９】図５は、本発明の終端抵抗回路のＮチャネ
ルトランジスタの試験のタイムチャートである。図５の
説明において、図２と図４を参照する。試験モードにお
いてはＲＴがＬである。この時、ＥＮはＨにしてバッフ
ァ２２をディセーブルにし、内部回路から試験結果出力
端子が出力されないようにしておく。また、図５におい
て、時刻ｔ１以前ではＱ、ＰＳ、ＮＳ、Ｄ、ＳＯは図示
の論理値と違うものであっても差し支えない。

【００４０】図４おいて、ＢＳＣはＳＣＫクロックでそ
の時のＳＩの値をＱとＳＯに出力し、ＣＫクロックでそ
の時のＤの値をＱとＳＯに出力する。時刻ｔ１のＳＣＫ
（スキャンクロック）により、ＳＩのＬに従ってＱ出力
がＬになる（試験を開始する初期値としてＳＩはＬをセ
ットしておく）。ＱがＬになったことにより、ＰＳは
Ｈ、ＮＳはＨ、ＲＯＴはＨになる。

【００４１】この時、終端抵抗回路のＰチャネルトラン
ジスタ２４とＮチャネルトランジスタ２５が正常に動作
すれば、Ｐチャネルトランジスタ２４はオフ、Ｎチャネ
ルトランジスタ２５はオンになる。また、ＲＯＴはＨで
あるが、Ｎチャネルトランジスタ２５がオンであるの
で、Ｄ出力はＬになる。このＤの値はＢＳＣ４８のＤに
入力され、時刻ｔ２のＣＫクロックにより、ＳＯはその
時のＤの値Ｌを出力し、Ｑもその時のＤの値Ｌを出力す
る。そして、時刻ｔ３以降の連続するＳＣＫクロックに
より各終端抵抗回路のＢＳＣのＳＯのスキャンチェーン
出力をする。例えば１０００個あれば１０００個のＳＣ
Ｋクロックにより１０００のＳＯのチェーン出力をす
る。

【００４２】この時、もし終端抵抗回路のＮチャネルト
ランジスタ２５が正常に動作しないで、オープンである
と、Ｄ出力がＨになる。そのため、このＤの値はＢＳＣ
４８のＤに入力され、時刻ｔ２のＣＫクロックにより、
ＳＯ、Ｑの出力はＨになる。そして、時刻ｔ３の以降の
ＳＣＫクロックによりＳＯがスキャンチェーンに出力さ
れる。

【００４３】上記のようにして、ＳＯの出力結果により
終端抵抗回路のＮチャネルトランジスタの試験をするこ
とができる。次に図６により終端抵抗回路のＰチャネル
トランジスタの試験を説明する。

【００４４】図６は、本発明の終端抵抗回路のＰチャネ
ルトランジスタの試験のタイムチャートである。図６の
説明において、図２と図４を参照する。図５の終端抵抗
回路のＮチャネルトランジスタの試験に続いて、Ｐチャ
ネルトランジスタの試験をする。図５にひき続きＲＴは
Ｌであり、ＥＮはＨである。

【００４５】時刻ｔ４のＳＣＫ（スキャンクロック）に
より、ＳＩのＨがＱ出力として現れ、ＱはＨになる（試
験を開始する初期値としてＳＩはＬをセットしてお
く）。ＱがＨになったことにより、ＰＳはＬ、ＮＳは
Ｌ、ＲＯＴはＬになる。この状態において、終端抵抗回
路のＰチャネルトランジスタ２４とＮチャネルトランジ
スタ２５が正常に動作すれば、Ｐチャネルトランジスタ
２４はオン、Ｎチャネルトランジスタ２５はオフにな
る。また、ＲＯＴはＬであるが、Ｐチャネルトランジス
タ２４がオンであるので、Ｄ出力はＨになる。このＤの
値はＢＳＣ４８のＤに入力され、時刻ｔ５のＣＫクロッ
クにより、ＳＯはその時のＤの値Ｈを出力し、ＱはＨを
出力する。そして、時刻ｔ６以降の連続するＳＣＫクロ
ックにより各終端抵抗回路のＢＳＣのＳＯのスキャンチ
ェーンを出力する。そして、全てのＢＳＣのスキャンチ
ェーンが出力されたら、時刻ｔ７でＲＴをオンにして、
試験を終了する。

【００４６】この時、もし終端抵抗回路のＰチャネルト
ランジスタ２４が正常に動作しないで、オープンである
と、Ｄ出力がＬになる。そしてＤに入力され、時刻ｔ４
のＣＫクロックにより、ＳＯの出力はＬになり、Ｑの出
力もＬになる。そして、その後に続くＳＣＫクロックに
より各ＢＳＣのＳＯ出力のスキャンチェーンに出力す
る。そして、全てのＢＳＣのスキャンチェーン出力を得
たら、時刻ｔ７でＲＴをＨにして試験を終了する。

【００４７】

【発明の効果】本発明によれば、ベアチップのプローブ
端子にテストプローブを接触させることなく、ＬＳＩピ
ンの出力を観測するだけで終端抵抗回路の試験をするこ
とができる。そのため、終端抵抗回路の試験を能率的に
行なうことができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の終端抵抗回路の例を示す図である。

【図３】本発明の終端試験回路の例を示す図である。

【図４】本発明の終端抵抗回路の制御回路の実施の形態
を示す図である。

【図５】本発明の終端試験回路の実施の形態のタイムチ
ャートを示す図である。

【図６】本発明の終端試験回路の実施の形態のタイムチ
ャートを示す図である。

【図７】従来の終端抵抗回路の説明図である。

【符号の説明】

１：抵抗回路Ａ ２：スイッチ回路Ｃ ３：抵抗回路Ｂ ４：スイッチ回路Ｄ ５：試験用抵抗回路 ６：スイッチ回路Ｅ ７：制御回路 ８：内部回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 終端抵抗を有する終端抵抗回路と、 該終端抵抗回路に並列に付加された該終端抵抗より大き
   い試験用抵抗を有する試験用抵抗回路と、 該試験用抵抗回路に高電圧（Ｈ）もしくは低電圧（Ｌ）
   を印加する制御回路と、 終端抵抗回路が正常に動作している場合と故障している
   場合とで異なる電圧を出力する該試験用抵抗回路とを備
   えたことを特徴とする試験用抵抗回路を備えた終端抵抗
   回路。
2. 【請求項２】 終端抵抗回路は電源側に接続される低抵
   抗回路Ａと接地側に接続される低抵抗回路Ｂとの直列接
   続回路であり、 該試験用抵抗回路は高抵抗回路であり、 試験モードにおいて、接地側の低抵抗回路Ｂの試験をす
   る時に、制御回路は低抵抗回路Ｂをオンにし、低抵抗回
   路Ａをオフにし、試験抵抗回路に高電圧を印加し、電源
   側の低抵抗回路Ａの試験をする時に、低抵抗回路Ａをオ
   ンにし、低抵抗回路Ｂをオフにし、試験用抵抗回路に低
   電圧を印加することを特徴とする請求項１に記載の試験
   用抵抗回路を備えた終端抵抗回路。
3. 【請求項３】 終端抵抗を有する終端回路に該終端抵抗
   より高い試験用抵抗を有する試験用抵抗回路を並列に付
   加し、該試験抵抗回路に高電圧（Ｈ）もしくは低電圧
   （Ｌ）を制御回路により印加し、 該試験用抵抗回路が出力する終端抵抗回路が正常に動作
   している場合と故障している場合とで異なる出力電圧を
   観測することを特徴とする終端抵抗回路の試験方法。
4. 【請求項４】 終端抵抗回路は電源側に接続される低抵
   抗回路Ａと接地側に接続される低抵抗回路Ｂとの直列接
   続回路であり、試験用抵抗回路は高抵抗回路であり、 試験モードにおいて、接地側の低抵抗回路Ｂの試験をす
   る時に、制御回路は低抵抗回路Ｂをオンにし、低抵抗回
   路Ａをオフにし、試験用抵抗回路に高電圧を印加し、 電源側の低抵抗回路Ａの試験をする時に、制御回路は低
   抵抗回路Ａをオンにし、低抵抗回路Ｂをオフにし、 試験抵抗回路に低電圧を印加することを特徴とする請求
   項３に記載の終端抵抗回路の試験方法。