JPH11265340A - ブリッジデバイス - Google Patents
ブリッジデバイスInfo
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- JPH11265340A JPH11265340A JP6811998A JP6811998A JPH11265340A JP H11265340 A JPH11265340 A JP H11265340A JP 6811998 A JP6811998 A JP 6811998A JP 6811998 A JP6811998 A JP 6811998A JP H11265340 A JPH11265340 A JP H11265340A
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Abstract
(57)【要約】
【課題】ベースアドレスの占有アドレス空間を固定にし
たブリッジデバイスでは、構成の異なるシステムに適用
する場合、占有アドレス空間の小さなデバイスを接続す
る時はアドレス空間を無駄にしてしまうという問題があ
る。 【解決手段】ブリッジデバイス内に持つ前記占有アドレ
ス空間設定レジスタに第２のアドレスレジスタの占有ア
ドレス空間を設定し、第２のアドレスレジスタの設定を
行うという方法をとる。
たブリッジデバイスでは、構成の異なるシステムに適用
する場合、占有アドレス空間の小さなデバイスを接続す
る時はアドレス空間を無駄にしてしまうという問題があ
る。 【解決手段】ブリッジデバイス内に持つ前記占有アドレ
ス空間設定レジスタに第２のアドレスレジスタの占有ア
ドレス空間を設定し、第２のアドレスレジスタの設定を
行うという方法をとる。
Description
【０００１】
【発明の属する技術分野】本発明は、リセット直後のコ
ンフィギュレーションサイクルにおいて前記デバイスコ
ントローラ、または、サブコントローラにおけるアドレ
ス空間割り付けを実施する汎用バスを用いたシステム
で、同一ブリッジデバイスがそれぞれ別用途に用いられ
た場合に、それぞれのシステムにおいて占有アドレス空
間を最適にする必要がある情報制御装置に関する。
ンフィギュレーションサイクルにおいて前記デバイスコ
ントローラ、または、サブコントローラにおけるアドレ
ス空間割り付けを実施する汎用バスを用いたシステム
で、同一ブリッジデバイスがそれぞれ別用途に用いられ
た場合に、それぞれのシステムにおいて占有アドレス空
間を最適にする必要がある情報制御装置に関する。
【０００２】
【従来の技術】ブリッジデバイスはバスとバスを接続す
る目的のデバイスで、インターフェースやプロトコルの
異なるバスを接続する場合、ブリッジデバイスはインタ
ーフェースの変換やプロトコル変換を行う。例えば、Ｐ
ＣＩバスとＶＭＥバスを接続するブリッジデバイスや、
ＩＳＡバスとＶＭＥバスを接続するブリッジデバイスが
ある。また、インターフェースやプロトコルが同一のバ
スで系の異なるバス同士を接続するＰＣＩ−ＰＣＩブリ
ッジのようなブリッジデバイスもある。
る目的のデバイスで、インターフェースやプロトコルの
異なるバスを接続する場合、ブリッジデバイスはインタ
ーフェースの変換やプロトコル変換を行う。例えば、Ｐ
ＣＩバスとＶＭＥバスを接続するブリッジデバイスや、
ＩＳＡバスとＶＭＥバスを接続するブリッジデバイスが
ある。また、インターフェースやプロトコルが同一のバ
スで系の異なるバス同士を接続するＰＣＩ−ＰＣＩブリ
ッジのようなブリッジデバイスもある。
【０００３】図２は従来のブリッジデバイス内部のベー
スアドレスレジスタに関する構成を示す図であり、ベー
スアドレスレジスタ１４，アドレスデコーダ１６，ベー
スアドレス設定データ２２，アクセスアドレス２３，セ
レクト線２４により構成される。
スアドレスレジスタに関する構成を示す図であり、ベー
スアドレスレジスタ１４，アドレスデコーダ１６，ベー
スアドレス設定データ２２，アクセスアドレス２３，セ
レクト線２４により構成される。
【０００４】従来、ブリッジデバイスの占有アドレス空
間は固定となっていた。
間は固定となっていた。
【０００５】ベースアドレスレジスタ１４は、システム
が４ギガバイトのアドレス空間を所有する場合、３２ビ
ット構成となる。この３２ビットの内、占有アドレス空
間分が０固定となり、残りのビットは１、または、０の
データが設定可能となる。ベースアドレスレジスタ１４
に＄FFFFFFFFを書き込み、ベースアドレスレジスタ１４
を読み返すことにより占有アドレス空間を知ることがで
きる。
が４ギガバイトのアドレス空間を所有する場合、３２ビ
ット構成となる。この３２ビットの内、占有アドレス空
間分が０固定となり、残りのビットは１、または、０の
データが設定可能となる。ベースアドレスレジスタ１４
に＄FFFFFFFFを書き込み、ベースアドレスレジスタ１４
を読み返すことにより占有アドレス空間を知ることがで
きる。
【０００６】例えば、占有アドレス空間が２メガバイト
の場合、ベースアドレスレジスタ１４に＄FFFFFFFFを書
き込み、ベースアドレスレジスタ１４を読み返すと＄FF
F00000というデータが読み出され占有アドレス空間が２
メガバイトであることがわかる。
の場合、ベースアドレスレジスタ１４に＄FFFFFFFFを書
き込み、ベースアドレスレジスタ１４を読み返すと＄FF
F00000というデータが読み出され占有アドレス空間が２
メガバイトであることがわかる。
【０００７】ベースアドレスレジスタ１４にベースアド
レス設定データ２２として＄08000000を設定すると、ア
クセスアドレス２３の上位１１ビットとベースアドレス
レジスタ１４の上位１１ビットとがアドレスデコーダ１
６において比較され、同一である場合にセレクト線２４
が有効となり、アクセスアドレス２３として＄08000000
から＄081FFFFFまでがアクセス可能となる。
レス設定データ２２として＄08000000を設定すると、ア
クセスアドレス２３の上位１１ビットとベースアドレス
レジスタ１４の上位１１ビットとがアドレスデコーダ１
６において比較され、同一である場合にセレクト線２４
が有効となり、アクセスアドレス２３として＄08000000
から＄081FFFFFまでがアクセス可能となる。
【０００８】ここで、図５，図６，図８に、ブリッジデ
バイスとして、ペリフェラルコンポーネントインターコ
ネクタ（以下ＰＣＩ）ブリッジを適用したシステムの例
を示す。
バイスとして、ペリフェラルコンポーネントインターコ
ネクタ（以下ＰＣＩ）ブリッジを適用したシステムの例
を示す。
【０００９】図５では、ＰＣＩバスにスレーブＰＣＩブ
リッジが接続され、スレーブＰＣＩブリッジにはＣＰＵ
とメモリのセットが３セット接続されている。前記スレ
ーブＰＣＩブリッジはＣＰＵとメモリのセットを３セッ
ト接続するため、ベースアドレスレジスタの構成を、ス
レーブＰＣＩブリッジの占有アドレス空間が１キロバイ
トであるためベースアドレスレジスタ１のビット０から
ビット９までを０固定としビット１０からビット３１ま
でを１または０の可変とし、ＣＰＵとメモリのセット
Ａ，Ｂ，Ｃの占有アドレス空間が各２メガバイトである
ためそれぞれベースアドレスレジスタ２のビット０から
ビット２０までを０固定としビット２１からビット３１
までを１または０の可変とする。
リッジが接続され、スレーブＰＣＩブリッジにはＣＰＵ
とメモリのセットが３セット接続されている。前記スレ
ーブＰＣＩブリッジはＣＰＵとメモリのセットを３セッ
ト接続するため、ベースアドレスレジスタの構成を、ス
レーブＰＣＩブリッジの占有アドレス空間が１キロバイ
トであるためベースアドレスレジスタ１のビット０から
ビット９までを０固定としビット１０からビット３１ま
でを１または０の可変とし、ＣＰＵとメモリのセット
Ａ，Ｂ，Ｃの占有アドレス空間が各２メガバイトである
ためそれぞれベースアドレスレジスタ２のビット０から
ビット２０までを０固定としビット２１からビット３１
までを１または０の可変とする。
【００１０】このようなベースアドレスレジスタの構成
をとることにより、ＣＰＵとメモリのセットの３セット
をスレーブＰＣＩブリッジを介してＰＣＩバス上で結合
できる。
をとることにより、ＣＰＵとメモリのセットの３セット
をスレーブＰＣＩブリッジを介してＰＣＩバス上で結合
できる。
【００１１】図６では、図５のようにＣＰＵとメモリの
セットではなく、スレーブＰＣＩブリッジにはデバイス
コントローラＡ，デバイスコントローラＢ，デバイスコ
ントローラＣが接続されている。前記スレーブＰＣＩブ
リッジはデバイスコントローラＡ，デバイスコントロー
ラＢ，デバイスコントローラＣを接続するために、ベー
スアドレスレジスタの構成を、スレーブＰＣＩブリッジ
の占有アドレス空間が１キロバイトであるためベースア
ドレスレジスタ１のビット０からビット９までを０固定
としビット１０からビット３１までを１または０の可変
とし、デバイスコントローラＡ，Ｂ，Ｃの各占有アドレ
ス空間がそれぞれ４キロバイトであるため、ベースアド
レスレジスタ２のビット０からビット１１までを０固定
としビット１２からビット３１までを１または０の可変
とする。
セットではなく、スレーブＰＣＩブリッジにはデバイス
コントローラＡ，デバイスコントローラＢ，デバイスコ
ントローラＣが接続されている。前記スレーブＰＣＩブ
リッジはデバイスコントローラＡ，デバイスコントロー
ラＢ，デバイスコントローラＣを接続するために、ベー
スアドレスレジスタの構成を、スレーブＰＣＩブリッジ
の占有アドレス空間が１キロバイトであるためベースア
ドレスレジスタ１のビット０からビット９までを０固定
としビット１０からビット３１までを１または０の可変
とし、デバイスコントローラＡ，Ｂ，Ｃの各占有アドレ
ス空間がそれぞれ４キロバイトであるため、ベースアド
レスレジスタ２のビット０からビット１１までを０固定
としビット１２からビット３１までを１または０の可変
とする。
【００１２】図８は、図６と同様のシステムであるが、
図６のデバイスコントローラとは占有アドレス空間が異
なるものである。各ベースアドレスレジスタは、スレー
ブＰＣＩブリッジの占有アドレス空間として１キロバイ
ト、デバイスコントローラＡの占有アドレス空間として
２メガバイト、デバイスコントローラＢの占有アドレス
空間として２メガバイト、デバイスコントローラＣの占
有アドレス空間として２メガバイトが取られる。
図６のデバイスコントローラとは占有アドレス空間が異
なるものである。各ベースアドレスレジスタは、スレー
ブＰＣＩブリッジの占有アドレス空間として１キロバイ
ト、デバイスコントローラＡの占有アドレス空間として
２メガバイト、デバイスコントローラＢの占有アドレス
空間として２メガバイト、デバイスコントローラＣの占
有アドレス空間として２メガバイトが取られる。
【００１３】
【発明が解決しようとする課題】前記従来の技術で述べ
たように、図２に示すようなベースアドレスレジスタを
用いたバスブリッジを、図５に示すシステムと、図８に
示すシステムの双方に同一のスレーブＰＣＩブリッジと
して適用した場合、以下の問題がある。
たように、図２に示すようなベースアドレスレジスタを
用いたバスブリッジを、図５に示すシステムと、図８に
示すシステムの双方に同一のスレーブＰＣＩブリッジと
して適用した場合、以下の問題がある。
【００１４】図５に示す図２のベースアドレスレジスタ
を用いたスレーブＰＣＩブリッジを適用したシステムに
おいて、スレーブＰＣＩブリッジのベースアドレスレジ
スタの構成は、先述のように、スレーブＰＣＩブリッジ
の占有アドレス空間が１キロバイトであるためベースア
ドレスレジスタ１のビット０からビット９までを０固定
としビット１０からビット３１までを１または０の可変
とし、ＣＰＵとメモリの各セットは、占有アドレス空間
が２メガバイトであるため、ベースアドレスレジスタ２
のビット０からビット２０までを０固定とし、ビット２
１からビット３１までを１また０の可変としてスレーブ
ＰＣＩブリッジが作られる。
を用いたスレーブＰＣＩブリッジを適用したシステムに
おいて、スレーブＰＣＩブリッジのベースアドレスレジ
スタの構成は、先述のように、スレーブＰＣＩブリッジ
の占有アドレス空間が１キロバイトであるためベースア
ドレスレジスタ１のビット０からビット９までを０固定
としビット１０からビット３１までを１または０の可変
とし、ＣＰＵとメモリの各セットは、占有アドレス空間
が２メガバイトであるため、ベースアドレスレジスタ２
のビット０からビット２０までを０固定とし、ビット２
１からビット３１までを１また０の可変としてスレーブ
ＰＣＩブリッジが作られる。
【００１５】このスレーブＰＣＩブリッジを図６に示す
デバイスコントローラを用いたシステムに適用した場
合、スレーブＰＣＩブリッジの占有アドレス空間として
１キロバイト、デバイスコントローラＡの占有アドレス
空間として２メガバイト、デバイスコントローラＢの占
有アドレス空間として２メガバイト、デバイスコントロ
ーラＣの占有アドレス空間として２メガバイトが取ら
れ、デバイスコントローラＡ，デバイスコントローラ
Ｂ，デバイスコントローラＣとしてはそれぞれ２メガバ
イトを必要としなくても、それぞれ２メガバイトのアド
レス空間を占有してしまうという。
デバイスコントローラを用いたシステムに適用した場
合、スレーブＰＣＩブリッジの占有アドレス空間として
１キロバイト、デバイスコントローラＡの占有アドレス
空間として２メガバイト、デバイスコントローラＢの占
有アドレス空間として２メガバイト、デバイスコントロ
ーラＣの占有アドレス空間として２メガバイトが取ら
れ、デバイスコントローラＡ，デバイスコントローラ
Ｂ，デバイスコントローラＣとしてはそれぞれ２メガバ
イトを必要としなくても、それぞれ２メガバイトのアド
レス空間を占有してしまうという。
【００１６】また、図６のデバイスコントローラを用い
たシステムのスレーブＰＣＩブリッジを、図５または図
８のシステムに用いた場合、ベースアドレスレジスタ２
から４の占有アドレス空間は本来２メガバイト必要とす
るのに対し、それぞれ４キロバイトの占有アドレス空間
しか用意できない。
たシステムのスレーブＰＣＩブリッジを、図５または図
８のシステムに用いた場合、ベースアドレスレジスタ２
から４の占有アドレス空間は本来２メガバイト必要とす
るのに対し、それぞれ４キロバイトの占有アドレス空間
しか用意できない。
【００１７】以上に示すように、従来は、デバイスブリ
ッジに接続されるデバイスに対し、デバイスブリッジの
ベースアドレスレジスタはそれぞれ専用の設定で無けれ
ばならず、デバイスブリッジの共用化ができなかった。
ッジに接続されるデバイスに対し、デバイスブリッジの
ベースアドレスレジスタはそれぞれ専用の設定で無けれ
ばならず、デバイスブリッジの共用化ができなかった。
【００１８】
【課題を解決するための手段】前述の問題点を解決する
ために、本発明のブリッジデバイスは占有アドレス空間
設定レジスタを設け、リセット直後のコンフィギュレー
ションサイクルにおいてはじめてブリッジデバイス自身
のアドレス割り付けを決定するために第１のアドレスレ
ジスタの設定を行い、次にブリッジデバイス内に持つ前
記占有アドレス空間設定レジスタに第２のアドレスレジ
スタの占有アドレス空間を設定するという手順をとるこ
とにより、占有アドレス空間を接続するデバイスコント
ローラ、または、サブコントローラが必要とする占有ア
ドレス空間に最適化することが可能とする。
ために、本発明のブリッジデバイスは占有アドレス空間
設定レジスタを設け、リセット直後のコンフィギュレー
ションサイクルにおいてはじめてブリッジデバイス自身
のアドレス割り付けを決定するために第１のアドレスレ
ジスタの設定を行い、次にブリッジデバイス内に持つ前
記占有アドレス空間設定レジスタに第２のアドレスレジ
スタの占有アドレス空間を設定するという手順をとるこ
とにより、占有アドレス空間を接続するデバイスコント
ローラ、または、サブコントローラが必要とする占有ア
ドレス空間に最適化することが可能とする。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２０】図１は本発明の一実施例を示す図であり、
占有アドレス空間設定レジスタ１１，ビットインバータ
１２，ビットＡＮＤ１３，ベースアドレスレジスタ１
４，ビットＡＮＤ１５，アドレスデコーダ１６，占有ア
ドレス空間設定データ２１，ベースアドレス設定データ
２２，アクセスアドレス２３，セレクト線２４により構
成される。
占有アドレス空間設定レジスタ１１，ビットインバータ
１２，ビットＡＮＤ１３，ベースアドレスレジスタ１
４，ビットＡＮＤ１５，アドレスデコーダ１６，占有ア
ドレス空間設定データ２１，ベースアドレス設定データ
２２，アクセスアドレス２３，セレクト線２４により構
成される。
【００２１】占有アドレス空間設定データ２１を占有ア
ドレス空間設定レジスタ１１に設定すると、占有アドレ
ス空間設定レジスタ１１に格納されたデータはビットイ
ンバータ１２で全ビット反転され、ビットＡＮＤ１３と
ビットＡＮＤ１５およびアドレスデコーダ１６に送られ
る。
ドレス空間設定レジスタ１１に設定すると、占有アドレ
ス空間設定レジスタ１１に格納されたデータはビットイ
ンバータ１２で全ビット反転され、ビットＡＮＤ１３と
ビットＡＮＤ１５およびアドレスデコーダ１６に送られ
る。
【００２２】ベースアドレス設定データ２２をベースア
ドレスレジスタ１４に格納する場合、ベースアドレス設
定データ２２はビットＡＮＤ１３でビットインバータ１
２の出力とアンドされ、ベースアドレスレジスタ１４に
格納される。これによりベースアドレスレジスタ１４に
おける占有アドレス空間は占有アドレス空間設定レジス
タ１１の設定値となる。
ドレスレジスタ１４に格納する場合、ベースアドレス設
定データ２２はビットＡＮＤ１３でビットインバータ１
２の出力とアンドされ、ベースアドレスレジスタ１４に
格納される。これによりベースアドレスレジスタ１４に
おける占有アドレス空間は占有アドレス空間設定レジス
タ１１の設定値となる。
【００２３】ベースアドレスレジスタ１４の出力は、ビ
ットＡＮＤ１５でビットインバータ１２の出力とアンド
されアドレスデコーダ１６に送られる。アクセスアドレ
ス２３はアドレスデコーダ１６内でビットインバータ１
２の出力とアンドされ、そのデータとビットＡＮＤ１５
の出力とが比較され、ベースアドレス設定データ２２で
設定したアドレスの範囲内であればアドレスデコーダ１
６はセレクト線２４を出力する。
ットＡＮＤ１５でビットインバータ１２の出力とアンド
されアドレスデコーダ１６に送られる。アクセスアドレ
ス２３はアドレスデコーダ１６内でビットインバータ１
２の出力とアンドされ、そのデータとビットＡＮＤ１５
の出力とが比較され、ベースアドレス設定データ２２で
設定したアドレスの範囲内であればアドレスデコーダ１
６はセレクト線２４を出力する。
【００２４】次に設定データを想定して説明する。
【００２５】はじめに、占有アドレス空間を４キロバイ
ト、ベースアドレスを＄01234000とした場合を説明す
る。占有アドレス空間が４キロバイトであるため相対ア
ドレスとしては＄00000000〜＄00000FFFがアクセス可能
である必要がある。ベースアドレス設定データ２２の値
は＄00000FFFであり、これを占有アドレス空間設定レジ
スタ１１に設定する。
ト、ベースアドレスを＄01234000とした場合を説明す
る。占有アドレス空間が４キロバイトであるため相対ア
ドレスとしては＄00000000〜＄00000FFFがアクセス可能
である必要がある。ベースアドレス設定データ２２の値
は＄00000FFFであり、これを占有アドレス空間設定レジ
スタ１１に設定する。
【００２６】占有アドレス空間設定レジスタ１１の出力
はビットインバータ１２で反転され＄FFFFF000というデ
ータになる。占有アドレス空間を調べるためにベースア
ドレスレジスタ１４にベースアドレス設定データ２２と
して＄FFFFFFFFを設定すると、ビットＡＮＤ１３におい
てビットインバータ１２の出力＄FFFFF000とベースアド
レス設定データ２２の＄FFFFFFFFがアンドされ、＄FFFF
F000がべースアドレスレジスタ１４に設定される。
はビットインバータ１２で反転され＄FFFFF000というデ
ータになる。占有アドレス空間を調べるためにベースア
ドレスレジスタ１４にベースアドレス設定データ２２と
して＄FFFFFFFFを設定すると、ビットＡＮＤ１３におい
てビットインバータ１２の出力＄FFFFF000とベースアド
レス設定データ２２の＄FFFFFFFFがアンドされ、＄FFFF
F000がべースアドレスレジスタ１４に設定される。
【００２７】べースアドレスレジスタ１４を読み返すこ
とにより占有アドレス空間を知ることができ、この場
合、＄FFFFF000が読み返され占有アドレス空間は４キロ
バイトということがわかる。べースアドレスレジスタ１
４の上位２０ビットが可変であり設定可能であるためベ
ースアドレス設定データ２２を＄01234000としてベース
アドレスレジスタ１４に設定する。ベースアドレスレジ
スタ１４の出力＄01234000は、ビットＡＮＤ１５におい
てビットインバータ１２の出力＄FFFFF000とアンドさ
れ、＄01234000というデータになる。
とにより占有アドレス空間を知ることができ、この場
合、＄FFFFF000が読み返され占有アドレス空間は４キロ
バイトということがわかる。べースアドレスレジスタ１
４の上位２０ビットが可変であり設定可能であるためベ
ースアドレス設定データ２２を＄01234000としてベース
アドレスレジスタ１４に設定する。ベースアドレスレジ
スタ１４の出力＄01234000は、ビットＡＮＤ１５におい
てビットインバータ１２の出力＄FFFFF000とアンドさ
れ、＄01234000というデータになる。
【００２８】アクセスアドレス２３はアドレスデコーダ
１６でビットインバータの出力＄FFFFF000とアンドさ
れ、ビットＡＮＤ１５の出力＄01234000の上位２０ビッ
トが比較される。アクセスアドレス２３が＄01234000〜
＄01234FFFであれば、セレクト線２４が出力され、それ
以外であればセレクト線２４は出力されない。
１６でビットインバータの出力＄FFFFF000とアンドさ
れ、ビットＡＮＤ１５の出力＄01234000の上位２０ビッ
トが比較される。アクセスアドレス２３が＄01234000〜
＄01234FFFであれば、セレクト線２４が出力され、それ
以外であればセレクト線２４は出力されない。
【００２９】次に、占有アドレス空間を２メガバイト、
ベースアドレスを＄01200000とした場合を説明する。占
有アドレス空間が２メガバイトであるため相対アドレス
としては＄00000000〜＄001FFFFFがアクセス可能である
必要がある。ベースアドレス設定データ２２の値は＄00
1FFFFFであり、これを占有アドレス空間設定レジスタ１
１に設定する。占有アドレス空間設定レジスタ１１の出
力はビットインバータ１２で反転され＄FFE00000という
データになる。
ベースアドレスを＄01200000とした場合を説明する。占
有アドレス空間が２メガバイトであるため相対アドレス
としては＄00000000〜＄001FFFFFがアクセス可能である
必要がある。ベースアドレス設定データ２２の値は＄00
1FFFFFであり、これを占有アドレス空間設定レジスタ１
１に設定する。占有アドレス空間設定レジスタ１１の出
力はビットインバータ１２で反転され＄FFE00000という
データになる。
【００３０】占有アドレス空間を調べるためにベースア
ドレスレジスタ１４にベースアドレス設定データ２２と
して＄FFFFFFFFを設定すると、ビットＡＮＤ１３におい
てビットインバータ１２の出力＄FFF00000とベースアド
レス設定データ２２の＄FFFFFFFFがアンドされ、＄FFE0
0000がベースアドレスレジスタ１４に設定される。ベー
スアドレスレジスタ１４を読み返すことにより占有アド
レス空間を知ることができ、この場合、＄FFE00000が読
み返され占有アドレス空間は２メガバイトということが
わかる。
ドレスレジスタ１４にベースアドレス設定データ２２と
して＄FFFFFFFFを設定すると、ビットＡＮＤ１３におい
てビットインバータ１２の出力＄FFF00000とベースアド
レス設定データ２２の＄FFFFFFFFがアンドされ、＄FFE0
0000がベースアドレスレジスタ１４に設定される。ベー
スアドレスレジスタ１４を読み返すことにより占有アド
レス空間を知ることができ、この場合、＄FFE00000が読
み返され占有アドレス空間は２メガバイトということが
わかる。
【００３１】ベースアドレスレジスタ１４の上位１１ビ
ットが可変であり設定可能であるためベースアドレス設
定データ２２を＄01200000としてベースアドレスレジス
タ１４に設定する。ベースアドレスレジスタ１４の出力
＄01200000は、ビットAND１５においてビットインバー
タ１２の出力＄FFE00000とアンドされ、＄01200000とい
うデータになる。
ットが可変であり設定可能であるためベースアドレス設
定データ２２を＄01200000としてベースアドレスレジス
タ１４に設定する。ベースアドレスレジスタ１４の出力
＄01200000は、ビットAND１５においてビットインバー
タ１２の出力＄FFE00000とアンドされ、＄01200000とい
うデータになる。
【００３２】アクセスアドレス２３はアドレスデコーダ
１６でビットインバータの出力＄FFE00000とアンドさ
れ、ビットＡＮＤ１５の出力＄01200000の上位１１ビッ
トが比較される。アクセスアドレス２３が＄01200000〜
＄013FFFFFであれば、セレクト線２４が出力され、それ
以外であればセレクト線２４は出力されない。
１６でビットインバータの出力＄FFE00000とアンドさ
れ、ビットＡＮＤ１５の出力＄01200000の上位１１ビッ
トが比較される。アクセスアドレス２３が＄01200000〜
＄013FFFFFであれば、セレクト線２４が出力され、それ
以外であればセレクト線２４は出力されない。
【００３３】図３はＰＣＩバスシステムに適用した本発
明の一実施例を示す図であり、スレーブＰＣＩブリッジ
１ １０，ＰＣＩバス２０，スレーブＰＣＩブリッジ２
３０，ＭＰＵ４０，主記憶５０，ホストＰＣＩブリッジ
６０，デバイスコントローラ１ ７０，デバイスコント
ローラ２ ８０，サブコントローラＭＰＵ９０，サブコ
ントローラ主記憶１００で構成される。スレーブＰＣＩ
ブリッジ１ １０にはデバイスコントローラ１ ７０，
デバイスコントローラ２ ８０が接続されており、スレ
ーブＰＣＩブリッジ２ ３０にはサブコントローラＭＰ
Ｕ９０，サブコントローラ主記憶１００が接続されてい
る。
明の一実施例を示す図であり、スレーブＰＣＩブリッジ
１ １０，ＰＣＩバス２０，スレーブＰＣＩブリッジ２
３０，ＭＰＵ４０，主記憶５０，ホストＰＣＩブリッジ
６０，デバイスコントローラ１ ７０，デバイスコント
ローラ２ ８０，サブコントローラＭＰＵ９０，サブコ
ントローラ主記憶１００で構成される。スレーブＰＣＩ
ブリッジ１ １０にはデバイスコントローラ１ ７０，
デバイスコントローラ２ ８０が接続されており、スレ
ーブＰＣＩブリッジ２ ３０にはサブコントローラＭＰ
Ｕ９０，サブコントローラ主記憶１００が接続されてい
る。
【００３４】本発明を適用することにより、スレーブＰ
ＣＩブリッジ１ １０，スレーブＰＣＩブリッジ２ ３
０は同じブリッジデバイスを使用することが可能であ
り、スレーブＰＣＩブリッジ１ １０用、スレーブＰＣ
Ｉブリッジ２ ３０用と別々にブリッジデバイスを開発
する必要はなくなり、占有アドレス空間は接続されるデ
バイスコントローラやサブコントローラ毎に最適にする
ことが可能となる。
ＣＩブリッジ１ １０，スレーブＰＣＩブリッジ２ ３
０は同じブリッジデバイスを使用することが可能であ
り、スレーブＰＣＩブリッジ１ １０用、スレーブＰＣ
Ｉブリッジ２ ３０用と別々にブリッジデバイスを開発
する必要はなくなり、占有アドレス空間は接続されるデ
バイスコントローラやサブコントローラ毎に最適にする
ことが可能となる。
【００３５】また、図５，図６のそれぞれのシステムに
おいても、スレーブＰＣＩブリッジに本発明を適用する
ことにより、ブリッジでバイスの共用化が可能になる。
おいても、スレーブＰＣＩブリッジに本発明を適用する
ことにより、ブリッジでバイスの共用化が可能になる。
【００３６】図５はＰＣＩバスにスレーブＰＣＩブリッ
ジが接続され、スレーブＰＣＩブリッジにはＣＰＵとメ
モリのセットがセットＡ，セットＢ，セットＣとして３
セットが接続されている。スレーブＰＣＩブリッジには
図１に示すブリッジデバイスの内部のベースアドレスレ
ジスタを用いている。
ジが接続され、スレーブＰＣＩブリッジにはＣＰＵとメ
モリのセットがセットＡ，セットＢ，セットＣとして３
セットが接続されている。スレーブＰＣＩブリッジには
図１に示すブリッジデバイスの内部のベースアドレスレ
ジスタを用いている。
【００３７】スレーブＰＣＩブリッジはＣＰＵとメモリ
のセットを３セット接続するために、ベースアドレスレ
ジスタの構成を、スレーブＰＣＩブリッジの占有アドレ
ス空間が１キロバイトであるためベースアドレスレジス
タ１のビット０からビット９までを０固定としビット１
０からビット３１までを１または０の可変とする。
のセットを３セット接続するために、ベースアドレスレ
ジスタの構成を、スレーブＰＣＩブリッジの占有アドレ
ス空間が１キロバイトであるためベースアドレスレジス
タ１のビット０からビット９までを０固定としビット１
０からビット３１までを１または０の可変とする。
【００３８】ベースアドレスレジスタ２，ベースアドレ
スレジスタ３，ベースアドレスレジスタ４は、図１で示
したように占有アドレス空間の設定が可能である。ＣＰ
ＵとメモリのセットＡの占有アドレス空間が２メガバイ
トであるため、占有アドレス空間設定レジスタに＄001F
FFFFを設定しベースアドレスレジスタ２のビット０から
ビット２０までを０固定としビット２１からビット３１
までを１または０の可変とする。
スレジスタ３，ベースアドレスレジスタ４は、図１で示
したように占有アドレス空間の設定が可能である。ＣＰ
ＵとメモリのセットＡの占有アドレス空間が２メガバイ
トであるため、占有アドレス空間設定レジスタに＄001F
FFFFを設定しベースアドレスレジスタ２のビット０から
ビット２０までを０固定としビット２１からビット３１
までを１または０の可変とする。
【００３９】同様にＣＰＵとメモリのセットＢの占有ア
ドレス空間が２メガバイトであるため、占有アドレス空
間設定レジスタに＄001FFFFFを設定しベースアドレスレ
ジスタ２のビット０からビット２０までを０固定としビ
ット２１からビット３１までを１または０の可変とす
る。
ドレス空間が２メガバイトであるため、占有アドレス空
間設定レジスタに＄001FFFFFを設定しベースアドレスレ
ジスタ２のビット０からビット２０までを０固定としビ
ット２１からビット３１までを１または０の可変とす
る。
【００４０】ＣＰＵとメモリのセットＣの占有アドレス
空間が２メガバイトであるため、占有アドレス空間設定
レジスタに＄001FFFFFを設定しベースアドレスレジスタ
２のビット０からビット２０までを０固定としビット２
１からビット３１までを１また０の可変とする。
空間が２メガバイトであるため、占有アドレス空間設定
レジスタに＄001FFFFFを設定しベースアドレスレジスタ
２のビット０からビット２０までを０固定としビット２
１からビット３１までを１また０の可変とする。
【００４１】図６は図５に使用したスレーブＰＣＩブリ
ッジを用い、ＰＣＩバスにスレーブＰＣＩブリッジが接
続され、スレーブＰＣＩブリッジにはデバイスコントロ
ーラＡ，デバイスコントローラＢ，デバイスコントロー
ラＣが接続されている。
ッジを用い、ＰＣＩバスにスレーブＰＣＩブリッジが接
続され、スレーブＰＣＩブリッジにはデバイスコントロ
ーラＡ，デバイスコントローラＢ，デバイスコントロー
ラＣが接続されている。
【００４２】デバイスコントローラＡの占有アドレス空
間が４キロバイトであるため、占有アドレス空間設定レ
ジスタに＄00000FFFを設定しベースアドレスレジスタ２
のビット０からビット１１までを０固定としビット１２
からビット３１までを１または０の可変とする。
間が４キロバイトであるため、占有アドレス空間設定レ
ジスタに＄00000FFFを設定しベースアドレスレジスタ２
のビット０からビット１１までを０固定としビット１２
からビット３１までを１または０の可変とする。
【００４３】同様にデバイスコントローラＢの占有アド
レス空間が４キロバイトであるため、占有アドレス空間
設定レジスタに＄00000FFFを設定しベースアドレスレジ
スタ２のビット０からビット１１までを０固定としビッ
ト１２からビット３１までを１または０の可変とする。
レス空間が４キロバイトであるため、占有アドレス空間
設定レジスタに＄00000FFFを設定しベースアドレスレジ
スタ２のビット０からビット１１までを０固定としビッ
ト１２からビット３１までを１または０の可変とする。
【００４４】デバイスコントローラＣの占有アドレス空
間が４キロバイトであるため、占有アドレス空間設定レ
ジスタに＄00000FFFを設定しベースアドレスレジスタ２
のビット０からビット１１までを０固定としビット１２
からビット３１までを１または０の可変とする。
間が４キロバイトであるため、占有アドレス空間設定レ
ジスタに＄00000FFFを設定しベースアドレスレジスタ２
のビット０からビット１１までを０固定としビット１２
からビット３１までを１または０の可変とする。
【００４５】このように本発明を適用することにより、
図５に示す構成と図６に示す構成において同一のブリッ
ジデバイスを使用することが可能となる。
図５に示す構成と図６に示す構成において同一のブリッ
ジデバイスを使用することが可能となる。
【００４６】図４は本発明を組込んだシステムにおいて
本発明を有効にするための手順を示したものである。ま
ず、リセット直後のコンフィギュレーションサイクルに
おいてブリッジデバイス自身のアドレス割り付けを決定
するためにベースアドレスレジスタ１の設定を行う。ブ
リッジデバイス内に持つ占有アドレス空間設定レジスタ
にベースアドレスレジスタ２の占有アドレス空間を設定
する。最後にコンフィギュレーションサイクルにおいて
ベースアドレスレジスタ２のアドレス空間を設定する。
本発明を有効にするための手順を示したものである。ま
ず、リセット直後のコンフィギュレーションサイクルに
おいてブリッジデバイス自身のアドレス割り付けを決定
するためにベースアドレスレジスタ１の設定を行う。ブ
リッジデバイス内に持つ占有アドレス空間設定レジスタ
にベースアドレスレジスタ２の占有アドレス空間を設定
する。最後にコンフィギュレーションサイクルにおいて
ベースアドレスレジスタ２のアドレス空間を設定する。
【００４７】図７は、図５，図６におけるベースアドレ
スレジスタの構成を示した図である。２メガバイトのア
ドレス空間を占有する場合はビット０からビット２０ま
でが０固定となり、ビット２１からビット３１までが１
または０の可変となる。４キロバイトのアドレス空間を
占有する場合はビット０からビット１１までが０固定と
なり、ビット１２からビット３１までが１また０の可変
となる。このように図１に示す占有アドレス空間設定レ
ジスタの設定値により、０固定の範囲を変え、占有アド
レス空間をブリッジデバイスに接続されるデバイスによ
って変えることを可能とする。
スレジスタの構成を示した図である。２メガバイトのア
ドレス空間を占有する場合はビット０からビット２０ま
でが０固定となり、ビット２１からビット３１までが１
または０の可変となる。４キロバイトのアドレス空間を
占有する場合はビット０からビット１１までが０固定と
なり、ビット１２からビット３１までが１また０の可変
となる。このように図１に示す占有アドレス空間設定レ
ジスタの設定値により、０固定の範囲を変え、占有アド
レス空間をブリッジデバイスに接続されるデバイスによ
って変えることを可能とする。
【００４８】
【発明の効果】本発明によれば、ブリッジデバイスを用
いたシステムにおいて、ブリッジデバイス内に占有アド
レス空間設定レジスタを設け、リセット直後のコンフィ
ギュレーションサイクルにおいてはじめにブリッジデバ
イス自身のアドレス割り付けを決定するために第１のア
ドレスレジスタの設定を行い、次にブリッジデバイス内
に持つ前記占有アドレス空間設定レジスタに第２のアド
レスレジスタの占有アドレス空間を設定するという手順
をとることにより、占有アドレス空間を接続するデバイ
スコントローラまたは、サブコントローラが必要とする
占有アドレス空間に最適化することが可能となり、同一
のブリッジデバイスを異なるシステムに適用することが
可能となる。
いたシステムにおいて、ブリッジデバイス内に占有アド
レス空間設定レジスタを設け、リセット直後のコンフィ
ギュレーションサイクルにおいてはじめにブリッジデバ
イス自身のアドレス割り付けを決定するために第１のア
ドレスレジスタの設定を行い、次にブリッジデバイス内
に持つ前記占有アドレス空間設定レジスタに第２のアド
レスレジスタの占有アドレス空間を設定するという手順
をとることにより、占有アドレス空間を接続するデバイ
スコントローラまたは、サブコントローラが必要とする
占有アドレス空間に最適化することが可能となり、同一
のブリッジデバイスを異なるシステムに適用することが
可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例であるブリッジデバイスを示
す図。
す図。
【図２】従来例のブリッジデバイスを示す図。
【図３】本発明の一実施例であるＰＣＩバスシステムを
示す図。
示す図。
【図４】本発明の一実施例であるブリッジデバイスをシ
ステム組込んだ例を示す図。
ステム組込んだ例を示す図。
【図５】従来のＰＣＩブリッジを適用したシステム構成
例を示す図。
例を示す図。
【図６】従来のＰＣＩブリッジを適用したシステム構成
例を示す図。
例を示す図。
【図７】本発明の一実施例であるベースアドレスレジス
タの構成を示す図。
タの構成を示す図。
【図８】従来のＰＣＩブリッジを適用したシステム構成
例を示す図。
例を示す図。
１０…スレーブＰＣＩブリッジ、１１…占有アドレス空
間設定レジスタ、１２…ビットインバータ、１３…ビッ
トＡＮＤ、１４…ベースアドレスレジスタ、１５…ビッ
トＡＮＤ、１６…アドレスデコーダ、２０…ＰＣＩバ
ス、２１…占有アドレス空間設定データ、２２…ベース
アドレス設定データ、２３…アクセスアドレス、２４…
セレクト線、３０…スレーブＰＣＩブリッジ２、４０…
ＭＰＵ、５０…主記憶、６０…ホストＰＣＩブリッジ、
７０…デバイスコントローラ１、８０…デバイスコント
ローラ２、９０…サブコントローラＭＰＵ、１００…サ
ブコントローラ主記憶。
間設定レジスタ、１２…ビットインバータ、１３…ビッ
トＡＮＤ、１４…ベースアドレスレジスタ、１５…ビッ
トＡＮＤ、１６…アドレスデコーダ、２０…ＰＣＩバ
ス、２１…占有アドレス空間設定データ、２２…ベース
アドレス設定データ、２３…アクセスアドレス、２４…
セレクト線、３０…スレーブＰＣＩブリッジ２、４０…
ＭＰＵ、５０…主記憶、６０…ホストＰＣＩブリッジ、
７０…デバイスコントローラ１、８０…デバイスコント
ローラ２、９０…サブコントローラＭＰＵ、１００…サ
ブコントローラ主記憶。
Claims (5)
- 【請求項１】ＭＰＵと、主記憶を有し、周辺機器を制御
するデバイスコントローラ、または、ＭＰＵと主記憶を
備えた特定機能の制御に専用のサブコントローラを、リ
セット直後のコンフィギュレーションサイクルにおいて
前記デバイスコントローラ、または、サブコントローラ
におけるアドレス空間割り付けを実施する汎用バスを介
し、前記ＭＰＵと前記汎用バスを接続することを目的と
したホストブリッジ、前記デバイスコントローラ、また
は、サブコントローラと前記汎用バスを接続することを
目的とし、自分自身のアドレス割り付け決定する第１の
アドレスレジスタと自分自身につながる前記デバイスコ
ントローラ、または、サブコントローラのアドレス割り
付け決定する第２のアドレスレジスタを持つスレーブブ
リッジにより結合する情報制御装置であって、前記スレ
ーブブリッジ内に前記第２のアドレスレジスタの占有ア
ドレス空間を決定するための占有アドレス空間設定レジ
スタを備え、リセット直後のコンフィギュレーションサ
イクルにおいてはじめにスレーブブリッジ自身のアドレ
ス割り付けを決定するために前記第１のアドレスレジス
タの設定を行い、次にスレーブブリッジ内に持つ前記占
有アドレス空間設定レジスタに前記第２のアドレスレジ
スタの占有アドレス空間を設定するという手順をとるこ
とにより、占有アドレス空間を接続するデバイスコント
ローラ、または、サブコントローラが必要とする占有ア
ドレス空間に最適化することが可能とすることを特徴と
するブリッジデバイス。 - 【請求項２】上記請求項１におけるスレーブブリッジに
おいて、自分自身につながる前記デバイスコントロー
ラ、または、サブコントローラのアドレス割り付け決定
するアドレスレジスタを複数個持ち、前記複数個のアド
レスレジスタのそれぞれに対応した、占有アドレス空間
を決定するための占有アドレス空間設定レジスタを複数
個備え、リセット直後のコンフィギュレーションサイク
ルにおいてはじめにスレーブブリッジ自身のアドレス割
り付けを決定するために前記第１のアドレスレジスタの
設定を行い、次にスレーブブリッジ内に持つ前記占有ア
ドレス空間設定レジスタに前記のアドレスレジスタの占
有アドレス空間を複数個分それぞれ個別に設定するとい
う手順をとることにより、占有アドレス空間を接続する
デバイスコントローラ、または、サブコントローラが必
要とする占有アドレス空間に最適化することが可能とす
ることを特徴とするブリッジデバイス。 - 【請求項３】上記請求項１又は請求項２におけるスレー
ブブリッジにおいて、自分自身につながる前記デバイス
コントローラ、または、サブコントローラのアドレス割
り付け決定するアドレスレジスタを有効にするか無効に
するかを設定するアドレスレジスタ設定レジスタを備
え、リセット直後のコンフィギュレーションサイクルに
おいてはじめにスレーブブリッジ自身のアドレス割り付
けを決定するために前記第１のアドレスレジスタの設定
を行い、次にスレーブブリッジ内に持つ前記アドレスレ
ジスタ設定レジスタの設定によりそれぞれのアドレスレ
ジスタの有効無効を設定し、次にスリーブブリッジ内に
持つ前記占有アドレス空間設定レジスタに前記のアドレ
スレジスタの占有アドレス空間を複数個分それぞれ個別
に設定するという手順をとることにより、占有アドレス
空間を接続するデバイスコントローラ、または、サブコ
ントローラが必要とする占有アドレス空間に最適化する
ことが可能とすることを特徴とするブリッジデバイス。 - 【請求項４】上記請求項１の情報制御装置であって、前
記スレーブブリッジ外に前記第２のアドレスレジスタの
占有アドレス空間を決定するための占有アドレス空間設
定レジスタを備え、リセット直後のコンフィギュレーシ
ョンサイクルにおいてはじめてスレーブブリッジ自身の
アドレス割り付けを決定するために前記第１のアドレス
レジスタの設定を行い、次にスレーブブリッジ内に持つ
前記占有アドレス空間設定レジスタに前記第２のアドレ
スレジスタの占有アドレス空間を設定するという手順を
とることにより、占有アドレス空間を接続するデバイス
コントローラ、または、サブコントローラが必要とする
占有アドレス空間に最適化することが可能とすることを
特徴とするブリッジデバイス。 - 【請求項５】上記請求項１の情報制御装置であって、前
記スレーブブリッジ外に前記第２のアドレスレジスタの
占有アドレス空間を決定するためのスイッチを備えるこ
とにより、占有アドレス空間を接続するデバイスコント
ローラ、または、サブコントローラが必要とする占有ア
ドレス空間に最適化することが可能とすることを特徴と
するブリッジデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6811998A JPH11265340A (ja) | 1998-03-18 | 1998-03-18 | ブリッジデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6811998A JPH11265340A (ja) | 1998-03-18 | 1998-03-18 | ブリッジデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265340A true JPH11265340A (ja) | 1999-09-28 |
Family
ID=13364549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6811998A Pending JPH11265340A (ja) | 1998-03-18 | 1998-03-18 | ブリッジデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265340A (ja) |
-
1998
- 1998-03-18 JP JP6811998A patent/JPH11265340A/ja active Pending
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