JPH1126590A - 集積回路とそのパターン設計方法及び設計装置 - Google Patents
集積回路とそのパターン設計方法及び設計装置Info
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- JPH1126590A JPH1126590A JP9181373A JP18137397A JPH1126590A JP H1126590 A JPH1126590 A JP H1126590A JP 9181373 A JP9181373 A JP 9181373A JP 18137397 A JP18137397 A JP 18137397A JP H1126590 A JPH1126590 A JP H1126590A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- power supply
- well
- supply wiring
- pattern
- Prior art date
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Abstract
(57)【要約】
【課題】 チップ面積を増大させずに、寄生バイポーラ
トランジスタに起因する集積回路のラッチアップを防止
する。 【解決手段】 基本セル１１と該基本セル１１へ接続さ
れる配線とによって半導体基板に形成された集積回路
に、基本セル１１へ電源を供給するための電源配線１２
と、該集積回路が有する半導体基板又はウェル１０上の
電源配線１２よりなる領域の内側に形成された基板コン
タクト用拡散領域１７と、該基板コンタクト用拡散領域
１７の内側に形成された均一な大きさを有する複数の基
板コンタクト用スルーホール１８Ａとを備える。
トランジスタに起因する集積回路のラッチアップを防止
する。 【解決手段】 基本セル１１と該基本セル１１へ接続さ
れる配線とによって半導体基板に形成された集積回路
に、基本セル１１へ電源を供給するための電源配線１２
と、該集積回路が有する半導体基板又はウェル１０上の
電源配線１２よりなる領域の内側に形成された基板コン
タクト用拡散領域１７と、該基板コンタクト用拡散領域
１７の内側に形成された均一な大きさを有する複数の基
板コンタクト用スルーホール１８Ａとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
される集積回路とそのパターン設計方法及び設計装置に
関するものである。
される集積回路とそのパターン設計方法及び設計装置に
関するものである。
【０００２】
【従来の技術】近年、ＣＭＯＳ集積回路の製造プロセス
においてパターンの微細化が進展するに伴い、ラッチア
ップが大きな問題となっている。ラッチアップとは、Ｃ
ＭＯＳ集積回路内部にバイポーラ型の寄生トランジスタ
が形成され、該寄生トランジスタがサイリスタ構造にな
ることから、サージ等のトリガによって該サイリスタが
オンして過大な電流が流れ続ける現象をいう。ラッチア
ップ対策の一つとして、ＭＯＳトランジスタのソースで
あって電源電位に接続されるべきソースと半導体基板と
の、又は該ソースと半導体基板に形成されたウェルとの
間における、電位差発生を防止する方法が挙げられる。
においてパターンの微細化が進展するに伴い、ラッチア
ップが大きな問題となっている。ラッチアップとは、Ｃ
ＭＯＳ集積回路内部にバイポーラ型の寄生トランジスタ
が形成され、該寄生トランジスタがサイリスタ構造にな
ることから、サージ等のトリガによって該サイリスタが
オンして過大な電流が流れ続ける現象をいう。ラッチア
ップ対策の一つとして、ＭＯＳトランジスタのソースで
あって電源電位に接続されるべきソースと半導体基板と
の、又は該ソースと半導体基板に形成されたウェルとの
間における、電位差発生を防止する方法が挙げられる。
【０００３】セルベースの設計における従来のラッチア
ップ対策を、図４を参照しながら説明する。図４は、従
来の集積回路を示すパターン図である。図４において、
基本セル１１は、半導体基板又はウェル１０に形成され
たセルである。電源配線１２は、それぞれの基本セル１
１に電源電圧を供給するための配線である。第１の配線
１３は、基本セル同士を接続するための配線である。第
２の配線１４は、必要に応じて用いられる、ポリシリコ
ンよりなる配線である。基本セル内の拡散領域１５は、
基本セル１１内に形成された拡散領域である。基本セル
内のスルーホール１６は、基本セル１１のＭＯＳトラン
ジスタが有するソース及び電源電位に接続されるべきパ
ターンと、半導体基板又はウェル１０とを接続するため
の、基本セル内の拡散領域１５に形成された層間接続手
段である。基本セル内の拡散領域１５とスルーホール１
６とによって、基本セル１１内のソースと半導体基板又
はウェル１０とが接続されるので、該半導体基板又はウ
ェル１０が電源電位に固定される（以下、半導体基板又
はウェル１０を電源電位に固定するための接続を、基板
コンタクトと呼ぶ）。このことにより、ＭＯＳトランジ
スタのソースと半導体基板又はウェル１０との間におけ
る電位差発生を防止できる。
ップ対策を、図４を参照しながら説明する。図４は、従
来の集積回路を示すパターン図である。図４において、
基本セル１１は、半導体基板又はウェル１０に形成され
たセルである。電源配線１２は、それぞれの基本セル１
１に電源電圧を供給するための配線である。第１の配線
１３は、基本セル同士を接続するための配線である。第
２の配線１４は、必要に応じて用いられる、ポリシリコ
ンよりなる配線である。基本セル内の拡散領域１５は、
基本セル１１内に形成された拡散領域である。基本セル
内のスルーホール１６は、基本セル１１のＭＯＳトラン
ジスタが有するソース及び電源電位に接続されるべきパ
ターンと、半導体基板又はウェル１０とを接続するため
の、基本セル内の拡散領域１５に形成された層間接続手
段である。基本セル内の拡散領域１５とスルーホール１
６とによって、基本セル１１内のソースと半導体基板又
はウェル１０とが接続されるので、該半導体基板又はウ
ェル１０が電源電位に固定される（以下、半導体基板又
はウェル１０を電源電位に固定するための接続を、基板
コンタクトと呼ぶ）。このことにより、ＭＯＳトランジ
スタのソースと半導体基板又はウェル１０との間におけ
る電位差発生を防止できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成によれば、パターンの微細化が進展するに伴い
スルーホールの数や大きさが減少するので、一般的に半
導体基板又はウェル１０が電源配線１２よりも高抵抗で
あることからＭＯＳトランジスタのソースと該半導体基
板又はウェル１０との間で電位差が発生しやすくなり、
ラッチアップが発生しやすくなってラッチアップ耐圧が
低下する。一方、対策として基本セル内に基板コンタク
トを追加すれば、チップ面積が増大する。
来の構成によれば、パターンの微細化が進展するに伴い
スルーホールの数や大きさが減少するので、一般的に半
導体基板又はウェル１０が電源配線１２よりも高抵抗で
あることからＭＯＳトランジスタのソースと該半導体基
板又はウェル１０との間で電位差が発生しやすくなり、
ラッチアップが発生しやすくなってラッチアップ耐圧が
低下する。一方、対策として基本セル内に基板コンタク
トを追加すれば、チップ面積が増大する。
【０００５】本発明は、上記従来の問題に鑑み、チップ
面積を増大させずに、ラッチアップを防止できる集積回
路を提供することを目的とする。
面積を増大させずに、ラッチアップを防止できる集積回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を解決するた
めに、本発明は、基本セルと該基本セルへ接続される配
線とにより半導体基板に形成される集積回路を、基本セ
ルへ電源を供給するための電源配線の領域に、半導体基
板又は該半導体基板上に形成されたウェルと該電源配線
とを接続するための、基板コンタクト用拡散領域及び基
板コンタクト用スルーホールを備えた構成とするもので
ある。
めに、本発明は、基本セルと該基本セルへ接続される配
線とにより半導体基板に形成される集積回路を、基本セ
ルへ電源を供給するための電源配線の領域に、半導体基
板又は該半導体基板上に形成されたウェルと該電源配線
とを接続するための、基板コンタクト用拡散領域及び基
板コンタクト用スルーホールを備えた構成とするもので
ある。
【０００７】上記の構成により、電源配線と半導体基板
又はウェルとを確実に接続して、該半導体基板又はウェ
ルが確実に電源電位に固定される。
又はウェルとを確実に接続して、該半導体基板又はウェ
ルが確実に電源電位に固定される。
【０００８】
（第１の実施形態）以下、本発明の第１の実施形態に係
る集積回路とパターン設計装置とを、図面を参照しなが
ら説明する。図１は、本実施形態に係る集積回路のパタ
ーン図である。従来の集積回路と同一の要素には同一の
符号を付して、その説明を省略する。基板コンタクト用
拡散領域１７は、半導体基板又はウェル１０上に電源配
線１２のみが配置された領域よりなる拡散可能領域にお
いて、形成された拡散領域である。基板コンタクト用ス
ルーホール１８Ａは、基板コンタクト用拡散領域１７に
おいて形成された、それぞれ均一な大きさを有するスル
ーホールである。基板コンタクト用拡散領域１７と複数
の基板コンタクト用スルーホール１８Ａとによって、半
導体基板又はウェル１０と電源配線１２とは確実に接続
され、該半導体基板又はウェル１０は確実に電源電位に
固定される。
る集積回路とパターン設計装置とを、図面を参照しなが
ら説明する。図１は、本実施形態に係る集積回路のパタ
ーン図である。従来の集積回路と同一の要素には同一の
符号を付して、その説明を省略する。基板コンタクト用
拡散領域１７は、半導体基板又はウェル１０上に電源配
線１２のみが配置された領域よりなる拡散可能領域にお
いて、形成された拡散領域である。基板コンタクト用ス
ルーホール１８Ａは、基板コンタクト用拡散領域１７に
おいて形成された、それぞれ均一な大きさを有するスル
ーホールである。基板コンタクト用拡散領域１７と複数
の基板コンタクト用スルーホール１８Ａとによって、半
導体基板又はウェル１０と電源配線１２とは確実に接続
され、該半導体基板又はウェル１０は確実に電源電位に
固定される。
【０００９】図２は、本発明の第１の実施形態に係るパ
ターン設計装置の構成を示すブロック図である。図２に
おいて、コンタクトアレイ生成手段２０は、受け取った
デザインルールに基づいてそれぞれ均一なサイズを有す
るスルーホールよりなるコンタクトアレイを生成し、電
源配線内に基板コンタクトが存在しないパターンよりな
る受け取った第１のパターンＰ１に該コンタクトアレイ
を配置し、かつ、コンタクトアレイが配置されたパター
ンよりなる第２のパターンＰ２を供給するためのパター
ン配置手段である。規格算出手段２１は、受け取ったデ
ザインルールに基づいて、基板コンタクト用拡散領域及
びスルーホールに関する規格を算出し、かつ供給するた
めの規格決定手段である。論理演算及びリサイズ手段２
２は、それぞれ受け取った規格と第２のパターンＰ２と
に基づいて、電源配線内に基板コンタクトが存在するパ
ターンよりなる第３のパターンＰ３を生成し、かつ供給
するためのパターン生成手段である。論理演算及びリサ
イズ手段２２は、該規格と第２のパターンＰ２とに基づ
いてパターンに関する論理演算を行ない、得られた拡散
可能領域の大きさを変更、すなわちリサイズして基板コ
ンタクト用拡散領域とスルーホール可能領域とのそれぞ
れのパターンを生成し、かつ該スルーホール可能領域と
第２のパターンＰ２とに基づき論理演算して第３のパタ
ーンＰ３を生成する。コンタクトアレイ生成手段２０と
規格算出手段２１と論理演算及びリサイズ手段２２と
は、併せてパターン設計装置２３を構成する。
ターン設計装置の構成を示すブロック図である。図２に
おいて、コンタクトアレイ生成手段２０は、受け取った
デザインルールに基づいてそれぞれ均一なサイズを有す
るスルーホールよりなるコンタクトアレイを生成し、電
源配線内に基板コンタクトが存在しないパターンよりな
る受け取った第１のパターンＰ１に該コンタクトアレイ
を配置し、かつ、コンタクトアレイが配置されたパター
ンよりなる第２のパターンＰ２を供給するためのパター
ン配置手段である。規格算出手段２１は、受け取ったデ
ザインルールに基づいて、基板コンタクト用拡散領域及
びスルーホールに関する規格を算出し、かつ供給するた
めの規格決定手段である。論理演算及びリサイズ手段２
２は、それぞれ受け取った規格と第２のパターンＰ２と
に基づいて、電源配線内に基板コンタクトが存在するパ
ターンよりなる第３のパターンＰ３を生成し、かつ供給
するためのパターン生成手段である。論理演算及びリサ
イズ手段２２は、該規格と第２のパターンＰ２とに基づ
いてパターンに関する論理演算を行ない、得られた拡散
可能領域の大きさを変更、すなわちリサイズして基板コ
ンタクト用拡散領域とスルーホール可能領域とのそれぞ
れのパターンを生成し、かつ該スルーホール可能領域と
第２のパターンＰ２とに基づき論理演算して第３のパタ
ーンＰ３を生成する。コンタクトアレイ生成手段２０と
規格算出手段２１と論理演算及びリサイズ手段２２と
は、併せてパターン設計装置２３を構成する。
【００１０】図２のパターン設計装置の動作を、図１を
参照して説明する。コンタクトアレイ生成手段２０は、
集積回路のチップサイズを計測し、該チップサイズの中
に配置可能なコンタクトアレイの配列をデザインルール
に従って算出し、かつ、該配列を第１のパターンＰ１へ
配置して第２のパターンＰ２を生成する。規格算出手段
２１は、デザインルールに基づいて、電源配線１２の外
縁から基板コンタクト用拡散領域１７までと基板コンタ
クト用スルーホール１８Ａまでとのそれぞれの間隔につ
いて、規格となるリサイズ値を決定する。また、規格算
出手段２１は、デザインルールで定められたパターン最
小幅の規定値に所定の係数を乗じた値を算出して、チェ
ック用規格を決定する。
参照して説明する。コンタクトアレイ生成手段２０は、
集積回路のチップサイズを計測し、該チップサイズの中
に配置可能なコンタクトアレイの配列をデザインルール
に従って算出し、かつ、該配列を第１のパターンＰ１へ
配置して第２のパターンＰ２を生成する。規格算出手段
２１は、デザインルールに基づいて、電源配線１２の外
縁から基板コンタクト用拡散領域１７までと基板コンタ
クト用スルーホール１８Ａまでとのそれぞれの間隔につ
いて、規格となるリサイズ値を決定する。また、規格算
出手段２１は、デザインルールで定められたパターン最
小幅の規定値に所定の係数を乗じた値を算出して、チェ
ック用規格を決定する。
【００１１】論理演算及びリサイズ手段２２は、次のよ
うに動作する。まず、第２のパターンＰ２が有する電源
配線のパターンから、基板コンタクトを形成できない領
域である第２の配線１４を除外したパターン、すなわち
拡散可能領域を演算によって生成する。例えば、半導体
基板又はウェル１０と電源配線１２とをそれぞれ表わす
データの論理積をとり、更に該論理積によって得られた
データと第２の配線１４を表わすデータの反転データと
の論理積をとる演算によって、該拡散可能領域を表わす
データを生成する。次に、リサイズ値と該生成されたデ
ータとに基づいて、該拡散可能領域の外縁からそれぞれ
のリサイズ値だけ内側へ配置するように、基板コンタク
ト用拡散領域１７とスルーホール可能領域とのデータを
それぞれ生成する。基板コンタクト用拡散領域１７より
もスルーホール可能領域の方が内側になるように、各リ
サイズ値が予め決定されている。次に、該生成されたス
ルーホール可能領域と第２のパターンＰ２が有するコン
タクトアレイとをそれぞれ表わすデータの論理積をと
り、基板コンタクト用スルーホール１８Ａのデータを生
成する。また、チェック用規格に満たない微小パターン
を、パターンの除去、縮小又は拡大を行なうことによっ
て修正する。また、電源電位のレベル（ＶＤＤ，ＶＳ
Ｓ）とウェルの導電型（Ｐ型，Ｎ型）とに対応してＮ型
拡散領域とＰ型拡散領域を区別して出力する必要があ
る。したがって、該レベルを区別した電源配線のパター
ンを表わすデータと、導電型を区別したウェルのパター
ンを表わすデータとに基づいて、拡散領域の導電型を区
別して生成する。以上の動作によって、論理演算及びリ
サイズ手段２２は、電源配線内に基板コンタクトが存在
するパターンよりなる第３のパターンＰ３を生成し、か
つ供給する。
うに動作する。まず、第２のパターンＰ２が有する電源
配線のパターンから、基板コンタクトを形成できない領
域である第２の配線１４を除外したパターン、すなわち
拡散可能領域を演算によって生成する。例えば、半導体
基板又はウェル１０と電源配線１２とをそれぞれ表わす
データの論理積をとり、更に該論理積によって得られた
データと第２の配線１４を表わすデータの反転データと
の論理積をとる演算によって、該拡散可能領域を表わす
データを生成する。次に、リサイズ値と該生成されたデ
ータとに基づいて、該拡散可能領域の外縁からそれぞれ
のリサイズ値だけ内側へ配置するように、基板コンタク
ト用拡散領域１７とスルーホール可能領域とのデータを
それぞれ生成する。基板コンタクト用拡散領域１７より
もスルーホール可能領域の方が内側になるように、各リ
サイズ値が予め決定されている。次に、該生成されたス
ルーホール可能領域と第２のパターンＰ２が有するコン
タクトアレイとをそれぞれ表わすデータの論理積をと
り、基板コンタクト用スルーホール１８Ａのデータを生
成する。また、チェック用規格に満たない微小パターン
を、パターンの除去、縮小又は拡大を行なうことによっ
て修正する。また、電源電位のレベル（ＶＤＤ，ＶＳ
Ｓ）とウェルの導電型（Ｐ型，Ｎ型）とに対応してＮ型
拡散領域とＰ型拡散領域を区別して出力する必要があ
る。したがって、該レベルを区別した電源配線のパター
ンを表わすデータと、導電型を区別したウェルのパター
ンを表わすデータとに基づいて、拡散領域の導電型を区
別して生成する。以上の動作によって、論理演算及びリ
サイズ手段２２は、電源配線内に基板コンタクトが存在
するパターンよりなる第３のパターンＰ３を生成し、か
つ供給する。
【００１２】以上説明したように、本実施形態によれ
ば、電源配線１２内に形成された基板コンタクト用拡散
領域１７と複数の基板コンタクト用スルーホール１８Ａ
とによって、半導体基板又はウェル１０と電源配線１２
とは確実に接続され、該半導体基板又はウェル１０は確
実に電源電位に固定される。また、基板コンタクトの個
数が増加することによって電源配線１２の電流容量が増
大するので、ノイズ放射が減少して、かつ外部から侵入
するノイズに起因する誤動作が減少する。また、基板コ
ンタクト用スルーホール１８Ａはそれぞれ均一なサイズ
を有するスルーホールから構成されるので、製造工程に
おいて制御性がよくばらつきが少ないスルーホールを形
成できる。
ば、電源配線１２内に形成された基板コンタクト用拡散
領域１７と複数の基板コンタクト用スルーホール１８Ａ
とによって、半導体基板又はウェル１０と電源配線１２
とは確実に接続され、該半導体基板又はウェル１０は確
実に電源電位に固定される。また、基板コンタクトの個
数が増加することによって電源配線１２の電流容量が増
大するので、ノイズ放射が減少して、かつ外部から侵入
するノイズに起因する誤動作が減少する。また、基板コ
ンタクト用スルーホール１８Ａはそれぞれ均一なサイズ
を有するスルーホールから構成されるので、製造工程に
おいて制御性がよくばらつきが少ないスルーホールを形
成できる。
【００１３】なお、本実施形態においては、それぞれ均
一なサイズを有するスルーホールによってコンタクトア
レイを構成したが、これに加えて各スルーホールを等ピ
ッチ（等中心間距離）にしてコンタクトアレイを構成し
てもよい。
一なサイズを有するスルーホールによってコンタクトア
レイを構成したが、これに加えて各スルーホールを等ピ
ッチ（等中心間距離）にしてコンタクトアレイを構成し
てもよい。
【００１４】（第２の実施形態）以下、本発明の第２の
実施形態に係る集積回路とパターン設計装置とを、図面
を参照しながら説明する。図３は、本実施形態に係る集
積回路のパターン図である。第１の実施形態に係る集積
回路と同一の要素には同一の符号を付して、その説明を
省略する。基板コンタクト用スルーホール１８Ｂは、基
板コンタクト用拡散領域１７において形成された単一の
スルーホールである。基板コンタクト用拡散領域１７と
基板コンタクト用スルーホール１８Ｂとによって、半導
体基板又はウェル１０と電源配線１２とは確実に接続さ
れ、該半導体基板又はウェル１０は確実に電源電位に固
定される。
実施形態に係る集積回路とパターン設計装置とを、図面
を参照しながら説明する。図３は、本実施形態に係る集
積回路のパターン図である。第１の実施形態に係る集積
回路と同一の要素には同一の符号を付して、その説明を
省略する。基板コンタクト用スルーホール１８Ｂは、基
板コンタクト用拡散領域１７において形成された単一の
スルーホールである。基板コンタクト用拡散領域１７と
基板コンタクト用スルーホール１８Ｂとによって、半導
体基板又はウェル１０と電源配線１２とは確実に接続さ
れ、該半導体基板又はウェル１０は確実に電源電位に固
定される。
【００１５】本実施形態に係るパターン設計装置は、図
２のパターン設計装置に対して、コンタクトアレイ生成
手段２０を省略し、かつ、論理演算及びリサイズ手段２
２においてスルーホール可能領域をそのまま１個の基板
コンタクト用スルーホール１８Ｂにすることによって実
現できる。
２のパターン設計装置に対して、コンタクトアレイ生成
手段２０を省略し、かつ、論理演算及びリサイズ手段２
２においてスルーホール可能領域をそのまま１個の基板
コンタクト用スルーホール１８Ｂにすることによって実
現できる。
【００１６】以上説明したように、本実施形態によれ
ば、電源配線１２内に形成された基板コンタクト用拡散
領域１７と面積が大きい１個の基板コンタクト用スルー
ホール１８Ｂとによって、半導体基板又はウェル１０と
電源配線１２とは確実に接続され、該半導体基板又はウ
ェル１０は確実に電源電位に固定される。また、基板コ
ンタクトの面積が増加することによって電源配線１２の
電流容量が増大するので、ノイズ放射が減少して、かつ
外部から侵入するノイズに起因する誤動作が減少する。
ば、電源配線１２内に形成された基板コンタクト用拡散
領域１７と面積が大きい１個の基板コンタクト用スルー
ホール１８Ｂとによって、半導体基板又はウェル１０と
電源配線１２とは確実に接続され、該半導体基板又はウ
ェル１０は確実に電源電位に固定される。また、基板コ
ンタクトの面積が増加することによって電源配線１２の
電流容量が増大するので、ノイズ放射が減少して、かつ
外部から侵入するノイズに起因する誤動作が減少する。
【００１７】
【発明の効果】本発明によれば、それぞれ電源配線の領
域に形成した、基板コンタクト用拡散領域と複数又は面
積が大きい単一の基板コンタクト用スルーホールとによ
って、半導体基板又はウェルを確実に電源電位に固定す
る。このことにより、チップ面積を増大させずに、寄生
バイポーラトランジスタに起因するラッチアップを防止
できる。
域に形成した、基板コンタクト用拡散領域と複数又は面
積が大きい単一の基板コンタクト用スルーホールとによ
って、半導体基板又はウェルを確実に電源電位に固定す
る。このことにより、チップ面積を増大させずに、寄生
バイポーラトランジスタに起因するラッチアップを防止
できる。
【図１】本発明の第１の実施形態に係る集積回路のパタ
ーン図である。
ーン図である。
【図２】本発明の第１の実施形態に係るパターン設計装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図３】本発明の第２の実施形態に係る集積回路のパタ
ーン図である。
ーン図である。
【図４】従来の集積回路のパターン図である。
【符号の説明】 １０ 半導体基板又はウェル １１ 基本セル １２ 電源配線 １３ 第１の配線 １４ 第２の配線 １５ 基本セル内の拡散領域 １６ 基本セル内のスルーホール １７ 基板コンタクト用拡散領域 １８Ａ，１８Ｂ 基板コンタクト用スルーホール
Claims (6)
- 【請求項１】 基本セルと該基本セルへ接続される配線
とによって半導体基板に形成された集積回路であって、 前記基本セルへ電源を供給するための電源配線と、 前記半導体基板と前記電源配線とを、又は該半導体基板
上に形成されたウェルと前記電源配線とを接続するため
の、拡散領域及び該拡散領域における均一な大きさを有
する複数のスルーホールとを備えたことを特徴とする集
積回路。 - 【請求項２】 半導体基板に形成される集積回路のパタ
ーン設計方法であって、 各々均一な大きさを有するスルーホールよりなるコンタ
クトアレイを表わすデータを予め生成するコンタクトア
レイ生成工程と、 前記半導体基板上に形成されるべきウェルと該半導体基
板上又はウェル上に形成されるべき電源配線とを各々表
わすデータに基づいて該半導体基板と電源配線とを各々
表わすデータの論理積又は該ウェルと電源配線とを各々
表わすデータの論理積を生成し、該論理積によって表わ
された拡散可能領域の内部に、前記半導体基板又はウェ
ルと前記電源配線とを接続するための基板コンタクト用
拡散領域及び基板コンタクト用スルーホールを各々表わ
すデータを、該拡散可能領域の外縁から各々所定の間隔
をおいて生成し、かつ、前記コンタクトアレイと基板コ
ンタクト用スルーホールとを各々表わすデータの論理積
を生成する論理演算及びリサイズ工程と、 デザインルールに基づいて予め前記間隔の規格を算出す
る規格算出工程とを備えたことを特徴とするパターン設
計方法。 - 【請求項３】 半導体基板に形成される集積回路のパタ
ーンを設計するためのパターン設計装置であって、 各々均一な大きさを有するスルーホールよりなるコンタ
クトアレイを表わすデータを予め生成するためのコンタ
クトアレイ生成手段と、 前記半導体基板上に形成されるべきウェルと該半導体基
板上又はウェル上に形成されるべき電源配線とを各々表
わすデータに基づいて該半導体基板と電源配線とを各々
表わすデータの論理積又は該ウェルと電源配線とを各々
表わすデータの論理積を生成し、該論理積によって表わ
された拡散可能領域の内部に、前記半導体基板又はウェ
ルと前記電源配線とを接続するための基板コンタクト用
拡散領域及び基板コンタクト用スルーホールを各々表わ
すデータを、該拡散可能領域の外縁から各々所定の間隔
をおいて生成し、かつ、前記コンタクトアレイと基板コ
ンタクト用スルーホールとを各々表わすデータの論理積
を生成するための論理演算及びリサイズ手段と、 受け取ったデザインルールに基づいて予め前記間隔の規
格を算出するための規格算出手段とを備えたことを特徴
とするパターン設計装置。 - 【請求項４】 基本セルと該基本セルへ接続される配線
とによって半導体基板に形成された集積回路であって、 前記基本セルへ電源を供給するための電源配線と、 前記半導体基板と前記電源配線とを、又は該半導体基板
上に形成されたウェルと前記電源配線とを接続するため
の、拡散領域及び該拡散領域における単一のスルーホー
ルとを備えたことを特徴とする集積回路。 - 【請求項５】 半導体基板に形成される集積回路のパタ
ーン設計方法であって、 前記半導体基板上に形成されるべきウェルと該半導体基
板上又はウェル上に形成されるべき電源配線とを各々表
わすデータに基づいて該半導体基板と電源配線とを各々
表わすデータの論理積又は該ウェルと電源配線とを各々
表わすデータの論理積を生成し、かつ、該論理積によっ
て表わされた拡散可能領域の内部に、前記半導体基板又
はウェルと前記電源配線とを接続するための基板コンタ
クト用拡散領域及び基板コンタクト用スルーホールを各
々表わすデータを、該拡散可能領域の外縁から各々所定
の間隔をおいて生成する論理演算及びリサイズ工程と、 デザインルールに基づいて予め前記間隔の規格を算出す
る規格算出工程とを備えたことを特徴とするパターン設
計方法。 - 【請求項６】 半導体基板に形成される集積回路のパタ
ーンを設計するためのパターン設計装置であって、 前記半導体基板上に形成されるべきウェルと該半導体基
板上又はウェル上に形成されるべき電源配線とを各々表
わすデータに基づいて該半導体基板と電源配線とを各々
表わすデータの論理積又は該ウェルと電源配線とを各々
表わすデータの論理積を生成し、かつ、該論理積によっ
て表わされた拡散可能領域の内部に、前記半導体基板又
はウェルと前記電源配線とを接続するための基板コンタ
クト用拡散領域及び基板コンタクト用スルーホールを各
々表わすデータを、該拡散可能領域の外縁から各々所定
の間隔をおいて生成するための論理演算及びリサイズ手
段と、 受け取ったデザインルールに基づいて予め前記間隔の規
格を算出するための規格算出手段とを備えたことを特徴
とするパターン設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181373A JPH1126590A (ja) | 1997-07-07 | 1997-07-07 | 集積回路とそのパターン設計方法及び設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181373A JPH1126590A (ja) | 1997-07-07 | 1997-07-07 | 集積回路とそのパターン設計方法及び設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126590A true JPH1126590A (ja) | 1999-01-29 |
Family
ID=16099603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181373A Pending JPH1126590A (ja) | 1997-07-07 | 1997-07-07 | 集積回路とそのパターン設計方法及び設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126590A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434730B1 (en) | 1999-01-19 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Pattern forming method |
| KR100575861B1 (ko) * | 1999-06-28 | 2006-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 정전기 방지 구조 |
| US9142611B2 (en) | 2012-03-08 | 2015-09-22 | Socionext Inc. | Semiconductor integrated circuit device |
-
1997
- 1997-07-07 JP JP9181373A patent/JPH1126590A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434730B1 (en) | 1999-01-19 | 2002-08-13 | Matsushita Electric Industrial Co., Ltd. | Pattern forming method |
| KR100575861B1 (ko) * | 1999-06-28 | 2006-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 정전기 방지 구조 |
| US9142611B2 (en) | 2012-03-08 | 2015-09-22 | Socionext Inc. | Semiconductor integrated circuit device |
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