JPH11265989A - 高誘電体キャパシター及びその製造方法 - Google Patents
高誘電体キャパシター及びその製造方法Info
- Publication number
- JPH11265989A JPH11265989A JP10347559A JP34755998A JPH11265989A JP H11265989 A JPH11265989 A JP H11265989A JP 10347559 A JP10347559 A JP 10347559A JP 34755998 A JP34755998 A JP 34755998A JP H11265989 A JPH11265989 A JP H11265989A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- insulating film
- forming
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
- H10D1/688—Capacitors having no potential barriers having dielectrics comprising perovskite structures comprising barrier layers to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/694—Electrodes comprising noble metals or noble metal oxides
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高誘電体膜形成及び後続熱処理する場合に反
応防止膜の酸化を最小化させる。 【解決手段】 半導体基板１００上に形成された層間絶
縁膜１０２を空け、半導体基板１００と電気的に接続さ
れるようにベリドコンタクトプラグ１０４を形成し、埋
込みコンタクトプラグ１０４と電気的に接続されるよう
に反応防止膜１０６及びキャパシタ下部電極１０８を順
次形成する。次に、反応防止膜１１４の両側壁をエッチ
ングしてキャパシタ下部電極１０８に対してアンダーカ
ットプロファイルを持つように形成する。そして、アン
ダーカットプロファイルを含み、半導体基板１００上に
エッチング選択比が異る第１絶縁膜１１０及び第２絶縁
膜１１２を形成し、これをエッチバックして反応防止膜
１０６の両側壁に反応防止膜スペーサー１１４を形成す
るが、第１絶縁膜１１０を第２絶縁膜１１２のエッチン
グ停止層として使う。
応防止膜の酸化を最小化させる。 【解決手段】 半導体基板１００上に形成された層間絶
縁膜１０２を空け、半導体基板１００と電気的に接続さ
れるようにベリドコンタクトプラグ１０４を形成し、埋
込みコンタクトプラグ１０４と電気的に接続されるよう
に反応防止膜１０６及びキャパシタ下部電極１０８を順
次形成する。次に、反応防止膜１１４の両側壁をエッチ
ングしてキャパシタ下部電極１０８に対してアンダーカ
ットプロファイルを持つように形成する。そして、アン
ダーカットプロファイルを含み、半導体基板１００上に
エッチング選択比が異る第１絶縁膜１１０及び第２絶縁
膜１１２を形成し、これをエッチバックして反応防止膜
１０６の両側壁に反応防止膜スペーサー１１４を形成す
るが、第１絶縁膜１１０を第２絶縁膜１１２のエッチン
グ停止層として使う。
Description
【０００１】
【発明の属する技術分野】本発明は高誘電体キャパシタ
ー（ｈｉｇｈ ｄｉｅｌｅｃｔｒｉｃ ｃａｐａｃｉｔ
ｏｒ）及びそれの製造方法に関するものであり、より詳
しくは反応防止膜（ｒｅａｃｔｉｏｎ ｂａｒｒｉｅｒ
ｌａｙｅｒ）の酸化を最小化させるための反応防止膜
スペーサー（ｓｐａｃｅｒ）を持つ高誘電体キャパシタ
ー及びそれの製造方法に関するものである。
ー（ｈｉｇｈ ｄｉｅｌｅｃｔｒｉｃ ｃａｐａｃｉｔ
ｏｒ）及びそれの製造方法に関するものであり、より詳
しくは反応防止膜（ｒｅａｃｔｉｏｎ ｂａｒｒｉｅｒ
ｌａｙｅｒ）の酸化を最小化させるための反応防止膜
スペーサー（ｓｐａｃｅｒ）を持つ高誘電体キャパシタ
ー及びそれの製造方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置（ｍｅｍｏｒｙ ｄｅ
ｖｉｃｅ）が高集積化されるにより、キャパシターで使
われる面積がますます減少され、既存の酸化膜、膣化
膜、そして、Ｔａ2Ｏ5のようなキャパシター誘電体膜と
しては素子動作に必要なキャパシタンス（ｃａｐａｃｉ
ｔａｎｃｅ）を確保し難かった。
ｖｉｃｅ）が高集積化されるにより、キャパシターで使
われる面積がますます減少され、既存の酸化膜、膣化
膜、そして、Ｔａ2Ｏ5のようなキャパシター誘電体膜と
しては素子動作に必要なキャパシタンス（ｃａｐａｃｉ
ｔａｎｃｅ）を確保し難かった。
【０００３】従って、キャパシタンスを増加させるため
にキャパシター誘電体膜（ｃａｐａｃｉｔｏｒ ｄｉｅ
ｌｅｃｔｒｉｃ ｌａｙｅｒ）の厚さを減少させる薄膜
化作業と共にキャパシター下部電極であるストレージノ
ード（ｓｔｏｒａｇｅ ｎｏｄｅ）をシリンダー（ｃｙ
ｌｉｎｄｅｒ）、ピン（ｆｉｎ）、そして、ＨＳＧ（Ｈ
ｅｍｉーＳｐｈｅｒｉｃａｌ Ｇｒａｉｎ）のような３
次元構造で形成し、キャパシターの有効面積を増加させ
る研究が進行されている。
にキャパシター誘電体膜（ｃａｐａｃｉｔｏｒ ｄｉｅ
ｌｅｃｔｒｉｃ ｌａｙｅｒ）の厚さを減少させる薄膜
化作業と共にキャパシター下部電極であるストレージノ
ード（ｓｔｏｒａｇｅ ｎｏｄｅ）をシリンダー（ｃｙ
ｌｉｎｄｅｒ）、ピン（ｆｉｎ）、そして、ＨＳＧ（Ｈ
ｅｍｉーＳｐｈｅｒｉｃａｌ Ｇｒａｉｎ）のような３
次元構造で形成し、キャパシターの有効面積を増加させ
る研究が進行されている。
【０００４】しかし、１ＧビットＤＲＡＭ以上のメモリ
素子では、３次元化されたストレージノードを形成して
も素子動作に必要なキャパシタンスを得ることが難しく
なっている。
素子では、３次元化されたストレージノードを形成して
も素子動作に必要なキャパシタンスを得ることが難しく
なっている。
【０００５】このような問題を解決するために、キャパ
シター誘電体膜をＢＳＴ、ＰＺＴ、そして、ＰＬＺＴの
ような高誘電率を持つ薄膜に代替する研究が活発に進行
している。
シター誘電体膜をＢＳＴ、ＰＺＴ、そして、ＰＬＺＴの
ような高誘電率を持つ薄膜に代替する研究が活発に進行
している。
【０００６】高誘電体膜を使う場合、既存の誘電体膜に
比べて数十から数百倍の誘電率を持つので、ストリジノ
ードをシリンダー、ピン、そしてＨＳＧのような複雑な
構造を使わなくても素子動作に必要なキャパシタンスが
得られるようになる。
比べて数十から数百倍の誘電率を持つので、ストリジノ
ードをシリンダー、ピン、そしてＨＳＧのような複雑な
構造を使わなくても素子動作に必要なキャパシタンスが
得られるようになる。
【０００７】しかしながら、ＢＳＴ、ＰＺＴ、そしてＰ
ＬＺＴのような物質は、既存の電極物質であるポリシリ
コン膜を電極として用いることが難しいので、新しい電
極物質と電極構造が要求される。
ＬＺＴのような物質は、既存の電極物質であるポリシリ
コン膜を電極として用いることが難しいので、新しい電
極物質と電極構造が要求される。
【０００８】高誘電体膜を半導体素子に適用するための
電極物質としてＰｔ、Ｉｒ、Ｒｕ、ＲｕＯ2 、そしてＩ
ｒＯ2 を使う研究が活発に進行されている。
電極物質としてＰｔ、Ｉｒ、Ｒｕ、ＲｕＯ2 、そしてＩ
ｒＯ2 を使う研究が活発に進行されている。
【０００９】このような電極物質は、シリコン（ｓｉｌ
ｉｃｏｎ）との反応性が大きいので、シリコンから隔離
（ｉｓｏｌａｔｉｏｎ）させるための反応防止膜が必要
である。
ｉｃｏｎ）との反応性が大きいので、シリコンから隔離
（ｉｓｏｌａｔｉｏｎ）させるための反応防止膜が必要
である。
【００１０】しかし、反応防止膜はＢＳＴ等の高誘電体
膜蒸着工程と後続熱処理工程で酸化され、キャパシター
下部電極の電気的短絡（ｓｈｏｒｔ）が発生する。
膜蒸着工程と後続熱処理工程で酸化され、キャパシター
下部電極の電気的短絡（ｓｈｏｒｔ）が発生する。
【００１１】それで、反応防止膜の酸化を防止すること
が、現在高誘電体膜をキャパシター誘電体膜として用い
るキャパシターの開発が一番重要な課題になっている。
が、現在高誘電体膜をキャパシター誘電体膜として用い
るキャパシターの開発が一番重要な課題になっている。
【００１２】図１は、従来の高誘電体キャパシターの構
造を示す断面図である。
造を示す断面図である。
【００１３】図１を参照すると、従来の反応防止膜６の
酸化を防止するための高誘電体キャパシターの構造は、
半導体基板１上に形成された層間絶縁膜（ＩｎｔｅｒＬ
ａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）２と、層間絶縁膜２
を空け、半導体基板１と電気的に接続されるように形成
されたポリシリコン膜で形成された埋め込みコンタクト
プラグ（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ ｐｌｕｇ）４
を含む。
酸化を防止するための高誘電体キャパシターの構造は、
半導体基板１上に形成された層間絶縁膜（ＩｎｔｅｒＬ
ａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）２と、層間絶縁膜２
を空け、半導体基板１と電気的に接続されるように形成
されたポリシリコン膜で形成された埋め込みコンタクト
プラグ（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ ｐｌｕｇ）４
を含む。
【００１４】そして、埋め込みコンタクトプラグ４上に
形成された反応防止膜６と、反応防止膜６上に白金で形
成されたストレージノード電極であるキャパシター下部
電極８を含む。
形成された反応防止膜６と、反応防止膜６上に白金で形
成されたストレージノード電極であるキャパシター下部
電極８を含む。
【００１５】この時、反応防止膜６は、キャパシター下
部電極８の下部にアンダーカットプロファイル（ｕｎｄ
ｅｒｃｕｔ ｐｒｏｆｉｌｅ）を持つように形成され、
その両側壁には、絶縁膜スペーサー９が形成されてい
る。
部電極８の下部にアンダーカットプロファイル（ｕｎｄ
ｅｒｃｕｔ ｐｒｏｆｉｌｅ）を持つように形成され、
その両側壁には、絶縁膜スペーサー９が形成されてい
る。
【００１６】高誘電体キャパシター構造あるいはキャパ
シター下部電極８を含み、層間絶縁間２上に形成された
キャパシター誘電体膜１４及びキャパシター誘電体膜１
４上に形成されたキャパシター上部電極１６を含む。
シター下部電極８を含み、層間絶縁間２上に形成された
キャパシター誘電体膜１４及びキャパシター誘電体膜１
４上に形成されたキャパシター上部電極１６を含む。
【００１７】この時、キャパシター上部電極１６も白金
で形成されている。
で形成されている。
【００１８】上述したような、従来の反応防止膜６の酸
化を防止するための高誘電体キャパシター製造方法を以
下に示す。
化を防止するための高誘電体キャパシター製造方法を以
下に示す。
【００１９】図２から図３までは、従来の反応防止膜６
の酸化を防止するための高誘電体キャパシターの製造方
法を示す断面図であり、図４は、図３をより実際的に示
した図である。
の酸化を防止するための高誘電体キャパシターの製造方
法を示す断面図であり、図４は、図３をより実際的に示
した図である。
【００２０】図２及び図３において、図１の構成要素と
同一の機能を持つ構成要素に対しては、同一の符号を付
す。
同一の機能を持つ構成要素に対しては、同一の符号を付
す。
【００２１】図２を参照すると、半導体基板１上に層間
絶縁膜２を形成し、層間絶縁膜２をエッチングして埋め
込みコンタクホール（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ
ｈｏｌｅ）（図示せず）を形成する。そして、埋め込み
コンタクトホールを、ポリシリコン膜で充填した埋め込
みコンタクプラグ４を形成する。
絶縁膜２を形成し、層間絶縁膜２をエッチングして埋め
込みコンタクホール（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ
ｈｏｌｅ）（図示せず）を形成する。そして、埋め込み
コンタクトホールを、ポリシリコン膜で充填した埋め込
みコンタクプラグ４を形成する。
【００２２】次に、埋め込みコンタクプラグ４上に、電
極物質とポリシリコンとの反応を抑制するための反応防
止膜６とキャパシター下部電極８とを順次形成した後、
反応防止膜６がキャパシター下部電極８に対してアンダ
ーカットプロファイルを持つように反応防止膜６をエッ
チングする。
極物質とポリシリコンとの反応を抑制するための反応防
止膜６とキャパシター下部電極８とを順次形成した後、
反応防止膜６がキャパシター下部電極８に対してアンダ
ーカットプロファイルを持つように反応防止膜６をエッ
チングする。
【００２３】そして、キャパシター下部電極８を含む半
導体基板１全面に、反応防止膜スペーサー形成用絶縁膜
１０を形成する。
導体基板１全面に、反応防止膜スペーサー形成用絶縁膜
１０を形成する。
【００２４】絶縁膜１０としては酸化膜が好適な物質で
あり、アンダーカット部位を満たすようにステップカバ
レージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）がよい物質が良
い。
あり、アンダーカット部位を満たすようにステップカバ
レージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）がよい物質が良
い。
【００２５】このように、耐酸化性が良く、かつ、ステ
ップカバレージが良い物質としては、窒化膜ＳｉＮ及び
高密度のＳｉＯ2等がある。
ップカバレージが良い物質としては、窒化膜ＳｉＮ及び
高密度のＳｉＯ2等がある。
【００２６】しかし、これら物質に対してよいステップ
カバレージを得るためには、高温で蒸着しなければなら
ないが、高温では少量の酸素の存在によっても、反応防
止膜６が酸化されるという問題点が発生する。
カバレージを得るためには、高温で蒸着しなければなら
ないが、高温では少量の酸素の存在によっても、反応防
止膜６が酸化されるという問題点が発生する。
【００２７】一方、低温で蒸着可能なプラズマ方式の窒
化膜ＳｉＮや、酸化膜ＳｉＯ2の場合は、ステップカバ
ーリジが不良で、アンダーカット部位を充填しない。
化膜ＳｉＮや、酸化膜ＳｉＯ2の場合は、ステップカバ
ーリジが不良で、アンダーカット部位を充填しない。
【００２８】低温でもアンダーカットを充填することが
できる物質としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａ
ｓｓ）ないしＦＯＸ（Ｆｌｏｗａｂｌｅ ＯＸｉｄｅ）
等がある。
できる物質としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａ
ｓｓ）ないしＦＯＸ（Ｆｌｏｗａｂｌｅ ＯＸｉｄｅ）
等がある。
【００２９】しかし、このような物質は、図３ないし図
４に示されたように、反応防止膜スペーサー１０ａを形
成するための絶縁膜１０のエッチングにおいて、キャパ
シター下部電極物質である白金と同時にエッチングされ
ながら、いわゆる異常エッチング現象が発生する。従っ
て、層間絶縁膜２上に形成された絶縁膜１０が、不規則
な”柱状（ｐｉｌｌａｒーｓｈａｐｅｄ）模様（符号１
１）”を有するようになる。
４に示されたように、反応防止膜スペーサー１０ａを形
成するための絶縁膜１０のエッチングにおいて、キャパ
シター下部電極物質である白金と同時にエッチングされ
ながら、いわゆる異常エッチング現象が発生する。従っ
て、層間絶縁膜２上に形成された絶縁膜１０が、不規則
な”柱状（ｐｉｌｌａｒーｓｈａｐｅｄ）模様（符号１
１）”を有するようになる。
【００３０】このような場合に、反応防止膜スペーサー
１０ａの厚さの変化が大きく、耐酸化性の再現性がなく
なり、エッチングした後に洗浄する時、キャパシター下
部電極８上に残留する酸化膜を除去する工程で、柱状模
様の絶縁膜１１が離れてパーティクルソース（ｐａｒｔ
ｉｃｌｅ ｓｏｕｒｃｅ）になるという問題点が発生す
る。
１０ａの厚さの変化が大きく、耐酸化性の再現性がなく
なり、エッチングした後に洗浄する時、キャパシター下
部電極８上に残留する酸化膜を除去する工程で、柱状模
様の絶縁膜１１が離れてパーティクルソース（ｐａｒｔ
ｉｃｌｅ ｓｏｕｒｃｅ）になるという問題点が発生す
る。
【００３１】図５ないし図６は、従来の他の実施例によ
る高誘電体キャパシターの製造方法を順次示す断面図で
ある。
る高誘電体キャパシターの製造方法を順次示す断面図で
ある。
【００３２】図５ないし図６において、図２ないし図３
に図示された構成要素と同一な機能を持つ構成要素に対
しては同一の符号を併記し、その説明は省略する。
に図示された構成要素と同一な機能を持つ構成要素に対
しては同一の符号を併記し、その説明は省略する。
【００３３】アンダーカット部位を満たすことができる
絶縁膜として、低温で蒸着でき、ステップカバーリジが
よく、耐酸化性がよい物質ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式で蒸着される
Ａｌ2Ｏ3がある。
絶縁膜として、低温で蒸着でき、ステップカバーリジが
よく、耐酸化性がよい物質ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式で蒸着される
Ａｌ2Ｏ3がある。
【００３４】しかし、Ａｌ2Ｏ3は白金キャパシター下部
電極８とのエッチング選択比（ｓｅｌｅｃｔｉｖｉｔ
ｙ）がよくないので、図５に示されたように、Ａｌ2Ｏ3
膜１２を蒸着した後、エッチバック（ｅｔｃｈ ｂａｃ
ｋ）を遂行しながら、エッチバック工程でキャパシター
下部電極８が同時にエッチングされる。こうして、図６
に示されたように、キャパシター下部電極８の厚さは符
号８ａのように減少し、反応防止膜６だけでなく、キャ
パシター下部電極８の両側一部にＡｌ2Ｏ3スペーサー１
２ａが形成されるので、キャパシター下部電極８の露出
部位が減少されるという問題点が発生する。
電極８とのエッチング選択比（ｓｅｌｅｃｔｉｖｉｔ
ｙ）がよくないので、図５に示されたように、Ａｌ2Ｏ3
膜１２を蒸着した後、エッチバック（ｅｔｃｈ ｂａｃ
ｋ）を遂行しながら、エッチバック工程でキャパシター
下部電極８が同時にエッチングされる。こうして、図６
に示されたように、キャパシター下部電極８の厚さは符
号８ａのように減少し、反応防止膜６だけでなく、キャ
パシター下部電極８の両側一部にＡｌ2Ｏ3スペーサー１
２ａが形成されるので、キャパシター下部電極８の露出
部位が減少されるという問題点が発生する。
【００３５】
【発明が解決しようとする課題】本発明は,上述した諸
般の問題点を解決するために提案されたもので、反応防
止膜の両側壁に選択的にスペーサーを形成し、反応防止
膜の酸化を最小化することができる高誘電体キャパシタ
ー及びその製造方法を提供することにその目的がある。
般の問題点を解決するために提案されたもので、反応防
止膜の両側壁に選択的にスペーサーを形成し、反応防止
膜の酸化を最小化することができる高誘電体キャパシタ
ー及びその製造方法を提供することにその目的がある。
【００３６】本発明の他の目的は、反応防止膜スペーサ
ー形成する時、異常エッチング現象を防止し、白金電極
の消耗を最小化することができる高誘電体キャパシター
及びその製造方法を提供することである。
ー形成する時、異常エッチング現象を防止し、白金電極
の消耗を最小化することができる高誘電体キャパシター
及びその製造方法を提供することである。
【００３７】
【課題を解決するための手段】（構成）上述した目的を
達成するため、本発明による高誘電体キャパシターの製
造方法は、半導体基板上に層間絶縁膜を形成する段階
と、層間絶縁膜を半導体基板の一部が露出されるように
エッチングして埋め込み（ベリド）コンタクホールを形
成する段階と、埋め込み（ベリド）コンタクホールを導
電膜で満たし、埋め込み（ベリド）コンタクプラグを形
成する段階と、埋め込み（ベリド）コンタクプラグ上に
埋め込み（ベリド）コンタクプラグと電気的に接続され
るように第１導電膜と第２導電膜とを順次形成する段階
と、第１導電膜及び第２導電膜をエッチングして各々反
応防止膜及びキャパシター下部電極を形成する段階と、
キャパシター下部電極に対してアンダーカットプロファ
イルを持つように反応防止膜の両側壁をエッチングする
段階と、アンダーカットプロファイルを持つ反応防止膜
の両側壁を含んで、半導体基板上に薄い第１絶縁膜及び
第１絶縁膜より相対的に厚い第２絶縁膜を次第に形成す
る段階及び第１絶縁膜及び第２絶縁膜をキャパシター下
部電極の上部及び両側表面が露出されるようにエッチバ
ックして反応防止膜の両側壁に反応防止膜スペーサーを
形成する段階とを含む。
達成するため、本発明による高誘電体キャパシターの製
造方法は、半導体基板上に層間絶縁膜を形成する段階
と、層間絶縁膜を半導体基板の一部が露出されるように
エッチングして埋め込み（ベリド）コンタクホールを形
成する段階と、埋め込み（ベリド）コンタクホールを導
電膜で満たし、埋め込み（ベリド）コンタクプラグを形
成する段階と、埋め込み（ベリド）コンタクプラグ上に
埋め込み（ベリド）コンタクプラグと電気的に接続され
るように第１導電膜と第２導電膜とを順次形成する段階
と、第１導電膜及び第２導電膜をエッチングして各々反
応防止膜及びキャパシター下部電極を形成する段階と、
キャパシター下部電極に対してアンダーカットプロファ
イルを持つように反応防止膜の両側壁をエッチングする
段階と、アンダーカットプロファイルを持つ反応防止膜
の両側壁を含んで、半導体基板上に薄い第１絶縁膜及び
第１絶縁膜より相対的に厚い第２絶縁膜を次第に形成す
る段階及び第１絶縁膜及び第２絶縁膜をキャパシター下
部電極の上部及び両側表面が露出されるようにエッチバ
ックして反応防止膜の両側壁に反応防止膜スペーサーを
形成する段階とを含む。
【００３８】この方法の好ましい実施の形態において、
キャパシター下部電極物質は、Ｐｔ、Ｒｕ、ＲｕＯ２、
Ｉｒ、ＩｒＯ2、そして、ペロブスカイト構造を持つ酸
化膜のいずれかである。
キャパシター下部電極物質は、Ｐｔ、Ｒｕ、ＲｕＯ２、
Ｉｒ、ＩｒＯ2、そして、ペロブスカイト構造を持つ酸
化膜のいずれかである。
【００３９】この方法の好ましい実施の形態において、
第１絶縁膜物質は、低温蒸着できるし、ステップカバレ
ージがよい物質であるＡｌ2Ｏ3及びＴａ2Ｏ5中、いずれ
かである。
第１絶縁膜物質は、低温蒸着できるし、ステップカバレ
ージがよい物質であるＡｌ2Ｏ3及びＴａ2Ｏ5中、いずれ
かである。
【００４０】この方法の好ましい実施の形態において、
第１絶縁膜の厚さは、１０〜５００オングストロームの
範囲を持つ。
第１絶縁膜の厚さは、１０〜５００オングストロームの
範囲を持つ。
【００４１】この方法の好ましい実施の形態において、
第２絶縁膜物質は、低温絶縁膜、又は高温絶縁膜中のい
ずれかである。
第２絶縁膜物質は、低温絶縁膜、又は高温絶縁膜中のい
ずれかである。
【００４２】この方法の好ましい実施の形態において、
反応防止膜スペーサ形成段階は、第１絶縁膜をエッチン
グ停止層にして、アンダーカットプロファイル部位だけ
に第２絶縁膜が残るように、第２絶縁膜をエッチバック
する段階と、キャパシター下部電極の上部及び両側表面
が露出されるように、第１絶縁膜をエッチバックしてア
ンダーカットプロファイル部位の反応防止膜スペーサー
を完成する段階を含む。
反応防止膜スペーサ形成段階は、第１絶縁膜をエッチン
グ停止層にして、アンダーカットプロファイル部位だけ
に第２絶縁膜が残るように、第２絶縁膜をエッチバック
する段階と、キャパシター下部電極の上部及び両側表面
が露出されるように、第１絶縁膜をエッチバックしてア
ンダーカットプロファイル部位の反応防止膜スペーサー
を完成する段階を含む。
【００４３】この方法の好ましい実施の形態において、
キャパシターの製造方法は、キャパシター下部電極を含
み、半導体基板上に高誘電体膜を形成する段階及び高誘
電体膜上にキャパシター上部電極を形成する段階を含
む。
キャパシターの製造方法は、キャパシター下部電極を含
み、半導体基板上に高誘電体膜を形成する段階及び高誘
電体膜上にキャパシター上部電極を形成する段階を含
む。
【００４４】この方法の好ましい実施の形態において、
高誘電体膜物質は、ＢＳＴ系列、ＰＺＴ系列、そして、
ＰＬＺＴ系列の物質等、ペロブスカイト構造を持つ酸化
物誘電体中のいずれかである。
高誘電体膜物質は、ＢＳＴ系列、ＰＺＴ系列、そして、
ＰＬＺＴ系列の物質等、ペロブスカイト構造を持つ酸化
物誘電体中のいずれかである。
【００４５】上述した目的を達成するための本発明によ
ると、高誘電体キャパシターの製造方法は、キャパシタ
ーと電気的に接続されるノード（ｎｏｄｅ）を持つ半導
体基板を準備する段階と、半導体基板ノード上に反応防
止膜上にキャパシター下部電極を形成する段階と、反応
防止膜の露出部位である両側壁の一部をエッチングして
キャパシター下部電極に対してアンダーカットプロファ
イルを持つように形成する段階と、反応防止膜のアンダ
ーカットプロファイル部位が満たすように反応防止膜ス
ペーサーを多層物質層で形成する段階を含む。
ると、高誘電体キャパシターの製造方法は、キャパシタ
ーと電気的に接続されるノード（ｎｏｄｅ）を持つ半導
体基板を準備する段階と、半導体基板ノード上に反応防
止膜上にキャパシター下部電極を形成する段階と、反応
防止膜の露出部位である両側壁の一部をエッチングして
キャパシター下部電極に対してアンダーカットプロファ
イルを持つように形成する段階と、反応防止膜のアンダ
ーカットプロファイル部位が満たすように反応防止膜ス
ペーサーを多層物質層で形成する段階を含む。
【００４６】この方法の好ましい実施の形態において、
多層物質層は、金属物質及び絶縁物質のうちのいずれか
を含む。
多層物質層は、金属物質及び絶縁物質のうちのいずれか
を含む。
【００４７】この方法の好ましい実施の形態において、
反応防止膜スペーサー形成段階は、アンダーカットプロ
ファイルを持つ反応防止膜を含み、半導体基板上に第１
絶縁膜を薄く形成する段階と、第１絶縁膜上に第１絶縁
膜より厚い第２絶縁膜を形成する段階と、第１絶縁膜を
エッチング停止層にしてアンダーカットプロファイル部
位だけに第２絶縁膜が残るように第２絶縁膜をエッチバ
ックする段階と、キャパシター下部電極の上部及び両側
表面が露出されるように第１絶縁膜をエッチバックして
アンダーカットプロファイル部位の反応防止膜スペーサ
ーを完成する段階を含み、第１絶縁膜と第２絶縁膜は互
いにエッチング選択比が異なる。
反応防止膜スペーサー形成段階は、アンダーカットプロ
ファイルを持つ反応防止膜を含み、半導体基板上に第１
絶縁膜を薄く形成する段階と、第１絶縁膜上に第１絶縁
膜より厚い第２絶縁膜を形成する段階と、第１絶縁膜を
エッチング停止層にしてアンダーカットプロファイル部
位だけに第２絶縁膜が残るように第２絶縁膜をエッチバ
ックする段階と、キャパシター下部電極の上部及び両側
表面が露出されるように第１絶縁膜をエッチバックして
アンダーカットプロファイル部位の反応防止膜スペーサ
ーを完成する段階を含み、第１絶縁膜と第２絶縁膜は互
いにエッチング選択比が異なる。
【００４８】この方法の好ましい実施の形態において、
第１絶縁膜物質は、低温蒸着できるし、ステップカバー
リジがよい物質であるＡｌ2Ｏ3及びＴａ2Ｏ5中いずれか
である。
第１絶縁膜物質は、低温蒸着できるし、ステップカバー
リジがよい物質であるＡｌ2Ｏ3及びＴａ2Ｏ5中いずれか
である。
【００４９】この方法の好ましい実施の形態において、
第２絶縁膜物質は、低温絶縁膜と高温絶縁膜のうちのい
ずれかである。
第２絶縁膜物質は、低温絶縁膜と高温絶縁膜のうちのい
ずれかである。
【００５０】上述した目的を達成するための本発明によ
ると、高誘電体キャパシターは、ノードを持つ半導体基
板と、半導体基板のノードと電気的に接続されるキャパ
シター下部電極と、半導体基板のノードとキャパシター
下部電極の間に形成され、キャパシター下部電極に対し
てアンダーカットプロファイルを持つように形成された
電気的に導電性を持つ反応防止膜と、アンダーカットプ
ロファイル部位を満たすように形成され、多層物質層で
形成された反応防止膜スペーサーを含む。
ると、高誘電体キャパシターは、ノードを持つ半導体基
板と、半導体基板のノードと電気的に接続されるキャパ
シター下部電極と、半導体基板のノードとキャパシター
下部電極の間に形成され、キャパシター下部電極に対し
てアンダーカットプロファイルを持つように形成された
電気的に導電性を持つ反応防止膜と、アンダーカットプ
ロファイル部位を満たすように形成され、多層物質層で
形成された反応防止膜スペーサーを含む。
【００５１】この方法の好ましい実施形態において、多
層物質層は、金属物質を含む。
層物質層は、金属物質を含む。
【００５２】この方法の好ましい実施の形態において、
多層物質層は、互いにエッチング選択比が異なり、アン
ダーカットプロファイル部位に順次形成された第１絶縁
膜と第２絶縁膜とを含む。
多層物質層は、互いにエッチング選択比が異なり、アン
ダーカットプロファイル部位に順次形成された第１絶縁
膜と第２絶縁膜とを含む。
【００５３】この方法の好ましい実施の形態において、
第１絶縁膜物質は、低温蒸着できるし、ステップカバレ
ージがよい物質であるＡｌ2Ｏ3及びＴａ2Ｏ5のうちのい
ずれかである。
第１絶縁膜物質は、低温蒸着できるし、ステップカバレ
ージがよい物質であるＡｌ2Ｏ3及びＴａ2Ｏ5のうちのい
ずれかである。
【００５４】この方法の好ましい実施の形態において、
第２絶縁膜物質は、低温絶縁膜と高温絶縁膜のうちいず
れかである。
第２絶縁膜物質は、低温絶縁膜と高温絶縁膜のうちいず
れかである。
【００５５】（作用）本発明による高誘電体キャパシタ
ー及びその製造方法は、反応防止膜の酸化を最小化させ
るスペーサーを形成するにおいて、異常エッチング現象
を防止し、キャパシター下部電極の消耗を最小化させ
る。
ー及びその製造方法は、反応防止膜の酸化を最小化させ
るスペーサーを形成するにおいて、異常エッチング現象
を防止し、キャパシター下部電極の消耗を最小化させ
る。
【００５６】
【発明の実施の形態】図７を参照すると、本発明の実施
の形態として示した新規な高誘電体キャパシター及びそ
の製造方法は、半導体基板１００上に形成された層間絶
縁膜１０２をあけ、半導体基板１００と電気的に接続さ
れるように埋め込み（ベリド）コンタクプラグ１０４を
形成し、埋め込み（ベリド）コンタクプラグ１０４と電
気的に接続されるように反応防止膜１０６及びキャパシ
ター下部電極１０８を順次形成する。次に、反応防止膜
１０６の両側壁をエッチングして、キャパシター下部電
極１０８に対してアンダーカットプロファイルを持つよ
うに形成する。そして、アンダーカットプロファイルを
含み、半導体基板１００上にエッチング選択比が異なる
第１絶縁膜１１０と第２絶縁膜１１２とを順次形成し、
これをエッチバックして反応防止膜１０６の両側壁に反
応防止膜スペーサー１１４を形成する。第１絶縁膜１１
０を、第２絶縁膜１１２のエッチング停止層として用い
る。このような半導体装置及びその製造方法により、反
応防止膜スペーサー１１４を低温絶縁膜として形成する
時、発生される異常エッチングを防止することができ、
キャパシター下部電極１０８の消耗を最小化させること
ができ、高温絶縁の形成をできるようにして反応防止膜
スペーサー１１４の耐酸化性を向上させることができ
る。従って、高誘電体膜１１６形成及び後続熱処理する
時、反応防止１０６膜の酸化を最小化させることができ
る。
の形態として示した新規な高誘電体キャパシター及びそ
の製造方法は、半導体基板１００上に形成された層間絶
縁膜１０２をあけ、半導体基板１００と電気的に接続さ
れるように埋め込み（ベリド）コンタクプラグ１０４を
形成し、埋め込み（ベリド）コンタクプラグ１０４と電
気的に接続されるように反応防止膜１０６及びキャパシ
ター下部電極１０８を順次形成する。次に、反応防止膜
１０６の両側壁をエッチングして、キャパシター下部電
極１０８に対してアンダーカットプロファイルを持つよ
うに形成する。そして、アンダーカットプロファイルを
含み、半導体基板１００上にエッチング選択比が異なる
第１絶縁膜１１０と第２絶縁膜１１２とを順次形成し、
これをエッチバックして反応防止膜１０６の両側壁に反
応防止膜スペーサー１１４を形成する。第１絶縁膜１１
０を、第２絶縁膜１１２のエッチング停止層として用い
る。このような半導体装置及びその製造方法により、反
応防止膜スペーサー１１４を低温絶縁膜として形成する
時、発生される異常エッチングを防止することができ、
キャパシター下部電極１０８の消耗を最小化させること
ができ、高温絶縁の形成をできるようにして反応防止膜
スペーサー１１４の耐酸化性を向上させることができ
る。従って、高誘電体膜１１６形成及び後続熱処理する
時、反応防止１０６膜の酸化を最小化させることができ
る。
【００５７】以下、図７及び図８から図１１までを参照
して本発明の実施の形態について詳細に説明する。
して本発明の実施の形態について詳細に説明する。
【００５８】図７は、本発明の実施の形態として示した
高誘電体キャパシターの構造を示す断面図である。
高誘電体キャパシターの構造を示す断面図である。
【００５９】図７を参照すると、本発明の実施の形態と
して示した高誘電体キャパシターは、半導体基板１００
と、層間絶縁膜１０２と埋め込み（ベリド）コンタクプ
ラグ１０４と反応防止膜１０６と、キャパシター下部電
極１０８と、反応防止膜スペーサー１１４とを含む。
して示した高誘電体キャパシターは、半導体基板１００
と、層間絶縁膜１０２と埋め込み（ベリド）コンタクプ
ラグ１０４と反応防止膜１０６と、キャパシター下部電
極１０８と、反応防止膜スペーサー１１４とを含む。
【００６０】そして、高誘電体キャパシターは高誘電体
膜１１６及びキャパシター上部電極１１８を含む。
膜１１６及びキャパシター上部電極１１８を含む。
【００６１】層間絶縁膜１０２は、半導体基板１００上
に形成されている。
に形成されている。
【００６２】キャパシターと連結されるノード（ｎｏｄ
ｅ）である埋め込み（ベリド）コンタクプラグ１０４
は、層間絶縁膜１０２を空け、半導体基板１００と電気
的に接続されるように形成されている。
ｅ）である埋め込み（ベリド）コンタクプラグ１０４
は、層間絶縁膜１０２を空け、半導体基板１００と電気
的に接続されるように形成されている。
【００６３】埋め込み（ベリド）コンタクプラグ１０４
は、一般的にポリシリコン膜で形成される。
は、一般的にポリシリコン膜で形成される。
【００６４】キャパシター下部電極１０８は、埋め込み
（ベリド）コンタクプラグ１０４と電気的に接続される
ように形成されているし、埋め込み（ベリド）コンタク
プラグ１０４とキャパシター下部電極１０８の間にこの
二つの間の反応を防止するための反応防止膜１０６が形
成されている。
（ベリド）コンタクプラグ１０４と電気的に接続される
ように形成されているし、埋め込み（ベリド）コンタク
プラグ１０４とキャパシター下部電極１０８の間にこの
二つの間の反応を防止するための反応防止膜１０６が形
成されている。
【００６５】キャパシター下部電極１０８は、主に白金
（プラチニュム： Ｐｔ）物質で形成され、この物質の
他に、Ｒｕ，ＲｕＯ2、Ｉｒ、ＩｒＯ2、そしてペロブス
カイト（ｐｅｒｏｖｓｋｉｔｅ）構造を持つ導電物中、
いずれかで形成される。
（プラチニュム： Ｐｔ）物質で形成され、この物質の
他に、Ｒｕ，ＲｕＯ2、Ｉｒ、ＩｒＯ2、そしてペロブス
カイト（ｐｅｒｏｖｓｋｉｔｅ）構造を持つ導電物中、
いずれかで形成される。
【００６６】反応防止膜１０６は、キャパシター下部電
極１０８に対してリセスされた（ｒｅｃｅｓｓｅｄ）構
造を持つように、すなわち、アンダーカットプロファイ
ルカットプロファイルを持つように形成され、反応防止
膜スペーサー１１４は、アンダーカットプロファイル部
位に選択的に形成されている。
極１０８に対してリセスされた（ｒｅｃｅｓｓｅｄ）構
造を持つように、すなわち、アンダーカットプロファイ
ルカットプロファイルを持つように形成され、反応防止
膜スペーサー１１４は、アンダーカットプロファイル部
位に選択的に形成されている。
【００６７】反応防止膜スペーサー１１４は、金属物質
あるいは絶縁物質で形成される。
あるいは絶縁物質で形成される。
【００６８】絶縁物質を使う時、エッチング選択比が異
なる多層絶縁膜１１０，１１２を使う。
なる多層絶縁膜１１０，１１２を使う。
【００６９】多層絶縁膜１１０，１１２は、低温蒸着で
きるし、ステップカバーリジがよい物質であるＡｌ2Ｏ3
及びＴａ2Ｏ5中、いずれかと、低温絶縁膜あるいは高温
絶縁膜１１２を含む。
きるし、ステップカバーリジがよい物質であるＡｌ2Ｏ3
及びＴａ2Ｏ5中、いずれかと、低温絶縁膜あるいは高温
絶縁膜１１２を含む。
【００７０】低温絶縁膜としては、ＳＯＧ及びＦＯＸ等
があり、高温絶縁膜としては、ＳｉＮ及びＳｉＯ2等が
ある。
があり、高温絶縁膜としては、ＳｉＮ及びＳｉＯ2等が
ある。
【００７１】高誘電体膜１１６は、反応防止膜スペーサ
ー１１４を含み、半導体基板１００全面に形成されてい
るし、キャパシター上部電極１１８は、高誘電体膜１１
６上に形成されている。
ー１１４を含み、半導体基板１００全面に形成されてい
るし、キャパシター上部電極１１８は、高誘電体膜１１
６上に形成されている。
【００７２】高誘電体膜１１６は、ＢＳＴ系列あるいは
ＰＺＴ系列あるいはＰＬＺＴ系列のチタン酸塩（ｔｉｔ
ａｎａｔｅ）物質等、ペロブスカイト構造を持つ酸化物
誘電体物質で形成される。
ＰＺＴ系列あるいはＰＬＺＴ系列のチタン酸塩（ｔｉｔ
ａｎａｔｅ）物質等、ペロブスカイト構造を持つ酸化物
誘電体物質で形成される。
【００７３】キャパシター上部電極１１８は、キャパシ
ター下部電極１０８と同じような物質で形成される。
ター下部電極１０８と同じような物質で形成される。
【００７４】上述したような高誘電体キャパシターの製
造方法は次のようである。
造方法は次のようである。
【００７５】まず、図８を参照すると、半導体基板１０
０上に層間絶縁膜１０２を形成し、層間絶縁膜１０２を
エッチングして埋め込み（ベリド）コンタクホール１０
３を形成する。
０上に層間絶縁膜１０２を形成し、層間絶縁膜１０２を
エッチングして埋め込み（ベリド）コンタクホール１０
３を形成する。
【００７６】埋め込み（ ベリド）コンタクホール１０
３をポリシリコン膜等の導電膜で満たして、埋め込み
（ベリド）コンタクプラグ１０４を形成する。
３をポリシリコン膜等の導電膜で満たして、埋め込み
（ベリド）コンタクプラグ１０４を形成する。
【００７７】次に、埋め込み（ベリド）コンタクプラグ
１０４と電気的に接続されるように反応防止膜１０６及
びキャパシター下部電極１０８を順次形成する。
１０４と電気的に接続されるように反応防止膜１０６及
びキャパシター下部電極１０８を順次形成する。
【００７８】反応防止膜１００は、埋め込み（ベリド）
コンタクプラグ１０４とキャパシター下部電極１０８間
の反応を防止する機能を持つ。
コンタクプラグ１０４とキャパシター下部電極１０８間
の反応を防止する機能を持つ。
【００７９】キャパシター下部電極１０８物質は、主に
白金（プラチニュム：Ｐｔ）を使い、この物質以外にＲ
ｕ，ＲｕＯ2、Ｉｒ、ＩｒＯ2、そしてペロブスカイト構
造を持つ酸化物中、いずれかを使う。
白金（プラチニュム：Ｐｔ）を使い、この物質以外にＲ
ｕ，ＲｕＯ2、Ｉｒ、ＩｒＯ2、そしてペロブスカイト構
造を持つ酸化物中、いずれかを使う。
【００８０】続いて、反応防止膜１０６の両側壁を選択
的にエッチングして、符号１０７に示したように、キャ
パシター下部電極１０８に対してアンダーカットプロフ
ァイルを持つように形成する。
的にエッチングして、符号１０７に示したように、キャ
パシター下部電極１０８に対してアンダーカットプロフ
ァイルを持つように形成する。
【００８１】アンダーカットプロファイルを持つ反応防
止膜１０６の両側壁を含み、半導体基板１００上に反応
防止膜スペーサー形成用第１絶縁膜１１０としてステッ
プカバレージがよく、耐酸化性もよい低温蒸着できる
し、ステップカバレージがよい物質であるＡｌ2Ｏ3及び
Ｔａ2Ｏ5中、いずれかを薄く形成する。
止膜１０６の両側壁を含み、半導体基板１００上に反応
防止膜スペーサー形成用第１絶縁膜１１０としてステッ
プカバレージがよく、耐酸化性もよい低温蒸着できる
し、ステップカバレージがよい物質であるＡｌ2Ｏ3及び
Ｔａ2Ｏ5中、いずれかを薄く形成する。
【００８２】Ａｌ2Ｏ3膜１１０厚さは約１０オングスト
ローム〜５００オングストロームの範囲を持つようにす
る。
ローム〜５００オングストロームの範囲を持つようにす
る。
【００８３】このように、第１絶縁膜１１０を薄く形成
することであり、後続のエッチバック工程する時、プラ
チニュム膜であるキャパシター下部電極１０８が過エッ
チングされることを防止するようになる。
することであり、後続のエッチバック工程する時、プラ
チニュム膜であるキャパシター下部電極１０８が過エッ
チングされることを防止するようになる。
【００８４】９において、薄い第１絶縁膜１１０上に反
応防止膜スペーサー形成用第２絶縁膜１１２を形成す
る。
応防止膜スペーサー形成用第２絶縁膜１１２を形成す
る。
【００８５】第２絶縁膜１１２は、反応防止膜スペーサ
ー１１４の反応防止膜１０６の酸化抑制効果を増加させ
るために形成することであり、第１絶縁膜１１０と互い
にエッチング選択比の異なる物質で形成する。
ー１１４の反応防止膜１０６の酸化抑制効果を増加させ
るために形成することであり、第１絶縁膜１１０と互い
にエッチング選択比の異なる物質で形成する。
【００８６】第２絶縁膜１１２は、ＳＯＧあるいはＦＯ
Ｘ膜等のようにステップカバーリジがよい低温絶縁膜を
使う。低温絶縁膜エッチバック工程する時、白金（プラ
チニュム）電極１０８が第１絶縁膜１１０により隠され
ているので、従来のような異常エッチング現象は発生さ
れない。
Ｘ膜等のようにステップカバーリジがよい低温絶縁膜を
使う。低温絶縁膜エッチバック工程する時、白金（プラ
チニュム）電極１０８が第１絶縁膜１１０により隠され
ているので、従来のような異常エッチング現象は発生さ
れない。
【００８７】そして、反応防止膜１０６が第１絶縁膜１
１０により隠されているので、第２絶縁膜１１２として
高温絶縁膜がＳｉＮあるいはＳｉＯ2膜等の形成もでき
る。
１０により隠されているので、第２絶縁膜１１２として
高温絶縁膜がＳｉＮあるいはＳｉＯ2膜等の形成もでき
る。
【００８８】高温絶縁膜は、耐酸化性及びステップカバ
レージが優秀な特性を持つ。
レージが優秀な特性を持つ。
【００８９】第２絶縁膜１１２は、アンダーカット部位
を満たすことに適当な程度の厚さで形成され、ここでは
約４０００オングストロームの厚さで形成する。
を満たすことに適当な程度の厚さで形成され、ここでは
約４０００オングストロームの厚さで形成する。
【００９０】図１０を参照すると、第２絶縁膜１１２を
１次エッチバック工程でエッチングして、アンダーカッ
ト部位だけに第２絶縁膜１１２を残させる。
１次エッチバック工程でエッチングして、アンダーカッ
ト部位だけに第２絶縁膜１１２を残させる。
【００９１】第２絶縁膜１１２エッチングする時、第１
絶縁膜１１０をエッチング停止層（ｅｔｃｈ ｓｔｏｐ
ｐｅｒ）で使う。
絶縁膜１１０をエッチング停止層（ｅｔｃｈ ｓｔｏｐ
ｐｅｒ）で使う。
【００９２】最後に、第１絶縁膜１１０をキャパシター
下部電極１０８の上部及び両側表面が露出されるように
２次エッチバック工程でエッチングすると、図６ｄに図
示されたように、反応防止膜スペーサー１１４が形成さ
れる。
下部電極１０８の上部及び両側表面が露出されるように
２次エッチバック工程でエッチングすると、図６ｄに図
示されたように、反応防止膜スペーサー１１４が形成さ
れる。
【００９３】続けて、反応防止膜スペーサー１１４を含
み、半導体基板１００上に高誘電体膜１１６及びキャパ
シター上部電極１１８を形成すると、図５に図示された
ように、高誘電体キャパシターが完成される。
み、半導体基板１００上に高誘電体膜１１６及びキャパ
シター上部電極１１８を形成すると、図５に図示された
ように、高誘電体キャパシターが完成される。
【００９４】高誘電体膜１１６は、ＢＳＴ系列あるいは
ＰＺＴ系列あるいはＰＬＺＴ系列物質と同じチタン酸塩
物質等、ペロブスカイト構造を持つ酸化物誘電体物質で
形成する。
ＰＺＴ系列あるいはＰＬＺＴ系列物質と同じチタン酸塩
物質等、ペロブスカイト構造を持つ酸化物誘電体物質で
形成する。
【００９５】キャパシター上部電極１１８は、キャパシ
ター下部電極１０８と同じように、主にプラチニュムＰ
ｔを使うし、この物質外にＲｕ，ＲｕＯ2、Ｉｒ、Ｉｒ
Ｏ2、そして、ペロブスカイト構造を持つ酸化物中、い
ずれかを使う。
ター下部電極１０８と同じように、主にプラチニュムＰ
ｔを使うし、この物質外にＲｕ，ＲｕＯ2、Ｉｒ、Ｉｒ
Ｏ2、そして、ペロブスカイト構造を持つ酸化物中、い
ずれかを使う。
【００９６】
【発明の効果】本発明は反応防止膜スペーサーを低温絶
縁膜で形成する時、発生される異常エッチングを防止す
ることができるし、キャパシター下部電極の消耗を最小
化することができるし、高温絶縁膜形成をできるように
して、反応防止膜スペーサーの耐酸化性を向上させるこ
とができる。従って、高誘電体膜形成及び後続熱処理す
る時、反応防止膜の酸化を最小化させることができる効
果がある。
縁膜で形成する時、発生される異常エッチングを防止す
ることができるし、キャパシター下部電極の消耗を最小
化することができるし、高温絶縁膜形成をできるように
して、反応防止膜スペーサーの耐酸化性を向上させるこ
とができる。従って、高誘電体膜形成及び後続熱処理す
る時、反応防止膜の酸化を最小化させることができる効
果がある。
【図１】 従来の高誘電体キャパシターの構造を示す断
面図である。
面図である。
【図２】 従来の一つの実施例による高誘電体キャパシ
ターの製造方法を示す断面図である。
ターの製造方法を示す断面図である。
【図３】 従来の一つの実施例による高誘電体キャパシ
ターの製造方法を示す断面図である。
ターの製造方法を示す断面図である。
【図４】 図３の様子を詳細に示す図である。
【図５】 従来の高誘電体キャパシターの製造方法を示
す断面図である。
す断面図である。
【図６】 従来の高誘電体キャパシターの製造方法を示
す断面図である。
す断面図である。
【図７】 本発明の一実施の形態として示した高誘電体
キャパシターの構造を示す断面図である。
キャパシターの構造を示す断面図である。
【図８】 本発明の一実施の形態として示した高誘電体
キャパシターの製造方法を示す断面図である。
キャパシターの製造方法を示す断面図である。
【図９】 本発明の一実施の形態として示した高誘電体
キャパシターの構造を示す断面図である。
キャパシターの構造を示す断面図である。
【図１０】 本発明の一実施の形態として示した高誘電
体キャパシターの製造方法を示す断面図である。
体キャパシターの製造方法を示す断面図である。
【図１１】 本発明の一実施の形態として示した高誘電
体キャパシターの製造方法を示す断面図である。
体キャパシターの製造方法を示す断面図である。
１，１００：半導体基板 ２，１０２：層間絶縁膜 ４，１０４：ベリドコンタクプラグ ９，１１４：反応防止膜スペーサー １０，１２：絶縁膜 １４，１１６：高誘電体膜 １６，１１８：キャパシター上部電極 １０３：ベリドコンタクホール １１０：第１絶縁膜 １１２：第２絶縁膜
Claims (22)
- 【請求項１】 半導体基板上に層間絶縁膜を形成する段
階と、 前記層間絶縁膜を前記半導体基板の一部が露出されるよ
うにエッチングしてベリドコンタクホールを形成する段
階と、 前記ベリドコンタクホールを導電膜で満たし、ベリドコ
ンタクプラグを形成する段階と、 前記ベリドコンタクプラグ上に前記ベリドコンタクプラ
グと電気的に接続されるように第１導電膜及び第２導電
膜を順次形成する段階と、 前記第１導電膜及び前記第２導電膜をエッチングして各
々反応防止膜及びキャパシター下部電極を形成する段階
と、 前記キャパシター下部電極に対してアンダーカットプロ
ファイルを持つように前記反応防止膜の両側壁をエッチ
ングする段階と、 前記アンダーカットプロファイルを持つ反応防止膜の両
側壁を含む半導体基板上に、薄い第１絶縁膜及び前記第
１絶縁膜より厚い第２絶縁膜を次第に形成する段階及び
前記第１絶縁膜及び前記第２絶縁膜を前記キャパシター
下部電極の上部及び両側表面が露出されるようにエッチ
バックして前記反応防止膜の両側壁に反応防止膜スペー
サーを形成する段階を含むキャパシターの製造方法。 - 【請求項２】 前記キャパシター下部電極物質は、Ｐ
ｔ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ2、そして、ペロブ
スカイト構造を持つ導電物のいずれかである請求項１に
記載のキャパシターの製造方法。 - 【請求項３】 前記第１絶縁膜物質は、低温蒸着でき、
かつ、ステップカバレージがよい物質であるＡｌ2Ｏ3及
びＴａ2Ｏ5のうちいずれかである請求項１に記載のキャ
パシターの製造方法。 - 【請求項４】 前記第１絶縁膜の厚さは、１０〜５００
オングストロームの範囲である請求項１に記載のキャパ
シターの製造方法。 - 【請求項５】 前記第２絶縁膜物質は、低温絶縁膜と高
温絶縁膜中のいずれかである請求項１に記載のキャパシ
ターの製造方法。 - 【請求項６】 前記反応防止膜スペーサー形成段階は、
前記第１絶縁膜をエッチング停止層にして、前記アンダ
ーカットプロファイル部位だけに第２絶縁膜が残るよう
に前記第２絶縁膜をエッチバックする段階と、 前記キャパシター下部電極の上部及び両側表面が露出さ
れるように、前記第１絶縁膜をエッチバックして前記ア
ンダーカットプロファイル部位の反応防止膜スペーサー
を完成する段階を含む請求項１に記載のキャパシターの
製造方法。 - 【請求項７】 前記キャパシターの製造方法は、前記キ
ャパシター下部電極を含み、前記半導体基板上に高誘電
体膜を形成する段階と、 前記高誘電体膜上にキャパシター上部電極を形成する段
階とを含む請求項１に記載のキャパシターの製造方法。 - 【請求項８】 前記高誘電体膜物質は、ＢＳＴ系列、Ｐ
ＺＴ系列、そして、ＰＬＺＴ系列等、ペロブスカイト構
造を持つ酸化物誘電体のうちのいずれかである請求項７
に記載のキャパシターの製造方法。 - 【請求項９】 キャパシターと電気的に接続されるノー
ド（ｎｏｄｅ）を持つ半導体基板を準備する段階と、 前記半導体基板のノード上に反応防止膜と前記反応防止
膜上のキャパシター下部電極とを形成する段階と、 前
記反応防止膜の露出部位である両側壁の一部をエッチン
グして前記キャパシター下部電極に対してアンダーカッ
トプロファイルを持つように形成する段階と、 前記反応防止膜のアンダーカットプロファイル部位が満
たすように反応防止膜スペーサーを多層物質層で形成す
る段階を含むキャパシターの製造方法。 - 【請求項１０】 前記キャパシター下部電極物質は、Ｐ
ｔ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、そして、ペロブス
カイト構造を持つ酸化物のうちいずれかである請求項９
に記載のキャパシター製造方法。 - 【請求項１１】 前記多層物質層は、金属物質及び絶縁
物質のうち、いずれかを含む請求項９に記載のキャパシ
ターの製造方法。 - 【請求項１２】 前記反応防止膜スペーサー形成段階
は、前記アンダーカットプロファイルを持つ反応防止膜
を含み、半導体基板上に第１絶縁膜を薄く形成する段階
と、 前記第１絶縁膜上に前記第１絶縁膜より相対的に厚い第
２絶縁膜を形成する段階と、 前記第１絶縁膜をエッチング停止層にして前記アンダー
カットプロファイル部位だけに前記第２絶縁膜が残るよ
うに前記第２絶縁膜をエッチバックする段階と、 前記キャパシター下部電極の上部及び両側表面が露出さ
れるように前記第１絶縁膜をエッチバックして前記アン
ダーカットプロファイル部位の反応防止膜スペーサーを
完成する段階を含み、前記第１絶縁膜と前記第２絶縁膜
とは互いにエッチング選択比が異なることを特徴とする
請求項９に記載のキャパシターの製造方法。 - 【請求項１３】 前記第１絶縁膜物質は、低温蒸着で
き、ステップカバレージがよい物質であるＡｌ2Ｏ3及び
Ｔａ2Ｏ5中いずれかである請求項１２に記載のキャパシ
ターの製造方法。 - 【請求項１４】 前記第１絶縁膜の厚さは、１０〜５０
０オングストロームの範囲である請求項１２に記載のキ
ャパシターの製造方法。 - 【請求項１５】 前記第２絶縁膜物質は、低温絶縁膜と
高温絶縁膜のうち、いずれかである請求項１２に記載の
キャパシターの製造方法。 - 【請求項１６】 前記高誘電体キャパシターの製造方法
は、前記キャパシター下部電極を含む半導体基板上に高
誘電体膜を形成する段階と、前記項誘電体膜上にキャパ
シター上部電極を形成する段階とをさらに含む請求項９
に記載のキャパシターの製造方法。 - 【請求項１７】 前記高誘電体膜物質は、ＢＳＴ系列、
ＰＺＴ系列、そして、ＰＬＺＴ系列の物質など、ペロブ
スカイト構造を持つ酸化物誘電体物質のうち、いずれか
である請求項１６に記載のキャパシターの製造方法。 - 【請求項１８】 ノードを持つ半導体基板と、 前記半導体基板のノードと電気的に接続されるキャパシ
ター下部電極と、 前記半導体基板のノードと前記キャパシター下部電極の
間に形成され、前記キャパシター下部電極に対してアン
ダーカットプロファイルを持つように形成された電気的
に導電性を持つ反応防止膜と、 前記アンダーカットプロファイル部位を満たすように形
成され、多層物質層で形成された反応防止膜スペーサー
を含むキャパシター。 - 【請求項１９】 前記多層物質層は、金属物質を含むこ
とを特徴とする請求項１８に記載のキャパシター。 - 【請求項２０】 前記多層物質層は、互いに別のエッチ
ング選択比を持ち、前記アンダーカットプロファイル部
位に順次形成された第１絶縁膜及び第２絶縁膜を含む請
求項１８に記載のキャパシター。 - 【請求項２１】 前記第１絶縁膜物質は、低温蒸着で
き、ステップカバレージがよい物質であるＡｌ2Ｏ3及び
Ｔａ2Ｏ5のうち、いずれかである請求項２０に記載のキ
ャパシター。 - 【請求項２２】 前記第２絶縁膜物質は、低温絶縁膜と
高温絶縁膜のうち、いずれかである請求項２０に記載の
キャパシター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066534A KR100280206B1 (ko) | 1997-12-06 | 1997-12-06 | 고유전체 캐패시터 및 그의 제조 방법 |
| KR199766534 | 1997-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265989A true JPH11265989A (ja) | 1999-09-28 |
| JP4316705B2 JP4316705B2 (ja) | 2009-08-19 |
Family
ID=19526637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34755998A Expired - Fee Related JP4316705B2 (ja) | 1997-12-06 | 1998-12-07 | 高誘電体キャパシター及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6084765A (ja) |
| JP (1) | JP4316705B2 (ja) |
| KR (1) | KR100280206B1 (ja) |
| TW (1) | TW383471B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821862B2 (en) * | 2000-06-27 | 2004-11-23 | Samsung Electronics Co., Ltd. | Methods of manufacturing integrated circuit devices that include a metal oxide layer disposed on another layer to protect the other layer from diffusion of impurities and integrated circuit devices manufactured using same |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276389B1 (ko) * | 1998-07-03 | 2000-12-15 | 윤종용 | 커패시터 및 그 제조방법 |
| TW490756B (en) * | 1999-08-31 | 2002-06-11 | Hitachi Ltd | Method for mass production of semiconductor integrated circuit device and manufacturing method of electronic components |
| US6780704B1 (en) | 1999-12-03 | 2004-08-24 | Asm International Nv | Conformal thin films over textured capacitor electrodes |
| US7179796B2 (en) | 2000-01-18 | 2007-02-20 | Isis Pharmaceuticals, Inc. | Antisense modulation of PTP1B expression |
| US20020055479A1 (en) * | 2000-01-18 | 2002-05-09 | Cowsert Lex M. | Antisense modulation of PTP1B expression |
| US6251796B1 (en) * | 2000-02-24 | 2001-06-26 | Conexant Systems, Inc. | Method for fabrication of ceramic tantalum nitride and improved structures based thereon |
| KR20020049875A (ko) * | 2000-12-20 | 2002-06-26 | 윤종용 | 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법 |
| KR100769791B1 (ko) * | 2001-06-27 | 2007-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| TW508808B (en) * | 2001-09-14 | 2002-11-01 | Winbond Electronics Corp | Stacked type capacitor structure and its manufacturing method |
| WO2003046649A1 (en) * | 2001-11-29 | 2003-06-05 | Daewoo Electronics Service Co., Ltd | Method of fabricating a plastic substrate |
| KR100500940B1 (ko) * | 2002-06-21 | 2005-07-14 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
| US7042705B2 (en) * | 2003-01-30 | 2006-05-09 | Infineon Technologies Ag | Sidewall structure and method of fabrication for reducing oxygen diffusion to contact plugs during CW hole reactive ion etch processing |
| US6897510B2 (en) * | 2003-08-25 | 2005-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication |
| US20060089325A1 (en) * | 2004-10-13 | 2006-04-27 | Sanjay Bhanot | Antisense modulation of PTP1B expression |
| US7534693B2 (en) * | 2006-01-04 | 2009-05-19 | Freescale Semiconductor, Inc. | Thin-film capacitor with a field modification layer and methods for forming the same |
| JP4764288B2 (ja) * | 2006-08-22 | 2011-08-31 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| CN105886506A (zh) | 2011-04-13 | 2016-08-24 | Isis制药公司 | Ptp1b 表达的反义调节 |
| US9660059B2 (en) * | 2014-12-12 | 2017-05-23 | International Business Machines Corporation | Fin replacement in a field-effect transistor |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897369A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08111510A (ja) * | 1994-10-11 | 1996-04-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08191137A (ja) * | 1994-08-01 | 1996-07-23 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JPH098253A (ja) * | 1995-04-19 | 1997-01-10 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| JPH09102591A (ja) * | 1995-07-28 | 1997-04-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1098111A (ja) * | 1996-08-02 | 1998-04-14 | Seiko Instr Inc | Ｍｏｓ型半導体装置とその製造方法 |
| JPH11243182A (ja) * | 1997-12-06 | 1999-09-07 | Samsung Electronics Co Ltd | 高誘電体物質を有するキャパシタの形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5464786A (en) * | 1994-10-24 | 1995-11-07 | Micron Technology, Inc. | Method for forming a capacitor having recessed lateral reaction barrier layer edges |
| US5883781A (en) * | 1995-04-19 | 1999-03-16 | Nec Corporation | Highly-integrated thin film capacitor with high dielectric constant layer |
| JPH10189908A (ja) * | 1996-12-20 | 1998-07-21 | Texas Instr Japan Ltd | 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法 |
| US6153490A (en) * | 1997-07-01 | 2000-11-28 | Texas Instruments Incorporated | Method for forming integrated circuit capacitor and memory |
-
1997
- 1997-12-06 KR KR1019970066534A patent/KR100280206B1/ko not_active Expired - Fee Related
-
1998
- 1998-10-07 TW TW087116600A patent/TW383471B/zh not_active IP Right Cessation
- 1998-12-03 US US09/204,596 patent/US6084765A/en not_active Expired - Fee Related
- 1998-12-07 JP JP34755998A patent/JP4316705B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-23 US US09/576,452 patent/US6261849B1/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191137A (ja) * | 1994-08-01 | 1996-07-23 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JPH0897369A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08111510A (ja) * | 1994-10-11 | 1996-04-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH098253A (ja) * | 1995-04-19 | 1997-01-10 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| JPH09102591A (ja) * | 1995-07-28 | 1997-04-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1098111A (ja) * | 1996-08-02 | 1998-04-14 | Seiko Instr Inc | Ｍｏｓ型半導体装置とその製造方法 |
| JPH11243182A (ja) * | 1997-12-06 | 1999-09-07 | Samsung Electronics Co Ltd | 高誘電体物質を有するキャパシタの形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821862B2 (en) * | 2000-06-27 | 2004-11-23 | Samsung Electronics Co., Ltd. | Methods of manufacturing integrated circuit devices that include a metal oxide layer disposed on another layer to protect the other layer from diffusion of impurities and integrated circuit devices manufactured using same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW383471B (en) | 2000-03-01 |
| KR100280206B1 (ko) | 2001-03-02 |
| US6261849B1 (en) | 2001-07-17 |
| US6084765A (en) | 2000-07-04 |
| JP4316705B2 (ja) | 2009-08-19 |
| KR19990047955A (ko) | 1999-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4405710B2 (ja) | 強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。 | |
| US5335138A (en) | High dielectric constant capacitor and method of manufacture | |
| KR100395766B1 (ko) | 강유전체 기억 소자 및 그 형성 방법 | |
| US6284589B1 (en) | Method of fabricating concave capacitor including adhesion spacer | |
| US6664578B2 (en) | Ferroelectric memory device and method of forming the same | |
| KR100301371B1 (ko) | 반도체메모리장치및그의제조방법 | |
| JP3526388B2 (ja) | 電気デバイスの製造方法 | |
| JP4316705B2 (ja) | 高誘電体キャパシター及びその製造方法 | |
| KR100442103B1 (ko) | 강유전성 메모리 장치 및 그 형성 방법 | |
| KR100432881B1 (ko) | 강유전성 메모리 장치 및 그 제조방법 | |
| US5585998A (en) | Isolated sidewall capacitor with dual dielectric | |
| US6030866A (en) | Method of manufacturing a capacitor | |
| JP2002280524A (ja) | 容量素子の形成方法 | |
| JP2003086771A (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
| KR19980040642A (ko) | 반도체 메모리 소자의 커패시터 제조 방법 | |
| KR100432882B1 (ko) | 강유전성 메모리 장치 형성 방법 | |
| US6501113B2 (en) | Semiconductor device with capacitor using high dielectric constant film or ferroelectric film | |
| JP2003188283A (ja) | 金属−絶縁体−金属キャパシタ及びその製造方法 | |
| US20020109231A1 (en) | Composite structure of storage node and method of fabrication thereof | |
| JP4766924B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US20030057464A1 (en) | Ferroelectric memory device and method of fabricating the same | |
| KR20000001619A (ko) | 굴곡형 컨테이너 형상의 하부전극을 갖는 반도체장치의 커패시터 및 그 제조방법 | |
| JP4632620B2 (ja) | 半導体装置の製造方法 | |
| US6437968B1 (en) | Capacitive element | |
| KR20040008718A (ko) | 반도체 장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070221 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070226 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070510 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090126 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090304 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090521 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |