JPH1126604A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1126604A
JPH1126604A JP9178401A JP17840197A JPH1126604A JP H1126604 A JPH1126604 A JP H1126604A JP 9178401 A JP9178401 A JP 9178401A JP 17840197 A JP17840197 A JP 17840197A JP H1126604 A JPH1126604 A JP H1126604A
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Yoshiyuki Ishigaki
佳之 石垣
Hiromi Honda
裕己 本田
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Abstract

(57)【要約】 【課題】 記憶ノード容量を増加してソフトエラー耐性
を向上することが可能な半導体装置およびその製造方法
を提供する。 【解決手段】 記憶ノード部１１ｃ、１１ｄを含む第１
の配線層上に誘電体膜１２を介してＧＮＤ配線１４ｂを
形成する。それにより、記憶ノード部１１ｃ、１１ｄ
と、誘電体膜１２と、ＧＮＤ配線１４ｂとによって記憶
ノード部の容量素子を構成する。また、第１の配線層を
メモリセルの中心に対して点対称に配置するとともに、
メモリセルをワード線５ａ、５ｄの延びる方向に、同一
のレイアウトで隣接して複数個配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、メモリセルを
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、揮発性半導体装置の一種として、
ＳＲＡＭ（Static Random Access Memory ）が知られて
いる。ＳＲＡＭでは、マトリックス（行列）状に配置さ
れた相補型データ線（ビット線）とワード線との交差部
にメモリセルを配置する。図５９は、従来のＳＲＡＭの
メモリセル部を示した等価回路図であり、図６０は従来
のＳＲＡＭのメモリセル部を示した平面レイアウト図で
ある。図５９および図６０を参照して、従来のＳＲＡＭ
のメモリセルは、２つのアクセストランジスタＡ１およ
びＡ２と、２つのドライバトランジスタＤ１およびＤ２
と、２つの高抵抗負荷素子Ｒ１およびＲ２とによって構
成される。
【０００３】また、２つの高抵抗負荷素子Ｒ１およびＲ
２と、２つのドライバトランジスタＤ１およびＤ２とに
よってフリップフロップ回路が構成されている。このフ
リップフロップ回路により、クロスカップリングさせた
２つの記憶ノードＮ１およびＮ２を構成する。記憶ノー
ドＮ１およびＮ２は、Ｈｉｇｈ（Ｎ１），Ｌｏｗ（Ｎ
２）、または、Ｌｏｗ（Ｎ１），Ｈｉｇｈ（Ｎ２）の双
安定状態を有する。この双安定状態は所定の電源電圧が
与えられている限り保持し続けられる。
【０００４】アクセストランジスタＡ１およびＡ２の一
方のソース／ドレイン領域は、フリップフロップ回路の
入出力端子である記憶ノードＮ１およびＮ２に接続され
る。また、アクセストランジスタＡ１およびＡ２の他方
のソース／ドレイン領域はビット線に接続される。ま
た、アクセストランジスタＡ１およびＡ２のゲート電極
はワード線に接続される。このワード線によってアクセ
ストランジスタＡ１およびＡ２のＯＮ／ＯＦＦが制御さ
れる。
【０００５】また、ドライバトランジスタＤ１およびＤ
２のドレイン領域は、アクセストランジスタＡ１および
Ａ２の一方のソース／ドレイン領域にそれぞれ接続され
ている。ドライバトランジスタＤ１およびＤ２のソース
領域は、ＧＮＤ線（ＶEE線）に接続されている。ドライ
バトランジスタＤ１のゲート電極はアクセストランジス
タＡ２のソース／ドレイン領域に接続されており、ドラ
イバトランジスタＤ２のゲート電極はアクセストランジ
スタＡ１のソース／ドレイン領域に接続されている。高
抵抗負荷素子Ｒ１およびＲ２は、それぞれ、アクセスト
ランジスタＡ１およびＡ２のソース／ドレイン領域に接
続されている。高抵抗負荷素子Ｒ１およびＲ２の他方は
電源線（ＶCC線）に接続されている。
【０００６】動作としては、データを書込むときは、ワ
ード線（ＷＬ）を選択してアクセストランジスタＡ１お
よびＡ２をＯＮさせる。そして、所望の論理値に応じて
ビット線対に強制的に電圧を印加することによって、フ
リップフロップ回路の双安定状態を上記したいずれかの
状態に設定する。
【０００７】データを読出すときは、アクセストランジ
スタＡ１およびＡ２をＯＮさせる。そして、記憶ノード
Ｎ１およびＮ２の電位をビット線に伝達する。
【０００８】
【発明が解決しようとする課題】最近では、ＳＲＡＭに
おいてもコスト低減のために、メモリセルの占有面積を
小さくする傾向にある。しかし、このようにメモリセル
の占有面積を小さくするにつれ、ソフトエラー耐性の劣
化が顕在化してきた。ソフトエラーとは以下のような現
象をいう。パッケージ材料などの外部からα線が入射し
て発生した電子・正孔対のうち、電子がメモリセルの記
憶ノードに引き寄せられる。このため、メモリセルの記
憶情報が反転されてランダムなエラーが生じる。このエ
ラーをソフトエラーと呼ぶ。メモリセルの占有面積が小
さくなるにつれて、メモリセルの記憶ノード部の蓄積容
量Ｃが小さくなる。このため、記憶ノード部の蓄積電荷
（Ｑ＝Ｃ×Ｖ）も小さくなる。このように記憶ノード部
の蓄積電荷が小さくなると、ソフトエラーが発生しやす
くなるという問題点が生じる。
【０００９】図６１は図６０に示した従来のメモリセル
部の１層目の多結晶シリコンと活性領域とを示した平面
レイアウト図である。図６２は、２層目の多結晶シリコ
ンを示した平面レイアウト図である。図６１および図６
２を参照して、この従来例では、ワード線１０５ａおよ
び１０５ｄの延びる方向に線対称に２つのメモリセルが
配置された場合を示している。この場合、２層目の多結
晶シリコン層１１１ａ〜ｆのレイアウトでは、隣接する
メモリセルの２つの高抵抗部１１１ａの一方端はともに
ＶCC配線１１１ｆに接続されている。このため、２つの
高抵抗部１１１ａとＶCC配線１１１ｆとによって囲まれ
た領域の一端は開放端とはならず袋小路状となる。この
ような袋小路状のパターンの場合、その袋小路部近傍に
おいてフォトレジストを正確にパターニングすることが
困難であるという問題点が従来知られている。
【００１０】具体的には、一方が閉じたパターンのよう
に急激なパターンの変化を伴うようなパターンでは、こ
の急激な変化を結像光学系が伝達できず、そのため解像
力が低下する。したがって、一方が閉じたような急激な
パターンの変化を伴うようなパターンでは、パターニン
グの際に図６２に示すように、急激なパターン変化を伴
う部分で、高抵抗部１１１ａの幅が太くなるという不都
合が生じる。すなわち、図６２に示すように、高抵抗部
１１１ａの幅ＷHRが袋小路部（根元部）で太くなるとい
う不都合が生じ、その結果、高抵抗部１１１ａの抵抗値
が低下するという問題点が発生する。
【００１１】このような問題点を解決するためには、高
抵抗部１１１ａの長さＬHRを長くする必要がある。この
ように高抵抗部１１１ａの長さＬHRを長くすると、同一
メモリセルサイズの場合、記憶ノード部１１１ｃの長さ
ＬNODEが短くなる。この結果、記憶ノード部１１１ｃの
平面積が小さくなり、その結果、記憶ノード部１１１ｃ
の容量が低下してしまうという問題点がある。このよう
に記憶ノード部１１１ｃの容量が低下すると、上記のよ
うにソフトエラーが発生しやすいという問題点が新たに
生じる。
【００１２】また、図６２に示した従来のレイアウトで
は、隣接するメモリセルの記憶ノード部１１１ｃ間の距
離Ｄ１を確保するために、メモリセルの境界に対して最
小加工寸法の１／２を最低限確保しなければならない。
この場合、記憶ノード部１１１ｃの幅ＷNODEを拡げる上
で制約を受ける。このことによっても、記憶ノード部１
１１ｃの容量を増加させるのは困難であった。
【００１３】上記のように、図６０〜図６２に示した従
来のＳＲＡＭのメモリセルの平面レイアウトでは、広い
記憶ノード部１１１ａの面積を確保するのが困難であ
り、その結果、記憶ノード部１１１ｃの容量を増加させ
ることが困難であった。そのため、メモリセルを縮小化
させた場合、ソフトエラー耐性を向上させることが困難
であった。
【００１４】また、図６１に示すように、２つの隣接す
るメモリセルを線対称に配置した場合、隣接するメモリ
セルの２つのドライバトランジスタのゲート電極１０５
ｃ間の間隔Ｄ３を確保する必要がある。そのため、隣接
するメモリ間の間隔を狭くすのが困難であるという問題
点もあった。
【００１５】さらに、図６０および図６１に示した従来
の平面レイアウトでは、ＧＮＤ領域１０８ｄとワード線
１０５ｄとが平面的に重なるように配置されている。こ
のため、ワード線１０５ｄとＧＮＤ領域１０８ｄとの間
の寄生容量が大きくなり、その結果ワード線１０５ｄの
ＲＣ遅延が大きくなるという問題点があった。
【００１６】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
メモリセルが小さくなった場合にもソフトエラー耐性を
向上させることが可能な半導体装置を提供することであ
る。
【００１７】この発明のもう１つの目的は、記憶ノード
部の蓄積容量を著しく増加させることが可能な半導体装
置を提供することである。
【００１８】この発明のさらにもう１つの目的は、ソフ
トエラー耐性を向上させるとともにワード線のＲＣ遅延
を低減することが可能な半導体装置を提供することであ
る。
【００１９】この発明のもう１つの目的は、メモリセル
が縮小化された場合にもソフトエラーが生じにくい半導
体装置を容易に製造することが可能な半導体装置の製造
方法を提供することである。
【００２０】
【課題を解決するための手段】請求項１における半導体
装置は、メモリセルを含む半導体装置であって、第１の
配線層とＧＮＤ配線層とを備えている。第１の配線層は
半導体基板上に形成されており、高抵抗配線部と記憶ノ
ード部とを含んでいる。ＧＮＤ配線層は、第１の配線層
上に誘電体膜を介在して形成されている。第１の配線層
の記憶ノード部とＧＮＤ配線層と誘電体膜とによって記
憶ノード部の容量素子が構成されている。第１の配線層
はメモリセルの中心に対して点対称に配置されている。
メモリセルはワード線の延びる方向に同一のレイアウト
で隣接して複数個配置されている。
【００２１】このように請求項１に記載の半導体装置で
は、第１の配線層の記憶ノード部とＧＮＤ配線層とそれ
らの間に介在された誘電体膜とによって記憶ノード部の
容量素子が構成されるので、メモリセルが縮小化された
場合にも記憶ノード部の容量が著しく増加される。これ
により、メモリセルが縮小化された場合にもソフトエラ
ー耐性を著しく向上させることができる。また、高抵抗
配線部と記憶ノード部とを含む第１の配線層を、メモリ
セルの中心に対して点対称に配置することにより、メモ
リセルを構成する左右のインバータのバランスが良くな
る。その結果、データの記憶保持を安定化することがで
きる。また、メモリセルを、ワード線の延びる方向に同
一のレイアウトで隣接して複数個配置することによっ
て、パターンに袋小路状の部分が形成されずに連続した
抜きパターンとなる。これにより、袋小路状のパターン
の場合にフォトレジストがパターニングしづらいという
不都合を防止することができ、その結果、正確なパター
ニングを行なうことができる。それにより、袋小路部が
存在するパターンの場合に高抵抗部の一部の幅が太くな
り、高抵抗部の抵抗値が低くなるという不都合を防止す
ることができる。袋小路部が存在するパターンの場合に
高抵抗部の抵抗値が低くなるのを防止するために、高抵
抗部の長さを長くする必要があったが、本発明では、高
抵抗部の長さを長くする必要がないので、高抵抗部に接
続される記憶ノード部の長さを短くする必要がない。こ
のため、本発明では、記憶ノード部の容量の低下を有効
に防止することができる。
【００２２】請求項２は、請求項１の構成において、Ｇ
ＮＤ領域となる第１および第２の不純物領域をさらに備
える。その第１および第２の不純物領域にはＧＮＤ配線
層が接続される。また、第１の不純物領域と第２の不純
物領域とは１つのメモリセル内で互いに別個独立に形成
されている。１つのメモリセル内に形成された第１およ
び第２の不純物領域は隣接するメモリセルのＧＮＤ領域
と別個に形成されている。このようにＧＮＤ領域を構成
する第１および第２の不純物領域を、隣接するメモリセ
ルのＧＮＤ領域とは別個に形成することによって、隣接
するメモリセルのカラム電流（メモリセルを流れる電
流）が第１および第２の不純物領域に流れ込むのが防止
される。これにより、ＧＮＤ領域の電位が上昇するのを
抑制することができ、その結果、ＧＮＤ領域の電位を安
定化させることができる。
【００２３】請求項３は、請求項１の構成において、Ｇ
ＮＤ配線層が接続される、ＧＮＤ領域となる第１および
第２の不純物領域をさらに備えるように構成する。そし
て、その第１および第２の不純物領域と、ワード線とが
平面的に互いに重ならないように形成する。このように
構成することによって、ワード線が第１および第２の不
純物領域と平面的に重なる場合に比べて、ワード線と第
１および第２の不純物領域との間の寄生容量を低減する
ことができる。これにより、ワード線のＲＣ遅延を低減
することができる。
【００２４】請求項４は、請求項１〜３のいずれかの構
成において、第１の配線層の下方の半導体基板上に形成
された、ゲート電極を含む第２の配線層をさらに備える
ように構成する。この場合、第１の配線層は上記高抵抗
配線部と記憶ノード部とに加えてさらに電源配線部を含
むように構成する。
【００２５】請求項５は、請求項４の構成において、第
２の配線層および半導体基板と、第１の配線層との間に
形成され、第２の配線層および半導体基板と第１の配線
層とを接続する第１のコンタクトホールを有する第１の
層間絶縁層をさらに備えるように構成する。その第１の
コンタクトホールの径を、第１の配線層の厚みと誘電体
膜の厚みとの和の２倍よりも大きく、第１の配線層の厚
みと誘電体膜の厚みとＧＮＤ配線層の厚みとの和の２倍
よりも小さくする。このように、第１のコンタクトホー
ルの径を、第１の配線層の厚みと誘電体膜の厚みとの和
の２倍よりも大きくすることによって、第１のコンタク
トホールの内側面に沿って記憶ノード部と誘電体膜とが
形成され、これにより、第１のコンタクトホールの内側
面に沿って記憶ノードの容量素子が形成される。その結
果、記憶ノード部の容量を著しく増加させることができ
る。また、第１のコンタクトホールの径を、第１の配線
層の厚みと誘電体膜の厚みとＧＮＤ配線層の厚みとの和
の２倍よりも小さくすることによって、ＧＮＤ配線層を
形成した場合にＧＮＤ配線層によって第１のコンタクト
ホール内を完全に埋込むことが可能となる。これによ
り、ＧＮＤ配線層の上面の平坦性を向上させることがで
きる。その結果、後の製造工程で形成される上層のパタ
ーニングを容易に行なうことができる。
【００２６】請求項６は、請求項５の構成において、第
１の層間絶縁膜を、ＧＮＤ配線層と第１および第２の不
純物領域とを接続する第２のコンタクトホールを含むよ
うに構成する。この場合、第２のコンタクトホールの径
を、ＧＮＤ配線層の厚みの２倍よりも小さくする。この
ように構成することによって、ＧＮＤ配線層を第２のコ
ンタクトホール内に形成した場合に、ＧＮＤ配線層によ
って第２のコンタクトホール内を完全に充填することが
できる。それにより、ＧＮＤ配線層を形成した場合にＧ
ＮＤ配線層の上面をより平坦化することができる。その
結果、後に形成される上層のパターニングが容易にな
る。
【００２７】請求項７は、請求項１〜６のいずれかの構
成において、誘電体膜のうち、記憶ノード部の容量素子
を構成する部分の厚みが他の部分の厚みよりも薄くなる
ように構成する。このように構成することによって、記
憶ノード部では誘電体膜の厚みを薄くして容量を増加さ
せながら、それ以外の部分では誘電体膜の厚みを増加し
てエッチングストッパ膜としての機能を向上させること
ができる。つまり、誘電体膜上に形成されるＧＮＤ配線
層をパターニングする際のエッチングストッパとして誘
電体膜の厚みの厚い部分が有効に機能する。これによ
り、ＧＮＤ配線層をパターニングする際にオーバエッチ
を行なった場合に誘電体膜が削られて第１の配線層が断
線するという不都合を有効に回避することができる。
【００２８】請求項８は、請求項１〜７のいずれかの構
成において、誘電体膜を、第１の配線層の少なくとも記
憶ノード部の上面、側面および下面にまで延在して形成
する。このように構成することによって、記憶ノード部
の上面および側面のみならず下面をも容量として使用す
ることができる。これにより、記憶ノード部の容量をよ
り増加させることができる。
【００２９】請求項９は、請求項１〜８のいずれかの構
成において、ＧＮＤ配線層を２層構造を有するように構
成する。
【００３０】請求項１０は、請求項１または２の構成に
おいて、第１の配線層の下方の半導体基板上に形成され
た、ゲート電極を含む第２の配線層をさらに備えるよう
に構成する。この場合、第１の配線層を、半導体基板お
よび第２の配線層に接触する下層と、その下層上に形成
された上層とを含むように構成する。また、ＧＮＤ配線
層を、誘電体膜を介して上記下層および上層の側端面を
覆うように形成する。このように、記憶ノード部を含む
第１の配線層を、下層と上層との２層構造によって形成
するとともに、その下層および上層の側端面を誘電体膜
を介して覆うようにＧＮＤ配線層を形成することによ
り、第１の配線層の下層および上層の側端面も記憶ノー
ド部の容量として使用することができる。これにより、
記憶ノード部の表面積が下層および上層の側端面の長さ
分だけ増加するので、より記憶ノードの容量を増加させ
ることができる。それにより、よりソフトエラー耐性を
向上させることができる。
【００３１】請求項１１は、請求項１０の構成におい
て、下層を電源配線部を含むように構成する。
【００３２】請求項１２は、請求項１０の構成におい
て、上層を電源配線部を含むように構成する。
【００３３】請求項１３は、請求項１０〜１２のいずれ
かの構成において、上層を高抵抗配線部を含むように構
成するとともに、下層を上層よりも厚くなるように構成
する。このように構成することによって、厚みの薄い上
層によって高抵抗配線部の抵抗値を高くすることがで
き、かつ、厚みの厚い下層の側端面と薄い上層の側端面
とによって記憶ノードの容量を増加させることができ
る。
【００３４】請求項１４は、請求項１０の構成におい
て、下層と同一の層からなるビット線引出し電極を含む
ように構成する。このように構成すれば、同一の層をパ
ターニングすることによって第１の配線層の下層とビッ
ト線引出し電極とを同時に形成することができ、それに
より製造プロセスを簡略化することができる。
【００３５】請求項１５は、請求項１０の構成におい
て、第２の配線層および半導体基板と、第１の配線層と
の間に形成され、第２の配線層および半導体基板と第１
の配線層とを接続する第１のコンタクトホールを有する
第１の層間絶縁膜をさらに備えるように構成する。その
第１のコンタクトホールの径を、下層の厚みと上層の厚
みと誘電体膜の厚みとの和の２倍よりも大きく、かつ、
下層の厚みと上層の厚みとＧＮＤ配線層の厚みと誘電体
膜の厚みとの和の２倍よりも小さくする。このように、
第１のコンタクトホールの径を、下層の厚みと上層の厚
みと誘電体膜の厚みとの和の２倍よりも大きくすること
によって、第１のコンタクトホールの内側面に沿って、
下層および上層からなる第１の配線層と誘電体膜とが形
成される。これにより、第１の配線層に含まれる記憶ノ
ードの容量を著しく増加させることができる。また、第
１のコンタクトホールの径を、下層の厚みと上層の厚み
とＧＮＤ配線層の厚みと誘電体膜の厚みとの和の２倍よ
りも小さくすることによって、ＧＮＤ配線層を形成した
場合に、ＧＮＤ配線層によって第１のコンタクトホール
内をすべて充填することができる。その結果、ＧＮＤ配
線層の上面を平坦化することができる。それにより、後
のプロセスにおいてＧＮＤ配線層の上方に配線層を形成
した場合にその配線層のパターニングが容易になる。
【００３６】請求項１６は、メモリセルを含む半導体装
置の製造方法であって、以下の工程を備える。半導体基
板上に、高抵抗配線部と記憶ノード部とを含む第１の配
線層をメモリセルの中心に対して点対称になるように形
成する。第１の配線層上に、誘電体膜を介在して、ＧＮ
Ｄ配線層を形成する。また、メモリセルを、ワード線の
延びる方向に、同一のレイアウトで隣接して複数個形成
する。請求項１６に記載の製造方法では、このように、
記憶ノード部を含む第１の配線層上に誘電体膜を介在し
てＧＮＤ配線層を形成することによって、その記憶ノー
ド部とＧＮＤ配線層と誘電体膜とによって記憶ノード部
の容量素子が構成される。これにより、記憶ノード部の
容量を著しく増加させることができる。また、第１の配
線層をメモリセルの中心に対して点対称になるように形
成することによって、メモリセルを構成する左右のイン
バータのバランスが良くなり、この結果、記憶保持特性
を安定化させることができる。また、メモリセルを、ワ
ード線の延びる方向に、同一のレイアウトで隣接して複
数個形成することによって、形成されるパターンが連続
した抜きパターンになる。これにより、パターンが袋小
路状になる場合に比べて、フォトレジストのパターニン
グが容易となり、その結果、高抵抗部のパターニングの
際に高抵抗部の幅が大きくなるという不都合を防止する
ことができる。
【００３７】請求項１７は、請求項１６の構成におい
て、上記第１の配線層およびＧＮＤ配線層を形成する工
程が以下の工程を含むように構成する。まず、半導体基
板上に層間絶縁膜を形成する。そしてその層間絶縁膜上
に第１の配線層および誘電体膜を順次形成した後、その
誘電体膜上に第１のＧＮＤ配線層を形成する。第１のＧ
ＮＤ配線層と誘電体膜と層間絶縁膜とをパターニングす
ることにより半導体基板の表面に達するコンタクトホー
ルを形成する。コンタクトホールを埋込むとともに第１
の配線層の上面を覆うように、第２のＧＮＤ配線層を形
成する。このように、コンタクトホール形成前に第１の
ＧＮＤ配線層を形成することによって、コンタクトホー
ルを形成した後に基板表面の自然酸化膜を除去するエッ
チングを行なう際、誘電体膜が第１のＧＮＤ配線層によ
って保護される。これにより、そのエッチングによって
誘電体膜の膜厚が薄くなるのを防止することができ、そ
れにより記憶ノードの容量を安定して形成することがで
きる。
【００３８】請求項１８は、請求項１６または１７の構
成において、第１の配線層の形成に先立って、以下の工
程を行なう。すなわち、半導体基板の主表面に、ＧＮＤ
領域となる第１の不純物領域と第２の不純物領域とを互
いに別個独立に形成する。１つのメモリセル内の第１お
よび第２の不純物領域を隣接するメモリセルの第１およ
び第２の不純物領域とは別個に形成する。このように、
１つのメモリセル内の第１および第２の不純物領域を隣
接するメモリセルの第１および第２の不純物領域とは別
個に形成することにより、１つのメモリセルの第１およ
び第２の不純物領域に、隣接するメモリセルから電流が
流れ込まないので、ＧＮＤ電位が上昇するのを抑制する
ことができる。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００４０】（実施の形態１）図１は本発明の実施の形
態１によるＳＲＡＭのメモリセル部の平面レイアウト図
であり、図２は図１の１００−１００線に沿った断面図
である。図３および図４は、実施の形態１によるメモリ
セルを複数個配置する場合のレイアウトを示した平面図
である。まず、図１および図２を参照して、実施の形態
１によるＳＲＡＭのメモリセル部の断面構造について説
明する。
【００４１】この実施の形態１によるメモリセルでは、
Ｎ- 型シリコン基板１の表面にＰ-型ウェル領域４が形
成されている。また、Ｐ- 型ウェル領域４の表面の所定
領域には素子分離のためのフィールド絶縁膜２が形成さ
れている。フィールド絶縁膜２によって囲まれる活性領
域には、所定の間隔を隔ててＮ+ 型ソース／ドレイン領
域８ａ、８ｂ、８ｃおよび８ｄが形成されている。Ｎ+
型ソース／ドレイン領域８ａ〜８ｄのチャネル領域側に
は、Ｎ- 型ソース／ドレイン領域６が形成されている。
Ｎ- 型ソース／ドレイン領域６と、Ｎ+ 型ソース／ドレ
イン領域８ａ〜８ｄとによって、ＬＤＤ（Lightly Dope
d Drain ）構造のソース／ドレイン領域が構成される。
【００４２】ソース／ドレイン領域８ａと８ｂとの間に
位置するチャネル領域上にはゲート絶縁膜３０を介して
ワード線５ａが形成されている。Ｎ+ 型ソース／ドレイ
ン領域８ｂと８ｃとの間に位置するチャネル領域上には
ゲート絶縁膜３０を介してドライバトランジスタのゲー
ト電極５ｂが形成されている。Ｎ+ 型ソース／ドレイン
領域８ｃと８ｄとの間に位置するチャネル領域上にはゲ
ート絶縁膜３０を介してドライバトランジスタのゲート
電極５ｃが形成されている。またフィールド絶縁膜２上
にはゲート絶縁膜３０を介してワード線５ｄが形成され
ている。ワード線５ａおよび５ｄと、ゲート電極５ｂお
よび５ｃとの側表面にはサイドウォール酸化膜７が形成
されている。また、全面を覆うように、ＳｉＯ2 膜から
なる層間絶縁膜９が形成されている。層間絶縁膜９の所
定領域にはコンタクトホール１３ａ、１０ａおよび１０
ｃがそれぞれ形成されている。
【００４３】コンタクトホール１３ａ内には、Ｎ+ 型ソ
ース／ドレイン領域８ａに接触するとともにコンタクト
ホール１３ａ内を充填するようにビット線コンタクトパ
ッド１４ａが形成されている。また、コンタクトホール
１０ａの内側面に沿って、Ｎ + 型ソース／ドレイン領域
８ｂおよびゲート電極５ｂに接触するように記憶ノード
部１１ｃが形成されている。記憶ノード部１１ｃと連続
するように高抵抗部１１ａが形成されている。高抵抗部
１１ａと記憶ノード部１１ｃとに連続するようにＶCC配
線部１１ｅ、１１ｆも層間絶縁膜９の上部表面上に形成
されている。記憶ノード部１１ｃと高抵抗部１１ａとＶ
CC配線部１１ｅ、１１ｆとは、２００〜１０００Å程度
の膜厚を有する同一の多結晶シリコン膜からなる。
【００４４】記憶ノード部１１ｃと高抵抗部１１ａと層
間絶縁膜９の上部表面とを覆うように誘電体膜１２が形
成されている。誘電体膜１２は、シリコン窒化膜（Ｓｉ
3 Ｎ 4 ）１２ａと、シリコン酸化膜（ＳｉＯ2 またはＳ
ｉＯＮ）１２ｂとの２層によって構成されている。コン
タクトホール１０ａ内を充填するとともに、コンタクト
ホール１３ｃ内でＮ+ 型ソース／ドレイン領域８ｄに電
気的に接触するようにＧＮＤ配線１４ｂが形成されてい
る。ビット線コンタクトパッド１４ａとＧＮＤ配線１４
ｂとは、１０００〜２０００Å程度の膜厚を有する同一
の多結晶シリコン膜をパターニングすることによって形
成されている。
【００４５】また、ビット線コンタクトパッド１４ａと
ＧＮＤ配線１４ｂと誘電体膜１２とを覆うように層間絶
縁膜１６が形成されている。層間絶縁膜１６の、ビット
線コンタクトパッド１４ａ上に位置する領域にはビット
線コンタクトホール１７ａが形成されている。そのビッ
ト線コンタクトホール１７ａ内でビット線コンタクトパ
ッド１４ａに電気的に接触するとともに層間絶縁膜１６
の上部表面上に沿って延びるようにビット線１８ａが形
成されている。ビット線１８ａはアルミニウムなどから
なる第１メタル配線によって形成されている。図２で
は、ビット線１８ａのみ示されているが、実際には、図
１に示すように、１つのメモリセル内にビット線１８ａ
と１８ｂとが間隔を隔てて互いに平行に延びるように形
成されている。
【００４６】上記のように、実施の形態１によるＳＲＡ
Ｍのメモリセルでは、コンタクトホール１０ａの内側面
に沿うように記憶ノード部１１ｃが形成されるととも
に、その記憶ノード部１１ｃの表面を覆うように誘電体
膜１２が形成される。そして、コンタクトホール１０ａ
内の誘電体膜１２の表面を覆うようにＧＮＤ配線１４ｂ
が形成される。これにより、コンタクトホール１０ａ内
の内側表面に沿って、記憶ノード部１１ｃと誘電体膜１
２とＧＮＤ配線１４ｂとによってキャパシタが構成され
る。その結果、記憶ノード部１１ｃの容量を著しく増加
させることができる。それにより、メモリセルサイズが
縮小化された場合にも、ソフトエラー耐性を著しく向上
させることができる。
【００４７】また、実施の形態１によるメモリセルで
は、図３および図４に示すように、メモリセルは、ワー
ド線５ａおよび５ｄの延びる方向に、同一のレイアウト
で隣接して複数個配置されている。この場合の効果につ
いて図５および図６を参照して以下に説明する。図５
は、活性領域と、１層目の多結晶シリコン層からなるワ
ード線およびゲート電極の配置を示しており、図６は２
層目の多結晶シリコンからなる記憶ノード部と高抵抗部
と電源配線部との配置を示している。図５および図６に
示すように、本発明では、ワード線５ａおよび５ｄの延
びる方向に、同一のレイアウトでメモリセルが隣接して
形成されている。これにより、図６１および図６２に示
した従来の場合と異なり、２層目の多結晶シリコンのパ
ターンが高抵抗部において袋小路状のパターンにはなら
ず連続した抜きパターンになる。これにより、図６２に
示した場合と異なり、フォトレジストのパターニングが
容易になるという効果がある。
【００４８】すなわち、図６に示した実施の形態１によ
るメモリセルの配置では、袋小路部がなく連続した抜き
パターンになるため、解像力が低下するという不都合が
生じない。その結果、良好にパターニングを行なうこと
ができる。その結果、図６に示す高抵抗部１１ａも設計
どおりの寸法に正確に形成することができ、図６２の場
合のような高抵抗部の抵抗値が低下するという問題も解
消される。その結果、より広い記憶ノード部１１ｃの面
積を確保することができる。これにより、記憶ノード部
の容量が低下するのを有効に防止することができる。
【００４９】また、実施の形態では、図６に示すよう
に、記憶ノード部１１ｃおよび１１ｄと、高抵抗部１１
ａおよび１１ｂとを、メモリセルの中心に対して点対称
に配置することによって、メモリセルを構成する左右の
インバータのバランスが良くなる。その結果、記憶保持
特性を安定化させることができる。また、本実施の形態
では、図６に示すように、メモリセルを同一レイアウト
で横方向に隣接して配置することによって、図６２に示
した場合と異なり、記憶ノード部１１ｃと隣接するメモ
リセルの高抵抗部１１ｂとの間の距離Ｄ２を最小加工寸
法で形成すればよい。このため、図６２に示した従来の
場合のように、隣接するメモリセルの記憶ノード部１１
１ｃ間のスペースを確保するために記憶ノード部１１１
ｃの長さＷ NODEが制限されることがない。つまり、図６
に示したような配置を行なうことによって、記憶ノード
部１１ｃの横方向の長さＷNODEを図６２に示した従来の
場合に比べてより長くとることが可能となる。これによ
り、記憶ノード部１１ｃの面積を増加させることがで
き、その分記憶ノードの容量を増加させることができ
る。
【００５０】また、図５に示した実施の形態１による活
性領域３の平面形状によって、ドライバトランジスタの
活性領域の幅ＷＤを大きくとることができる。それによ
り、ドライバトランジスタの電流量が増加し、その結
果、セルレシオと呼ばれるドライバトランジスタとアク
セストランジスタとのコンダクタンス比（電流比）を大
きくすることができる。それにより、インバータのゲイ
ンを大きくすることができ、インバータ出力の遷移部分
の傾きが鋭くなるので、メモリセル動作の安定化を図る
ことが可能である。
【００５１】また、図６に示したようなレイアウトで
は、１つのメモリセル内の記憶ノード部１１ｃと隣接す
るメモリセル内の記憶ノード部１１ｄとが図６２の場合
と異なり、ずれて配置されている。このため、１つのメ
モリセル内の記憶ノード部１１ｃと隣接するメモリセル
内の記憶ノード部１１ｄとの最も近接して対向する部分
の面積が小さくなる。これにより、１つのメモリセル内
の記憶ノード部１１ｃと隣接するメモリセル内の記憶ノ
ード部１１ｄとが、導電性微小異物やフォトレジストの
現像不良によるパターンニング不良などによりショート
する確率を低減することができ、この種の不良が発生す
るのを防止することができる。
【００５２】また、本実施の形態では、図１に示したＧ
ＮＤ配線１４ｂを、上下および横方向に隣接するメモリ
間で接続するように構成する。これにより、メモリセル
のＧＮＤ電位をより安定化することができ、その結果セ
ル動作も安定化することができる。
【００５３】また、本実施の形態では、ＧＮＤ領域を構
成するＮ+ 型ソース／ドレイン領域８ｄを、図５に示す
ように、１つのメモリセル内で別個独立に形成するとと
もに、隣接するメモリセルのＧＮＤ領域とも別個独立に
形成する。これにより、ＧＮＤ領域を隣接するメモリセ
ルと共有しないので、隣接するメモリセルのカラム電流
（メモリセルを流れる電流）がＧＮＤ領域を構成するＮ
+ 型ソース／ドレイン領域８ｄに流れ込まない。それに
より、ＧＮＤ電位が上昇するのを有効に抑制することが
でき、その結果、ＧＮＤ電位の安定化を図ることができ
る。また、本実施の形態では、図２に示すように、コン
タクトホール１０ａの直径を、記憶ノード部１１ｃの厚
みと誘電体膜１２の厚みとの和の２倍よりも大きく、か
つ、記憶ノード部１１ｃの厚みと誘電体膜１２の厚みと
ＧＮＤ配線層１４ｂの厚みとの和の２倍よりも小さく設
定する。このように、記憶ノード部１１ｃの厚みと誘電
体膜１２の厚みとの和の２倍よりもコンタクトホール１
０ａの直径を大きくすることによって、コンタクトホー
ル１０ａの内側面に沿って記憶ノード部１１ｃおよび誘
電体膜１２が形成される。その結果、コンタクトホール
１０ａの内側面に沿って、記憶ノード部１１ｃと誘電体
膜１２とＧＮＤ配線１４ｂとからなるキャパシタを形成
することができ、それにより、記憶ノード部１１ｃの容
量を著しく増加させることができる。その一方、コンタ
クトホール１０ａを、記憶ノード部１１ｃの厚みと誘電
体膜１２の厚みとＧＮＤ配線１４ｂの厚みとの和の２倍
よりも小さくすることによって、ＧＮＤ配線１４ｂを形
成した場合に、コンタクトホール１０ａ内をＧＮＤ配線
１４ｂによって充填することができる。これにより、Ｇ
ＮＤ配線１４ｂの上部表面を平坦化することができ、そ
の結果、ＧＮＤ配線１４ｂの上層を形成する際のパター
ニングが容易になる。
【００５４】また、図２に示したコンタクトホール１３
ｃの直径は、ＧＮＤ配線１４ｂの厚みの２倍よりも小さ
くすることが望ましい。このように構成することによ
り、ＧＮＤ配線１４ｂを形成する際にコンタクトホール
１３ｃを完全に充填することができる。その結果、上層
のパターニングが容易になる。
【００５５】また、本実施の形態では、図２および図５
に示すように、ワード線５ｄと、ＧＮＤ領域を構成する
Ｎ+ 型ソース／ドレイン領域８ｄとが平面的に重ならな
いように形成されている。つまり、ワード線５ｄの下に
はフィールド絶縁膜２が形成されている。このため、ワ
ード線５ｄ下にゲート絶縁膜３０を介してＮ+ 型ソース
／ドレイン領域８ｄが形成されている場合に比べて、ワ
ード線５ｄの寄生容量を低減することができる。その結
果、ワード線５ｄのＲＣ遅延を低減することができる。
【００５６】なお、図２に示したＳｉＯ2 膜からなる層
間絶縁膜９の膜厚はできるだけ厚い方が望ましい。層間
絶縁膜９の膜厚を厚くすることによって、コンタクトホ
ール１０ａの側面に沿って形成される記憶ノード部１１
ｃの長さが長くなり、これにより、記憶ノード部１１ｃ
の容量をその分増加させることができる。
【００５７】次に、図７〜図１６を参照して、実施の形
態１によるＳＲＡＭのメモリセルの製造プロセスについ
て説明する。なお、図７、図９、図１１、図１３、図１
５の１００−１００線に沿った断面図がそれぞれ図８、
図１０、図１２、図１４、図１６に示される。まず、図
７および図８に示すように、Ｎ- 型シリコン基板１上
に、たとえばＬＯＣＯＳ（Local Oxidation of Silico
n）法を用いてＳｉＯ2 膜からなる２０００〜５０００
Å程度の膜厚を有するフィールド絶縁膜２を形成する。
このフィールド絶縁膜２は、たとえば、ＳｉＯ2 膜（図
示せず）をパッド膜とし、その上に堆積されたＳｉ3 Ｎ
4 膜（図示せず）を耐酸化性マスクとして用いて選択的
に熱酸化することにより形成する。
【００５８】その後、パッド膜およびＳｉ3 Ｎ4 膜を除
去することによって、Ｎ- 型シリコン基板１の表面の活
性領域３を露出させる。この後、Ｎ- 型シリコン基板１
の主表面に、たとえばボロンなどのＰ型不純物を２００
〜７００ＫｅＶで、１×１０ 12〜１×１０13ｃｍ-2程度
で注入する。さらに、ボロンなどのＰ型不純物を３０〜
７０ＫｅＶ程度で３×１０12ｃｍ-2程度注入することに
より、アクセストランジスタおよびドライバトランジス
タのしきい値電圧の設定を行なう。このようにして、Ｎ
- 型シリコン基板１の主表面に、１０16〜１０18／ｃｍ
3 程度の不純物濃度を有するＰ- 型ウェル領域４が形成
される。
【００５９】次に、図９および図１０に示すように、Ｎ
- 型シリコン基板１の表面を熱酸化することによって、
ＳｉＯ2 膜からなる約４０〜１００Åの膜厚を有するゲ
ート絶縁膜３０を形成する。そのゲート絶縁膜３０上
に、ＬＰＣＶＤ（Low PressureChemical Vapor Deposit
ion）法を用いて、たとえば、ホスフィン（ＰＨ3 ）な
どのガスを混入することによって、リン濃度約１．０〜
８．０×１０20ｃｍ-3で５００〜２０００Å程度の厚み
を有する、リンドープト多結晶シリコン膜を堆積する。
このリンドープト多結晶シリコン膜は第１層目の多結晶
シリコン膜を構成する。
【００６０】そして、フォトリソグラフィ技術と反応性
イオンエッチング（Reactive Ion Etching：ＲＩＥ）法
とを用いて、上記したリンドープト多結晶シリコン膜と
その下のゲート絶縁層とをパターニングする。これによ
り、ワード線５ａ、５ｄと、ドライバトランジスタのゲ
ート電極５ｂ、５ｃと、ゲート絶縁膜３０とを形成す
る。なお、ワード線５ａ、５ｄと、ゲート電極５ｂおよ
び５ｃとを、たとえばタングステンシリサイド（ＷＳｉ
2 ）膜などの金属シリサイド膜と、リンドープト多結晶
シリコン膜とからなるいわゆるポリサイド配線によって
形成してもよい。
【００６１】この後、ゲート電極５ｂおよび５ｃと、ワ
ード線５ａおよび５ｄとをマスクとして、Ｎ- 型シリコ
ン基板１の表面に、砒素（Ａｓ）を３０〜７０ＫｅＶ程
度で４５°の注入角度でウエハを回転させながら、１．
０〜５．０×１０13ｃｍ-2のドーズ量で注入する。これ
により、１０17〜１０19／ｃｍ3 程度の不純物濃度を有
するＮ- 型ソース／ドレイン領域６を形成する。さら
に、全面に、ＬＰＣＶＤ法を用いて５００〜２０００Å
程度の膜厚でＳｉＯ2 膜（図示せず）を堆積した後、そ
のＳｉＯ2 膜をＲＩＥ法を用いて異方性エッチングす
る。これにより、ワード線５ａおよび５ｄとゲート電極
５ｂおよび５ｃとの側面に、５００〜２０００Å程度の
幅のサイドウォール酸化膜７を形成する。
【００６２】この後、ゲート電極５ｂおよび５ｃとワー
ド線５ａおよび５ｄと、サイドウォール酸化膜７とをマ
スクとして、Ｎ- 型シリコン基板１の主表面に、砒素
（Ａｓ）を５０ＫｅＶで１．０〜５．０×１０15ｃｍ-2
程度のドーズ量で注入する。これにより、Ｎ+ 型ソース
／ドレイン領域８ａ〜８ｄを形成する。このＮ+ 型ソー
ス／ドレイン領域は１０20〜１０21／ｃｍ3 程度の不純
物濃度を有する。このようにして、低濃度のＮ- 型ソー
ス／ドレイン領域６と、高濃度のＮ+ 型ソース／ドレイ
ン領域８ａ〜８ｄとからなる、ＬＤＤ構造のソース／ド
レイン領域が形成される。
【００６３】次に、図１１および図１２に示すように、
全面にＬＰＣＶＤ法を用いて１０００〜１００００Å程
度の厚みを有するＳｉＯ2 膜からなる層間絶縁膜９を形
成する。フォトリソグラフィ技術とＲＩＥ法とを用い
て、層間絶縁膜９の所定領域を選択的に除去することに
よって、Ｎ+ 型ソース／ドレイン領域８ｂとゲート電極
５ｂおよび５ｃとの一部を露出させるようなコンタクト
ホール１０ａと１０ｂとを形成する。
【００６４】そして、その露出されたゲート電極５ｂお
よび５ｃの上部表面とソース／ドレイン領域８ｂの表面
とに形成された自然酸化膜を、フッ酸（ＨＦ）などを用
いて除去する。
【００６５】その後、ＬＰＣＶＤ法を用いて、２００〜
１０００Å程度の膜厚を有する第２層目の多結晶シリコ
ン膜（図示せず）を堆積した後、フォトリソグラフィ技
術とＲＩＥ法とを用いて、パターニングする。この後、
たとえば、リン（Ｐ）を３０ＫｅＶで１．０×１０12ｃ
ｍ-2〜１．０×１０14ｃｍ-2程度のドーズ量で第２層目
の多結晶シリコン膜にイオン注入する。
【００６６】さらに、図１３および図１４に示すよう
に、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングしたフォトレジスト１９を形成する。フォトレ
ジスト１９をマスクとして、たとえば砒素（Ａｓ）を２
０ＫｅＶ程度で１．０×１０14〜１．０×１０15ｃｍ-2
程度のドーズ量で第２層目の多結晶シリコン膜に注入す
ることによって、低い抵抗値を有する、記憶ノード部１
１ｃ、１１ｄとＶCC配線部１１ｅ、１１ｆとを形成す
る。フォトレジスト１９で覆われた部分はＡｓが注入さ
れないので、高い抵抗値を有する高抵抗部１１ａおよび
１１ｂとなる。この高抵抗部１１ａおよび１１ｂは、約
１００ＭΩ〜１０ＴΩ／本の抵抗値、低抵抗部（記憶ノ
ード部１１ｃおよび１１ｄ、ＶCC配線部１１ｅおよび１
１ｆ）は、約１ｋΩ〜１００ｋΩ／□のシート抵抗値を
有する。なお、記憶ノード部１１ｃおよび１１ｄによっ
て、ドライバトランジスタのゲート電極５ｂおよび５ｃ
は、Ｎ + 型ソース／ドレイン領域８ｂに接続される。
【００６７】この後、図１５および図１６に示すよう
に、たとえばＬＰＣＶＤ法を用いて、５０〜２００Å程
度の厚みを有するシリコン窒化膜（Ｓｉ3 Ｎ4 ）１２ａ
を堆積する。そして、たとえば、約７５０〜９００℃の
温度条件下で水素雰囲気中でこのシリコン酸化膜１２ａ
の表面を酸化することによって、シリコン酸化膜（Ｓｉ
Ｏ2 またはＳｉＯＮ）１２ｂを形成する。これにより、
シリコン窒化膜１２ａとシリコン酸化膜１２ｂとからな
る誘電体膜１２を形成する。なお、誘電体膜１２は、Ｓ
ｉ3 Ｎ4 膜１２ａ／ＳｉＯ2 膜１２ｂの２層膜に限ら
ず、ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜などからなる単層膜
を用いてもよいし、ＳｉＯ2 膜／Ｓｉ3 Ｎ4膜／ＳｉＯ
2 膜などの複合膜やその他の誘電率の高い高誘電体膜を
用いてもよい。
【００６８】この後、フォトリソグラフィ技術とＲＩＥ
法とを用いてビット線直接コンタクトホール１３ａおよ
び１３ｂと、ＧＮＤ直接コンタクトホール１３ｃおよび
１３ｄとを形成する。
【００６９】そして、ビット線直接コンタクトホール１
３ａ、１３ｂ内に露出したＮ+ 型ソース／ドレイン領域
８ａ上と、ＧＮＤ直接コンタクトホール１３ｃ、１３ｄ
内に露出したＮ+ 型ソース／ドレイン領域８ｂの表面上
とに形成された自然酸化膜を、フッ酸（ＨＦ）などを用
いて除去する。その後、ＬＰＣＶＤ法を用いて第３層目
の多結晶シリコン膜となるリンドープト多結晶シリコン
膜（図示せず）を形成する。このリンドープト多結晶シ
リコン膜は、１０００〜２０００Å程度の厚みで、リン
濃度を、１．０〜８．０×１０20ｃｍ-3程度になるよう
に形成する。そして、フォトリソグラフィ技術とＲＩＥ
法とを用いてそのリンドープト多結晶シリコン膜をパタ
ーニングすることによって、ビット線コンタクトパッド
１４ａ、１４ｃと、ＧＮＤ配線１４ｂとを形成する。
【００７０】なお、本実施の形態では、ビット線コンタ
クトパッド１４ａ、１４ｃおよびＧＮＤ配線１４ｂを、
リンドープト多結晶シリコン膜のみによって形成した
が、本発明はこれに限らず、たとえばタングステンシリ
サイド膜などの金属シリサイド膜とリンドープト多結晶
シリコン膜とからなるいわゆるポリサイド配線を用いて
もよい。
【００７１】この後、通常のＬＳＩと同様、図１および
図２に示したように、層間絶縁膜１６を形成した後、そ
の層間絶縁膜１６の所定領域にビット線コンタクトホー
ル１７ａおよび１７ｂを形成する。そして、そのビット
線コンタクトホール１７ａおよび１７ｂを介してＮ+ 型
ソース／ドレイン領域８ａに電気的に接続するように、
アルミニウム配線からなるビット線１８ａおよび１８ｂ
を形成する。
【００７２】このようにして、実施の形態１によるＳＲ
ＡＭのメモリセルは完成される。 （実施の形態２）図１７〜図１９は、実施の形態２によ
るメモリセル部の製造プロセスを説明するための平面レ
イアウト図および断面図である。図２０は、本発明の実
施の形態２によるＳＲＡＭのメモリセル部の平面レイア
ウト図であり、図２１は図２０の１００−１００線に沿
った断面図である。まず、図２１を参照して、実施の形
態２による構造について説明する。この実施の形態２
は、基本的には図２に示した実施の形態１による構造と
同じである。ただし、実施の形態２では、ＶCC配線１１
ｅおよび１１ｆを覆うようにＳｉＯ2 膜２０が形成され
ている。そして、このＳｉＯ2 膜２０を覆うように、誘
電体膜１２が形成されている。このように、第２層目の
多結晶シリコン膜であるＶCC配線１１ｅおよび１１ｆを
覆うように、ＳｉＯ2 膜２０および誘電体膜１２を形成
することによって、誘電体膜１２上に形成される第３の
多結晶シリコン膜をパターニングする際のエッチング時
に、オーバエッチングした場合誘電体膜１２およびＳｉ
Ｏ2 膜がエッチングストッパ膜となる。この場合、エッ
チングストッパ膜が誘電体膜１２のみの場合に比べて、
オーバエッチングを行なった場合にもエッチングストッ
パ膜がなくなるのを有効に防止することができる。これ
により、オーバエッチングを行なった場合にエッチング
ストッパ膜が消失して第２層目の多結晶シリコン膜が断
線するという問題点を回避することができる。
【００７３】次に、図１７〜図１９を参照して、実施の
形態２によるメモリセル部の製造プロセスを説明する。
この実施の形態２によるメモリセル部の製造プロセスで
は、まず、図７〜図１４に示した実施の形態１による製
造プロセスと同様のプロセスを行なう。この後、図１７
および図１８に示すように、全面に２００〜１０００Å
程度の厚みを有するＳｉＯ2 膜２０を堆積する。この
後、ＳｉＯ2 膜２０上の所定領域にフォトリソグラフィ
技術を用いて所定形状にパターニングされた図１９に示
すようなフォトレジスト２１を形成する。フォトレジス
ト２１をマスクとして、ＲＩＥ法を用いてＳｉＯ2 膜２
０をドライエッチングすることによって、図１９に示さ
れるようなパターニングされたＳｉＯ2 膜２０を形成す
る。この後フォトレジスト２１を除去する。
【００７４】そして、上記した実施の形態１と同様、図
２１に示すように、誘電体膜１２を設ける。その誘電体
膜１２上に第３層目の多結晶シリコン膜を形成した後パ
ターニングを行なう。これにより、ＧＮＤ配線１４ｂと
ビット線コンタクトパッド１４ａとを形成する。このビ
ット線コンタクトパッド１４ａとＧＮＤ配線１４ｂとを
パターニングする際のエッチング時に、上述したよう
に、ＳｉＯ2 膜２０と誘電体膜１２との２つの膜がエッ
チングストッパ膜となる。これにより、誘電体膜１２の
みがエッチングストッパ膜となる実施の形態１の場合と
比べて、エッチングストッパ膜が消失しにくい。その結
果、第２層目の多結晶シリコン膜を構成するＶCC配線１
１ｅおよび１１ｆが断線するのを有効に防止することが
できる。
【００７５】（実施の形態３）図２２は実施の形態３に
よるメモリセル部の製造プロセスを説明するための平面
レイアウト図であり、図２３は図２２の１００−１００
線に沿った断面図である。図２４は、本発明の実施の形
態３によるＳＲＡＭのメモリセル部の平面レイアウト図
であり、図２５は図２４の１００−１００線に沿った断
面図である。まず、図２４および図２５を参照して、こ
の実施の形態３による構造について説明する。この実施
の形態３では、実施の形態２と同様、ＶCC配線１１ｅお
よび１１ｆを覆うようにＳｉＯ2 膜２０が形成されてい
る。また、この実施の形態３では、第２層目の多結晶シ
リコン膜を構成する記憶ノード部１１ｃおよび高抵抗部
１１ａの上面および側面ならびに下面に沿って誘電体膜
１２を介してＧＮＤ配線２４０ｂが形成されている。こ
れにより、記憶ノード部１１ａと、誘電体膜１２と、Ｇ
ＮＤ配線２４０ｂとによって構成されるキャパシタの表
面積を実施の形態１および２に比べて増加させることが
できる。その結果、記憶ノード容量をより増加させるこ
とができ、それによりソフトエラー耐性をより向上させ
ることができる。また、上記した実施の形態２と同様、
ＳｉＯ2 膜２０が設けられているので、第３層目の多結
晶シリコン膜であるＧＮＤ配線２４０ｂをパターニング
する際にオーバエッチングしたとしても、下層のＶCC配
線１１ｅおよび１１ｆの表面が露出されて断線するとい
う不都合も生じない。
【００７６】次に、図２２および図２３を参照して、実
施の形態３による製造プロセスについて説明する。実施
の形態３による製造プロセスとしては、まず、図１８お
よび図１９に示した実施の形態２による製造プロセスと
同様のプロセスを行なう。この後、図２２および図２３
に示すように、フォトレジスト２１をマスクとして、た
とえばフッ酸（ＨＦ）を用いてＳｉＯ2 膜２０と、Ｓｉ
Ｏ2 膜からなる層間絶縁膜９とを選択的に除去する。こ
れにより、層間絶縁膜９に凹部９ａおよび９ｂを形成す
ることにより、第２層目の多結晶シリコン膜を構成する
記憶ノード部１１ｃおよび高抵抗部１１ａの側面と底面
とを露出させる。この後フォトレジスト２１を除去す
る。この後、上記した実施の形態１および２と同様のプ
ロセスを経ることによって図２５に示されるような実施
の形態３による構造が完成される。この場合、誘電体膜
１２およびＧＮＤ配線２４０ｂは、上記露出された記憶
ノード部１１ｃおよび高抵抗部１１ａの側面と下面と上
面とに沿って形成されるので、記憶ノード部１１ｃの記
憶容量を著しく増加させることができる。
【００７７】（実施の形態４）図２６および図２８と、
図２７および図２９とは、実施の形態４による製造プロ
セスを説明するための平面レイアウト図および断面図で
ある。図３０は、本発明の実施の形態４によるＳＲＡＭ
のメモリセル部の平面レイアウト図であり、図３１は図
３０の１００−１００線に沿った断面図である。まず、
図３０および図３１を参照して、この実施の形態４の構
造では、第３層目の多結晶シリコン膜を２層構造に構成
する。この２層膜をパターニングすることによって、多
結晶シリコン膜１４０ａと多結晶シリコン膜１４ａとか
らなるビット線コンタクトパッドと、多結晶シリコン膜
１４０ｂと多結晶シリコン膜１４ｂとからなるＧＮＤ配
線とが形成される。このように第３層目の多結晶シリコ
ン膜を２層構造に構成することによって、第３層目の多
結晶シリコン膜の上層を形成する前に、コンタクトホー
ル１３ａおよび１３ｃ内のＮ+ 型ソース／ドレイン領域
８ａおよび８ｄの表面に形成される自然酸化膜を除去す
る際に、誘電体膜１２が第３層目の多結晶シリコン膜の
下層によって保護される。このため、第３層目の多結晶
シリコン膜の上層を堆積する前のフッ酸（ＨＦ）などの
自然酸化膜除去プロセスによって誘電体膜１２が膜減り
するのを防止することができる。これにより、第３層目
の多結晶シリコン膜をパターニングする際にエッチング
ストッパ膜が消失して第２層目の多結晶シリコン膜が断
線するという不都合を防止することができる。これと同
時に、誘電体膜１２の膜厚を安定して形成することがで
きるので、記憶ノード容量を安定して形成することがで
きる。
【００７８】次に、図２６〜図２９を参照して、実施の
形態４による製造プロセスを説明する。実施の形態４に
よる製造プロセスとしては、まず、図１３および図１４
に示した実施の形態１と同様のプロセスを用いてまず図
１４に示す工程までを行なう。その後、図２６および図
２７に示すように、誘電体膜１２を形成する。誘電体膜
１２上に、第３層目の多結晶シリコン膜の下層となる、
１００〜５００Å程度の膜厚と、１．０〜８．０×１０
20ｃｍ-3程度のリン濃度とを有するリンドープト多結晶
シリコン膜１４０を形成する。リンドープト多結晶シリ
コン膜１４０上の所定領域に、フォトリソグラフィ技術
を用いてフォトレジスト２２を形成する。
【００７９】フォトレジスト２２をマスクとして、たと
えばＲＩＥ法を用いてリンドープト多結晶シリコン膜１
４０、誘電体膜１２およびＳｉＯ2 膜からなる層間絶縁
膜９を連続的にエッチングする。これにより、図２８お
よび図２９に示されるような、ビット線直接コンタクト
ホール１３ａ、１３ｂと、ＧＮＤ直接コンタクトホール
１３ｃおよび１３ｄを形成する。さらに、コンタクトホ
ール１３ａ〜１３ｄの表面に形成された自然酸化膜を、
フッ酸（ＨＦ）などを用いて除去した後、全面に、リン
ドープト多結晶シリコン膜１４を堆積する。このリンド
ープト多結晶シリコン膜１４は、１０００〜２０００Å
程度の厚みで、１．０〜８．０×１０20ｃｍ-3程度のリ
ン濃度を有するように形成する。このように、リンドー
プト多結晶シリコン膜１４の堆積前のフッ酸（ＨＦ）な
どの自然酸化膜除去プロセスにおいて、誘電体膜１２が
リンドープト多結晶シリコン膜１４０によって覆われて
いるため、フッ酸（ＨＦ）などによって誘電体膜１２の
膜厚が減少するという不都合が生じない。このため、上
記のように、誘電体膜１２の膜減りに起因して下層の第
２層目の多結晶シリコン膜が断線するという不都合も生
じないとともに誘電体膜１２の膜厚を安定して形成する
ことができる。
【００８０】この後、図２９に示すように、リンドープ
ト多結晶シリコン膜１４上の所定領域にフォトレジスト
２３を形成する。フォトレジスト２３をマスクとして、
リンドープト多結晶シリコン膜１４および１４０をパタ
ーニングすることによって、図３１に示されるような、
リンドープト多結晶シリコン膜１４０ａおよび１４ａか
らなるビット線コンタクトパッドと、リンドープト多結
晶シリコン膜１４ｂおよび１４０ｂからなるＧＮＤ配線
とが形成される。これ以降は、上述した実施の形態１と
同様のプロセスを用いて、図３０および図３１に示され
るような実施の形態４によるメモリセル部が完成され
る。
【００８１】（実施の形態５）図３２〜図３５は、本発
明の実施の形態５によるメモリセル部の製造プロセスを
説明するための平面図および断面図である。図３６は、
実施の形態５によるＳＲＡＭのメモリセル部の平面レイ
アウト図であり、図３７は図３６の１００−１００線に
沿った断面図である。まず、図３６および図３７を参照
して、この実施の形態５によるメモリセル部の構造で
は、記憶ノード部およびＶCC配線部を、２層構造に形成
している。具体的には、記憶ノード部は、５００〜１０
００Å程度の膜厚を有するリンドープト多結晶シリコン
膜２４ｃと、その上の２００〜１０００Å程度の膜厚を
有する多結晶シリコン膜１１ｃとからなる。また、ＶCC
配線は、リンドープト多結晶シリコン膜２４ａ，２４ｂ
と、その上の多結晶シリコン膜１１ｆ，１１ｅとからな
る。リンドープト多結晶シリコン膜２４ｃと多結晶シリ
コン膜１１ｃとから構成される記憶ノード部の上部表面
および側部表面を覆うようにＧＮＤ配線１４ｂが形成さ
れている。このため、記憶ノード部が多結晶シリコン膜
１１ｃのみの場合と比べて、記憶ノード部の側壁部分に
形成されるキャパシタの長さが長くなる。それにより、
記憶ノード部のキャパシタ容量を増加させることができ
る。
【００８２】この実施の形態５によるメモリセル部の製
造方法としては、実施の形態１の図１１および図１２に
示した製造プロセスと同様のプロセスを経た後、図３２
および図３３に示すように、コンタクトホール１０ａお
よび１０ｂを設ける。この後、フッ酸（ＨＦ）などによ
る自然酸化膜の除去を行なう。そして、ＬＰＣＶＤ法を
用いて、第２層目の多結晶シリコン膜となる５００〜１
０００Å程度の厚みと、１．０〜８．０×１０20ｃｍ-3
程度のリン濃度とを有するリンドープト多結晶シリコン
膜を堆積する。そしてその多結晶シリコン膜をフォトリ
ソグラフィ技術とＲＩＥ法とを用いて、パターニングす
ることによって、ＶCC配線２４ａおよび２４ｂと、記憶
ノード接続配線２４ｃおよび２４ｄとを形成する。
【００８３】この後、フッ酸（ＨＦ）などによって自然
酸化膜の除去を行なった後、ＬＰＣＶＤ法を用いて第３
層目の多結晶シリコン膜を２００〜１０００Å程度の厚
みで堆積する。この後、その第３層目の多結晶シリコン
膜上の所定領域に図３５に示されるようなフォトレジス
ト２５を形成した後、そのフォトレジスト２５をマスク
として第３の多結晶シリコン膜をＲＩＥ法を用いてエッ
チングする。これにより、図３５に示されるようなパタ
ーニングされた第３層目の多結晶シリコン膜１１が形成
される。フォトレジスト２５を除去した後、上述した実
施の形態１と同様のプロセスを経て、図３７に示される
ような実施の形態５によるメモリセル部が完成される。
【００８４】このように、実施の形態５では、記憶ノー
ド部の膜厚が、第２層目の多結晶シリコン膜からなる記
憶ノード接続配線２４ｃ、２４ｄと、第３層目の多結晶
シリコン膜からなる記憶ノード接続部１１ｃ、１１ｄと
の和になるため、記憶ノード部と誘電体膜１２とＧＮＤ
配線１４ｂとによって形成されるキャパシタの表面積が
記憶ノード接続配線２４ｃおよび２４ｄの膜厚分増加す
る。これにより、記憶ノード部の容量をより増加させる
ことができる。また、ＶCC配線の膜厚が、ＶCC配線２４
ａおよび２４ｂと、ＶCC配線部１１ｅおよび１１ｆとの
和になるため、配線抵抗を低減することができるという
効果も奏する。
【００８５】なお、この実施の形態５では、コンタクト
ホール１０ａおよび１０ｂの直径は、記憶ノード接続配
線２４ｃ、２４ｄの膜厚と、記憶ノード接続部１１ｃの
膜厚との２倍よりも大きく、かつ、記憶ノード接続配線
２４ｃ、２４ｄの膜厚と、記憶ノード接続部１１ａ、１
１ｃの膜厚と誘電体膜１２の膜厚とＧＮＤ配線１４ｂの
膜厚との和の２倍よりも小さくするのが好ましい。この
ように、コンタクトホール１０ａ、１０ｂの直径を、記
憶ノード接続配線２４ｃ、２４ｄの膜厚と記憶ノード部
１１ａ、１１ｃの膜厚との和の２倍よりも大きくするこ
とによって、コンタクトホール１０ａ、１０ｂの内壁部
に沿って記憶ノード接続部１１ｃ、１１ｄと誘電体膜１
２とが形成される。これにより、記憶ノード接続部１１
ｃと誘電体膜１２とＧＮＤ配線１４ｂとによって構成さ
れるキャパシタの容量を著しく増加させることができ
る。また、記憶ノード接続配線２４ｃ、２４ｄの膜厚
と、記憶ノード接続部１１ｃ、１１ｄの膜厚と、誘電体
膜１２の膜厚と、ＧＮＤ配線１４ｂの膜厚との和の２倍
よりも小さくなるように、コンタクトホール１０ａ、１
０ｂの直径を設定することにより、ＧＮＤ配線１４ｂを
形成した場合にＧＮＤ配線１４ｂでコンタクトホール１
０ａ、１０ｂを充填することができる。これにより、Ｇ
ＮＤ配線１４ｂの表面が平坦化され、その結果、たとえ
ば上層のビット線１８ａ、１８ｂのパターニングが容易
となる。
【００８６】また、ＧＮＤ直接コンタクトホール１３
ｃ、１３ｄの直径は、ＧＮＤ配線１４ｂの膜厚の２倍よ
りも小さくすることが好ましい。このようにすることに
よって、ＧＮＤ直接コンタクトホール１３ｃ、１３ｄを
ＧＮＤ配線１４ｂによって充填することができるので、
ＧＮＤ配線１４ｂの表面の平坦性が向上する。これによ
り、上層のたとえばビット線１８ａ、１８ｂがパターニ
ングしやすいという効果が得られる。
【００８７】また、記憶ノード接続配線２４ｃ、２４ｄ
を構成する第２層目の多結晶シリコン膜の膜厚は厚くす
る方が好ましい。このように第２層目の多結晶シリコン
膜の膜厚を厚くすることによって、その膜厚が厚くなっ
た分だけ記憶ノードの容量を増加させることができる。
【００８８】（実施の形態６）図３８〜図４０は、実施
の形態６によるメモリセル部の製造プロセスを説明する
ための平面レイアウト図および断面図である。図４１
は、本発明の実施の形態６によるＳＲＡＭのメモリセル
部を示した平面レイアウト図であり、図４２は図４１の
１００−１００線に沿った断面図である。まず、図４１
および図４２を参照して、実施の形態６によるメモリセ
ル部の構造としては、上述した実施の形態５の構造に、
実施の形態２のＳｉＯ2 膜２０を適用した構造を有す
る。したがって、この実施の形態６では、実施の形態２
と実施の形態５の両方の効果を得ることができる。
【００８９】この実施の形態６の製造プロセスとして
は、図３２〜図３５に示した実施の形態５のプロセスと
同様のプロセスを行なう。この後、図３９に示すよう
に、全面に２００〜１０００Å程度の膜厚を有するＳｉ
Ｏ2 膜２０を堆積する。このＳｉＯ2 膜２０上の所定領
域にフォトリソグラフィ技術を用いて図４０に示すよう
なフォトレジスト２１を形成した後、そのフォトレジス
ト２１をマスクとしてＲＩＥ法を用いてＳｉＯ2 膜２０
の一部を選択的に除去する。これにより、図４０に示さ
れるようなパターニングされたＳｉＯ2 膜２０が形成さ
れる。この後フォトレジスト２１を除去する。そして、
実施の形態５と同様のプロセスを経て図４２に示される
ような実施の形態６によるメモリセル構造が完成され
る。
【００９０】この実施の形態６では、ＳｉＯ2 膜２０と
誘電体膜１２との両方がＧＮＤ配線１４ｂの形成時のエ
ッチングストッパとなる。このため、ＧＮＤ配線１４ｂ
の形成時にオーバエッチングを行なったとしても、エッ
チングストッパ膜が消失して下層のＶCC配線１１ｆが断
線するなどの不都合を有効に防止することができるとい
う実施の形態２と同様の効果を得ることができる。
【００９１】（実施の形態７）図４３は実施の形態３に
よるメモリセル部の製造プロセスを説明するための平面
レイアウト図であり、図４４は図４３の１００−１００
線に沿った断面図である。図４５は、本発明の実施の形
態７によるＳＲＡＭのメモリセル部を示した平面レイア
ウト図であり、図４６は図４５の１００−１００線に沿
った断面図である。まず、図４５および図４６を参照し
て、この実施の形態７による構造では、上記した実施の
形態５による構造に実施の形態３の構造を適用した例で
ある。具体的には、記憶ノード部を、記憶ノード接続配
線２４ｃと記憶ノード部１１ｃとの２層構造で形成する
とともに、記憶ノード部の上面と側面のみならず下面に
も誘電体膜１２を形成する。このように構成することに
よって、記憶ノード部の記憶容量をより増加させること
ができ、それによりソフトエラー耐性をより向上させる
ことができる。
【００９２】この実施の形態７によるメモリセル部の製
造プロセスでは、まず図３９および図４０に示した実施
の形態６と同様のプロセスを行なう。その後、図４４に
示すように、フォトレジスト２１をマスクとしてたとえ
ばフッ酸（ＨＦ）を用いてＳｉＯ2 膜２０と、ＳｉＯ2
膜からなる層間絶縁膜９との一部を選択的に除去する。
これにより、凹部９ａおよび９ｂが形成され、その結
果、記憶ノード部を構成する記憶ノード接続配線２４ｃ
の外側側面および下面が露出される。この露出された下
面および側面に沿って図４６に示されるような誘電体膜
１２が形成された後、凹部９ａおよび９ｂにＧＮＤ配線
２４０ｂが充填されるので、記憶ノード部の容量を著し
く増加させることができるという実施の形態３と同様の
効果を得ることができる。また、ＳｉＯ2 膜２０によっ
て、ＧＮＤ配線２４０ｂのパターニング時のエッチング
の際に、エッチングストッパ膜が消失して第２層目の多
結晶シリコン膜が断線するという問題点を回避すること
ができる。
【００９３】（実施の形態８）図４７〜図５０は実施の
形態８によるメモリセル部の製造プロセスを説明するた
めの平面レイアウト図および断面図である。図５１は、
本発明の実施の形態８によるＳＲＡＭのメモリセル部の
平面レイアウト図であり、図５２は図５１の１００−１
００線に沿った断面図である。まず、図５１および図５
２を参照して、この実施の形態８は、上述した実施の形
態５の変形例である。実施の形態５では、ＶCC配線と記
憶ノード部とをともに２層構造に形成した。この実施の
形態８では、ＶCC配線１１ｅおよび１１ｆは１層のみか
ら形成するとともに、記憶ノード部を、記憶ノード接続
配線２４ｃと記憶ノード部１１ｃとの２層構造に形成す
る。このように、記憶ノード部のみを２層構造にする場
合にも、実施の形態５と同様、２層構造の記憶ノード部
の上部側面の長さが増加するので、記憶ノード容量を増
加させることができる。
【００９４】実施の形態８による製造プロセスとして
は、図３４および図３５に示した実施の形態５による製
造プロセスにおいて、図４７および図４８に示すよう
に、第２層目の多結晶シリコン膜をパターニングする際
に、記憶ノード接続配線２４ｃおよび２４ｄのみを形成
し、ＶCC配線２４ａ、２４ｂは形成しない。この後、フ
ッ酸（ＨＦ）などによって記憶ノード接続配線２４ｃお
よび２４ｄの上部表面の自然酸化膜を除去した後、ＬＰ
ＣＶＤ法を用いて第３層目の多結晶シリコン膜を２００
〜１０００Å程度の厚みで形成する。その第３層目の多
結晶シリコン膜上の所定領域にフォトリソグラフィ技術
を用いて図５０に示すようなフォトレジスト２５を形成
する。フォトレジスト２５をマスクとして第３層目の多
結晶シリコン膜をＲＩＥ法を用いてドライエッチングす
ることによって、図５０に示されたようなパターニング
された第３層目の多結晶シリコン膜１１が得られる。こ
の後フォトレジスト２５を除去し、第３層目の多結晶シ
リコン膜の所定領域に不純物を注入することによって、
図５２に示されるようなＶCC配線１１ｅおよび１１ｆ
と、記憶ノード部１１ｃと、高抵抗部１１ａとが形成さ
れる。以下、実施の形態５と同様のプロセスを経て図５
２に示されるような実施の形態８によるメモリセル部が
完成される。
【００９５】（実施の形態９）図５３〜図５６は実施の
形態９によるメモリセル部の製造プロセスを説明するた
めの平面レイアウト図および断面図である。図５７は、
本発明の実施の形態９によるＳＲＡＭのメモリセル部の
平面レイアウト図であり、図５８は図５７の１００−１
００線に沿った断面図である。まず、図５７および図５
８を参照して、実施の形態９によるメモリセル構造は、
実施の形態５〜８の変形例を示している。具体的には、
この実施の形態９では、実施の形態５と同様、記憶ノー
ド部を、記憶ノード接続配線２４ｃと記憶ノード接続部
１１ｃとの２層構造によって形成している。また、実施
の形態８と同様、ＶCC配線１１ｅおよび１１ｆは１層構
造のみによって形成している。さらに、この実施の形態
９では、ビット線コンタクトパッド部を、記憶ノード接
続配線２４ｃと同一配線層から形成される第１のビット
線コンタクトパッド２４ｅと、ＧＮＤ配線１４ｂと同一
の層から形成される第２のビット線コンタクトパッド１
４ａとによって構成する。また、層間絶縁膜９の表面に
はＳｉＯ2 膜５０が形成されており、そのＳｉＯ2 膜５
０上に誘電体膜１２が形成されている。
【００９６】この実施の形態９においても、記憶ノード
部の上部側端面が、記憶ノード接続配線２４ｃと記憶ノ
ード接続部１１ｃとの２層の側端面によって構成される
ので、記憶ノード部の表面積が増加し、その結果、記憶
ノード容量を増加させることができる。また、第１のビ
ット線コンタクトパッド部２４ｅを記憶ノード接続配線
２４ｃと同一層から形成するとともに、第２のビット線
コンタクトパッド１４ａをＧＮＤ配線１４ｂと同一層か
ら形成することによって、第２のビット線コンタクトパ
ッド部１４ａと記憶ノード部に位置するＧＮＤ配線１４
ｂとの上面をほぼ一致させることができる。これによ
り、平坦性をより改善することができる。
【００９７】実施の形態９による製造プロセスとして
は、図３２および図３３に示した実施の形態５による製
造プロセスにおいて、第２層目の多結晶シリコン膜をパ
ターニングする際に、図５３および図５４に示されるよ
うに、記憶ノード接続配線２４ｃ、２４ｄとともに、ビ
ット線コンタクトパッド２４ｅおよび２４ｆを形成す
る。この場合、実施の形態５と異なり、ＶCC配線２４
ａ、２４ｂ（図３３参照）は形成しない。
【００９８】次に、図５５および図５６に示すように、
１００〜５００Å程度の厚みでＳｉＯ2 膜５０を形成し
た後、そのＳｉＯ2 膜５０のうち記憶ノード接続配線２
４ｃ、２４ｄ上の所定領域のみ除去する。この後、フッ
酸（ＨＦ）などを用いて記憶ノード接続配線２４ｃの上
部表面の自然酸化膜を除去する。そして、第３層目の多
結晶シリコン膜をＬＰＣＶＤ法を用いて２００〜１００
０Å程度の厚みで堆積した後、その第３層目の多結晶シ
リコン膜上の所定領域にフォトレジスト２５を形成す
る。フォトレジスト２５をマスクとして、第３層目の多
結晶シリコン膜をＲＩＥ法を用いてドライエッチングす
ることによって、図５６に示されるようなパターニング
された多結晶シリコン膜１１（１１ａ〜１１ｆ）が形成
される。この後フォトレジスト２５を除去する。そし
て、上記した実施の形態５と同様のプロセスを経て、図
５７および図５８に示されるような実施の形態９による
メモリセル部が完成される。
【００９９】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。たとえば、上記した実施の形態１〜９のいず
れかを組合せてもよい。
【０１００】
【発明の効果】以上のように、請求項１〜１８に記載の
発明によれば、記憶ノード部の容量を従来に比べて著し
く増加させることができる。これにより、メモリセルサ
イズが縮小化された場合にも、ソフトエラー耐性を著し
く向上させることができる。これと同時に、袋小路状の
閉じたパターンになることなく連続した抜きパターンと
することができ、その結果、たとえば高抵抗配線部を設
計寸法どおりに細く形成することができ、それにより、
高抵抗配線部の幅が部分的に太くなった場合に記憶ノー
ド部の表面積が減少して記憶ノード容量が低下するとい
う不都合も防止することができる。さらに、メモリセル
を形成する左右のインバータのバランスが良くなり、そ
れにより記憶保持特性が安定化するという効果も奏す
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるＳＲＡＭのメモ
リセル部の平面レイアウト図である。
【図２】 図１に示したメモリセル部の１００−１００
線に沿った断面図である。
【図３】 図１および図２に示した実施の形態１による
メモリセル部を１６個配列した場合の平面レイアウト図
である。
【図４】 図１および図２に示した実施の形態１による
メモリセル部を１６個配列した場合の平面レイアウト図
である。
【図５】 図１および図２に示したメモリセル部を同一
レイアウトで２個配列した場合の第１層目の多結晶シリ
コン膜と活性領域とを示した平面レイアウト図である。
【図６】 図１および図２に示したメモリセル部を同一
レイアウトで２個配列した場合の第２層目の多結晶シリ
コン膜を示した平面レイアウト図である。
【図７】 本発明の実施の形態１によるＳＲＡＭのメモ
リセル部の製造プロセスを説明するための平面レイアウ
ト図である。
【図８】 図７に示したメモリセル部の１００−１００
線に沿った断面図である。
【図９】 本発明の実施の形態１によるＳＲＡＭのメモ
リセル部の製造プロセスを説明するための平面レイアウ
ト図である。
【図１０】 図９に示したメモリセル部の１００−１０
０線に沿った断面図である。
【図１１】 本発明の実施の形態１によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図１２】 図１１に示したメモリセル部の１００−１
００線に沿った断面図である。
【図１３】 本発明の実施の形態１によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図１４】 図１３に示したメモリセル部の１００−１
００線に沿った断面図である。
【図１５】 本発明の実施の形態１によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図１６】 図１５に示したメモリセル部の１００−１
００線に沿った断面図である。
【図１７】 本発明の実施の形態２によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図１８】 図１７に示したメモリセル部の１００−１
００線に沿った断面図である。
【図１９】 図１７に示したメモリセル部の１００−１
００線に沿った断面図である。
【図２０】 本発明の実施の形態２によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図２１】 図２０に示したメモリセル部の１００−１
００線に沿った断面図である。
【図２２】 本発明の実施の形態３によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図２３】 図２２に示したメモリセル部の１００−１
００線に沿った断面図である。
【図２４】 本発明の実施の形態３によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図２５】 図２４に示したメモリセル部の１００−１
００線に沿った断面図である。
【図２６】 本発明の実施の形態４によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図２７】 図２６に示したメモリセル部の１００−１
００線に沿った断面図である。
【図２８】 本発明の実施の形態４によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図２９】 図２８に示したメモリセル部の１００−１
００線に沿った断面図である。
【図３０】 本発明の実施の形態４によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図３１】 図３０に示したメモリセル部の１００−１
００線に沿った断面図である。
【図３２】 本発明の実施の形態５によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図３３】 図３２に示したメモリセル部の１００−１
００線に沿った断面図である。
【図３４】 本発明の実施の形態５によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図３５】 図３４に示したメモリセル部の１００−１
００線に沿った断面図である。
【図３６】 本発明の実施の形態５によるＳＲＡＭのメ
モリセル部の平面レイアウト図である。
【図３７】 図３６に示したメモリセル部の１００−１
００線に沿った断面図である。
【図３８】 本発明の実施の形態６によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図３９】 図３８に示したメモリセル部の１００−１
００線に沿った断面図である。
【図４０】 図３８に示したメモリセル部の１００−１
００線に沿った断面図である。
【図４１】 本発明の実施の形態６によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図４２】 図４１に示したメモリセル部の１００−１
００線に沿った断面図である。
【図４３】 本発明の実施の形態７によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図４４】 図４３に示したメモリセル部の１００−１
００線に沿った断面図である。
【図４５】 本発明の実施の形態７によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図４６】 図４５に示した実施の形態７によるメモリ
セル部の１００−１００線に沿った断面図である。
【図４７】 本発明の実施の形態８によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図４８】 図４７に示したメモリセル部の１００−１
００線に沿った断面図である。
【図４９】 本発明の実施の形態８によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図５０】 図４９に示したメモリセル部の１００−１
００線に沿った断面図である。
【図５１】 本発明の実施の形態８によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図５２】 図５１に示したメモリセル部の１００−１
００線に沿った断面図である。
【図５３】 本発明の実施の形態９によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図５４】 図５３に示したメモリセル部の１００−１
００線に沿った断面図である。
【図５５】 本発明の実施の形態９によるＳＲＡＭのメ
モリセル部の製造プロセスを説明するための平面レイア
ウト図である。
【図５６】 図５５に示したメモリセル部の１００−１
００線に沿った断面図である。
【図５７】 本発明の実施の形態９によるＳＲＡＭのメ
モリセル部を示した平面レイアウト図である。
【図５８】 図５７に示したメモリセル部の１００−１
００線に沿った断面図である。
【図５９】 従来のＳＲＡＭのメモリセル部を示す等価
回路図である。
【図６０】 従来のＳＲＡＭのメモリセル部の第１層目
の多結晶シリコン膜と活性領域とを示した平面レイアウ
ト図である。
【図６１】 図６０に示した従来のメモリセルを線対称
に配置した場合の平面レイアウト図である。
【図６２】 従来のメモリセル部を線対称に配置した場
合の第２層目の多結晶シリコン膜を示した平面レイアウ
ト図である。
【符号の説明】
１ Ｎ- 型シリコン基板、５ａ、５ｂ ワード線、５
ｂ、５ｃ ゲート電極、８ａ〜８ｄ Ｎ+ 型ソース／ド
レイン領域、１１ａ、１１ｂ 高抵抗部、１１ｃ、１１
ｄ 記憶ノード部、１１ｅ、１１ｆ ＶCC配線部、１２
誘電体膜、１４ａ ビット線コンタクトパッド、１４
ｂ ＧＮＤ配線、１８ａ、１８ｂ ビット線。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルを含む半導体装置であって、 半導体基板上に形成された、高抵抗配線部と記憶ノード
    部とを含む第１の配線層と、 前記第１の配線層上に誘電体膜を介在して形成されたＧ
    ＮＤ配線層とを備え、 前記第１の配線層の記憶ノード部と前記ＧＮＤ配線層と
    前記誘電体膜とによって前記記憶ノード部の容量素子が
    構成されており、 前記第１の配線層は、前記メモリセルの中心に対して点
    対称に配置されており、 前記メモリセルは、ワード線の延びる方向に、同一のレ
    イアウトで隣接して複数個配置されている、半導体装
    置。
  2. 【請求項２】 前記ＧＮＤ配線層が接続される、ＧＮＤ
    領域となる第１および第２の不純物領域をさらに備え、 前記第１の不純物領域と前記第２の不純物領域とは、１
    つの前記メモリセル内で互いに別個独立に形成されてお
    り、 前記１つのメモリセル内に形成された前記第１および第
    ２の不純物領域は、隣接するメモリセルのＧＮＤ領域と
    別個に形成されている、請求項１に記載の半導体装置。
  3. 【請求項３】 前記ＧＮＤ配線層が接続される、ＧＮＤ
    領域となる第１および第２の不純物領域をさらに備え、 前記第１および第２の不純物領域と前記ワード線とは、
    平面的に互いに重ならないように形成されている、請求
    項１に記載の半導体装置。
  4. 【請求項４】 前記第１の配線層の下方の前記半導体基
    板上に形成された、ゲート電極を含む第２の配線層をさ
    らに備え、 前記第１の配線層は、前記高抵抗配線部と前記記憶ノー
    ド部とに加えてさらに電源配線部を含む、請求項１〜３
    のいずれかに記載の半導体装置。
  5. 【請求項５】 前記第２の配線層および前記半導体基板
    と、前記第１の配線層との間に形成され、前記第２の配
    線層および前記半導体基板と、前記第１の配線層とを接
    続する第１のコンタクトホールを有する第１の層間絶縁
    層をさらに備え、 前記第１のコンタクトホールの径は、前記第１の配線層
    の厚みと前記誘電体膜の厚みとの和の２倍よりも大き
    く、かつ、前記第１の配線層の厚みと前記誘電体膜の厚
    みと前記ＧＮＤ配線層の厚みとの和の２倍よりも小さ
    い、請求項４に記載の半導体装置。
  6. 【請求項６】 前記第１の層間絶縁膜は、前記ＧＮＤ配
    線層と、前記第１および第２の不純物領域とを接続する
    第２のコンタクトホールを含み、 前記第２のコンタクトホールの径は、前記ＧＮＤ配線層
    の厚みの２倍よりも小さい、請求項５に記載の半導体装
    置。
  7. 【請求項７】 前記誘電体膜のうち、前記記憶ノード部
    の容量素子を構成する部分の厚みが他の部分の厚みより
    も薄い、請求項１〜６のいずれかに記載の半導体装置。
  8. 【請求項８】 前記誘電体膜は、前記第１の配線層の少
    なくとも前記記憶ノード部の上面、側面および下面にま
    で延在して形成されている、請求項１〜７のいずれかに
    記載の半導体装置。
  9. 【請求項９】 前記ＧＮＤ配線層は２層構造を有する、
    請求項１〜８のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記第１の配線層の下方の前記半導体
    基板上に形成された、ゲート電極を含む第２の配線層を
    さらに備え、 前記第１の配線層は、前記半導体基板と前記第２の配線
    層とに接触する下層と、前記下層上に形成された上層と
    を含み、 前記ＧＮＤ配線層は、前記誘電体膜を介して前記下層と
    前記上層との側端面を覆うように形成されている、請求
    項１または２に記載の半導体装置。
  11. 【請求項１１】 前記下層は電源配線部を含む、請求項
    １０に記載の半導体装置。
  12. 【請求項１２】 前記上層は電源配線部を含む、請求項
    １０に記載の半導体装置。
  13. 【請求項１３】 前記上層は前記高抵抗配線部を含み、 前記下層は前記上層よりも厚い厚みを有する、請求項１
    ０〜１２のいずれかに記載の半導体装置。
  14. 【請求項１４】 前記下層と同一の層からなるビット線
    引出し電極を含む、請求項１０に記載の半導体装置。
  15. 【請求項１５】 前記第２の配線層および前記半導体基
    板と、前記第１の配線層との間に形成され、前記第２の
    配線層および前記半導体基板と、前記第１の配線層とを
    接続する第１のコンタクトホールを有する第１の層間絶
    縁層をさらに備え、 前記第１のコンタクトホールの径は、前記下層の厚みと
    前記上層の厚みと前記誘電体膜の厚みとの和の２倍より
    も大きく、かつ、前記下層の厚みと前記上層の厚みと前
    記ＧＮＤ配線層の厚みと前記誘電体膜の厚みとの和の２
    倍よりも小さい、請求項１０に記載の半導体装置。
  16. 【請求項１６】 メモリセルを含む半導体装置の製造方
    法であって、 半導体基板上に、高抵抗配線部と記憶ノード部とを含む
    第１の配線層を、前記メモリセルの中心に対して点対称
    になるように形成する工程と、 前記第１の配線層上に、誘電体膜を介在して、ＧＮＤ配
    線層を形成する工程と、 前記メモリセルを、ワード線の延びる方向に、同一のレ
    イアウトで隣接して複数個形成する工程とを備えた、半
    導体装置の製造方法。
  17. 【請求項１７】 前記第１の配線層および前記ＧＮＤ配
    線層を形成する工程は、 前記半導体基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に前記第１の配線層および前記誘電体
    膜を順次形成した後、前記誘電体膜上に第１のＧＮＤ配
    線層を形成する工程と、 前記第１のＧＮＤ配線層と前記誘電体膜と前記層間絶縁
    膜とをパターニングすることにより前記半導体基板の表
    面に達するコンタクトホールを形成する工程と、 前記コンタクトホールを埋込むとともに前記第１のＧＮ
    Ｄ配線層の上面を覆うように、第２のＧＮＤ配線層を形
    成する工程とを含む、請求項１６に記載の半導体装置の
    製造方法。
  18. 【請求項１８】 前記第１の配線層の形成に先立って、 前記半導体基板の主表面に、ＧＮＤ領域となる、第１の
    不純物領域と第２の不純物領域とを互いに別個独立に形
    成する工程と、 １つのメモリセル内の前記第１および第２の不純物領域
    を、隣接するメモリセルの前記第１および第２の不純物
    領域とは別個に形成する工程とをさらに備える、請求項
    １６または１７に記載の半導体装置の製造方法。
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