JPH11266272A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 複数の共用サブバッファと、前記共用サブバッファに、入力からのデータブロックを書き込むための書込み選択回路と、その後に前記共用サブバッファ中の前記データブロックを読み取り、少なくとも一つの出力に前記データブロックを送り出すための読取り選択回路とを備えた共用バッファ用の制御装置であって、前記二つの選択回路が、周期的なサイクルに基づいたデータブロックの書込みと読取りとのアービトレーション手段を含み、
それぞれの前記周期的なサイクルがタイムスロットを含み、それぞれのタイムスロットの間に、入力で受け取ったデータブロックを前記共用サブバッファのうちの一つに書き込み、以前に書き込んだデータブロックを読み取り特定の出力に送ることができ、
少なくとも前記タイムスロットの数スロットの間に、異なる共用サブバッファで同時に、入力からのデータブロックを書き込み、出力に送るデータブロックを読み取り、ある共用サブバッファの読取りの選択が、同じ共用サブバッファの書込みの選択よりも優先され、前記アービトレーション手段が、それぞれのタイムスロット中の単一の書込みアクセスと単一の読取りアクセスの間のアービトレーションを実施する手段を含むことを特徴とする共用バッファ用の制御装置。
【請求項２】 前記二つの選択回路が、それぞれのタイムスロットについて、データブロックを書き込む共用サブバッファの選択が、それぞれの共用サブバッファの充填の状態および／または程度によって決まる選択回路であることを特徴とする請求項１に記載の制御装置。
【請求項３】 前記二つの選択回路が、データブロックの読取りに選択されていない共用サブバッファのうち、最も負荷の軽い共用サブバッファに書込みが実施される選択回路であることを特徴とする請求項２に記載の制御装置。
【請求項４】 前記二つの選択回路が、空いている記憶場所の数をカウントするカウンタを共用サブバッファごとに含み、前記カウンタが、対応する共用サブバッファが読取りに選択されたときに増分され、対応する共用サブバッファが書込みに選択されるごとに減分されることを特徴とする請求項２に記載の制御装置。
【請求項５】 前記二つの選択回路が、空いている記憶場所の数をカウントするカウンタを共用サブバッファごとに含み、前記カウンタが、対応する共用サブバッファが読取りに選択されたときに増分され、対応する共用サブバッファが書込みに選択されるごとに減分されること、および最も負荷の軽い共用サブバッファを選択するための回路であって、共用サブバッファの数と同じ数の入力対を有する回路を前記二つの選択回路が含み、それぞれの対の第一の入力が、対応する共用サブバッファを書込みに選択できるか否かを指示する信号を受け取り、それぞれの対の第二の入力が、結合した空き記憶場所カウンタの出力信号を受け取ることを特徴とする請求項３に記載の制御装置。
【請求項６】 共用サブバッファへの書込みについて、それぞれの共用サブバッファの空き記憶場所のリストを管理する共用サブバッファの空き記憶場所制御手段を備えることを特徴とする請求項１に記載の制御装置。
【請求項７】 前記空き記憶場所制御手段が、先入れ先出し型の待ち行列を記憶するメモリを共用サブバッファごとに含むことを特徴とする請求項６に記載の制御装置。
【請求項８】 前記空き記憶場所制御手段が、空き記憶場所リスト開始ポインタおよび空き記憶場所リスト終了ポインタに結合された連鎖メモリをそれぞれの共用サブバッファごとに含むことを特徴とする請求項６に記載の制御装置。
【請求項９】 前記空き記憶場所制御手段が、共用サブバッファごとに連鎖メモリを含み、連鎖メモリの行数が、少なくとも対応する共用サブバッファ中の使用可能な記憶場所の数に等しいことを特徴とする請求項８に記載の制御装置。
【請求項１０】 前記空き記憶場所制御手段が、前記リストの全てに共通の連鎖メモリを含み、前記メモリの行数が、少なくとも全共用サブバッファ中の使用可能な記憶場所の数に等しいことを特徴とする請求項８に記載の制御装置。
【請求項１１】 特定の出力に連続的に伝送されるデータブロックを、異なる共用サブバッファに書き込むことができ、したがって異なる共用サブバッファから読み取ることができるように、書込みおよび読取りを制御する手段を含むことを特徴とする請求項１に記載の制御装置。
【請求項１２】 読取りを制御して、データを特定の出力に所定の順序で伝送するための手段を含み、前記読取りを制御する手段が、全共用サブバッファに対して出力ごとに空き記憶場所の単一の連鎖リストを使用して空き記憶場所を制御するための手段を含むことを特徴とする請求項１１に記載の制御装置。
【請求項１３】 占有記憶場所制御手段が、読取り用の先入れ先出し待ち行列型メモリを含むことを特徴とする請求項１２に記載の制御装置。
【請求項１４】 占有記憶場所制御手段が、連鎖リストを含む読取り用の連鎖メモリを含み、連鎖メモリが、リスト開始ポインタおよびリスト終了ポインタに結合されることを特徴とする請求項１３に記載の制御装置。
【請求項１５】 占有記憶場所制御手段が、共用サブバッファの数に等しい数の読取り用の連鎖メモリを含み、それぞれの連鎖メモリの行数が少なくとも対応する共用サブバッファの記憶場所の数に等しいことを特徴とする請求項１４に記載の制御装置。
【請求項１６】 占有記憶場所制御手段が、占有記憶場所リストの全てに共通の読取り用の連鎖メモリを含み、連鎖メモリの行数が少なくとも全ての共用サブバッファの記憶場所の総数に等しいことを特徴とする請求項１４に記載の制御装置。
【請求項１７】 空き記憶場所の書込みおよび占有記憶場所の読取りをグループ制御するための手段を含み、前記グループ制御手段が、共用サブバッファと同じ数の連鎖メモリを含み、それぞれの連鎖メモリが、空き記憶場所の制御および占有記憶場所の制御に同時に使用され、それぞれの前記連鎖メモリの行数が、対応する共用サブバッファ中の使用可能な記憶場所の数に等しいことを特徴とする請求項１に記載の制御装置。
【請求項１８】 異なる連鎖メモリ中の空き記憶場所リストおよび占有記憶場所リストを同時に更新するための手段を含むことを特徴とする請求項１７に記載のグループ制御装置。
【請求項１９】 ｐ個の共用サブバッファがすべて同じ容量を有し、前記容量が、書込み情報の最大スループットをｐ−１個の共用サブバッファが受け取れるように選択されることを特徴とする請求項１に記載の制御装置。
【請求項２０】 請求項１に記載の制御装置を含むことを特徴とする交換ユニット。
【請求項２１】 同じ数の入力および出力を有し、それぞれのタイムスロットの間に、前記制御装置が、データブロックの書込みおよび読取りを前記バッファに同時に実施できることを特徴とする請求項２０に記載の交換ユニット。
【請求項２２】 異なる数の入力および出力を有し、書込み操作および読取り操作を制御装置が同時に実行できる第一のタイムスロットと、読取り操作のみまたは書込み操作のみを制御装置が実行できる第二のタイムスロットとをそれぞれのサイクルが含むことを特徴とする請求項２０に記載の交換ユニット。
【請求項２３】 請求項１に記載の制御装置を含むことを特徴とする交換網の入力端末モジュール。
【請求項２４】 請求項１に記載の制御装置を含むことを特徴とする交換網の出力端末モジュール。