JPH1126645A - 半導体集積回路装置とその製造方法 - Google Patents

半導体集積回路装置とその製造方法

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JPH1126645A
JPH1126645A JP9178082A JP17808297A JPH1126645A JP H1126645 A JPH1126645 A JP H1126645A JP 9178082 A JP9178082 A JP 9178082A JP 17808297 A JP17808297 A JP 17808297A JP H1126645 A JPH1126645 A JP H1126645A
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semiconductor
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裕之 星
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隆幸 加藤
Yoshihiro Notani
佳弘 野谷
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 従来は、封印剤が半導体装置表面に付着して
マイクロ波帯以上で半導体装置のインピーダンスを変化
させ、利得や出力電力の低下等を起こしていたので、か
かる高周波特性の劣化を防止するものを得る。 【解決手段】 本発明は、半導体装置１１の実装面側
に、多層ＭＩＣ基板１６上の電極パッド１４に対応した
位置に形成する電極用金属バンプ１３と、該電極用金属
バンプ１３より外側に、半導体装置１１と多層ＭＩＣ基
板１６との間からの封印剤１９の侵入を防ぐリング１２
とを有し、これにより封印剤１９の侵入を防止し半導体
装置１１の表面への付着を防止でき、その結果、半導体
装置１１の高周波における性能劣化のない気密フリップ
チップ実装を実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、封印剤を用いた
半導体装置の気密フリップチップ実装時における半導体
装置の高周波帯、特にマイクロ波帯以上の周波数帯にお
ける利得や出力電力の低下等、半導体装置における高周
波特性の劣化を防ぐ気密半導体パッケージを実現するこ
とを可能とする半導体集積回路装置，およびその製造方
法に関するものである。
【０００２】
【従来の技術】図８は、従来の封印剤を用いた半導体装
置の気密フリップチップ実装時における半導体集積回路
装置を示す図であり、同図(a) は、断面図であり、同図
(b) は、主要構成を示す模式図である。図において、１
は半導体装置、３は電極用金属バンプ、４は電極用金パ
ッド、５は信号線、６は封印剤、７は金属電極パッド４
及び信号線５を形成する高周波集積回路基板（以下、
「ＭＩＣ基板」という）である。
【０００３】従来の半導体集積回路装置は、ＭＩＣ基板
７上に実装した半導体装置１に封印剤６を覆い被せて気
密フリップチップ実装を実現しているものである。半導
体装置１の実装面側には、ＭＩＣ基板７上に形成する電
極用金パッド４に対応する位置に電極用金属バンプ３が
形成されて、この電極用金属バンプ３によって半導体装
置１と信号線５との電気的な接続がなされている。ま
た、半導体集積回路装置は、半導体装置１が長期間大気
（特に水分）に触れ、それにより交流・直流諸特性が劣
化するのを防ぐため、半導体装置１の全体に封印剤６を
被せて気密フリップチップ実装を実現している（参考文
献：M.Matloubian:1996 Asia Pacific Microwave Confe
rence, pp.1619-1622.）。
【０００４】つぎに、この半導体集積回路装置を製造す
る方法としては、まず、ＭＩＣ基板７に対する半導体装
置１の実装位置を決定した後、半導体装置１をＭＩＣ基
板７上に載せて、半導体装置１、電極用金属バンプ３、
及びＭＩＣ基板７を熱圧着によって接着する。その後、
半導体装置１の全体を覆い被せるようにして樹脂などか
らなる封印剤６を塗布すると、図８(a) に示すような半
導体集積回路装置が完成する。
【０００５】
【発明が解決しようとする課題】従来の上記封印剤６を
用いた半導体装置の気密フリップチップ実装法では、半
導体装置１の側面、及び電極用金属バンプ３の隙間から
封印剤６が半導体装置１とＭＩＣ基板７との間に侵入
し、その封印剤６が半導体装置１表面に付着する。半導
体装置１表面に付着した封印剤６は、高周波帯、特にマ
イクロ波帯以上の周波数帯において半導体装置１のイン
ピーダンスを変化させる原因となるため、それに起因す
る利得や出力電力の低下等、半導体装置１の高周波特性
を劣化させるという問題があった。
【０００６】本発明は、上記のような問題点を解決する
ためになされたものであり、半導体装置の特にマイクロ
波帯以上の周波数の高周波特性の劣化を防ぎ、かつ封印
剤を用いた安価な半導体パッケージの気密フリップチッ
プ実装を実現する半導体集積回路装置及びその製造方法
を提供するものである。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体集積回路装置は、高周波集積回路基板上に実装
した半導体装置に封印剤を覆い被せて気密フリップチッ
プ実装を実現している半導体集積回路装置において、上
記半導体装置の実装面側に、上記高周波集積回路基板上
の電極パッドに対応した位置に形成する電極用金属バン
プと、該電極用金属バンプより外側に、半導体装置と高
周波集積回路基板との間から上記封印剤が侵入してくる
ことを防ぐ封印剤侵入防止機構とを有してなることを特
徴とするものである。
【０００８】また、この発明の請求項２に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１）
において、上記封印剤侵入防止機構は、熱可塑性樹脂，
セラミック，または金属からなるものであることを特徴
とするものである。
【０００９】また、この発明の請求項３に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１ま
たは２）において、上記高周波集積回路基板は、信号線
路を内部に保持する多層構造のものであることを特徴と
するものである。
【００１０】また、この発明の請求項４に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１ま
たは３）において、上記高周波集積回路基板は、上記半
導体装置の実装位置における中央部に開口部を設けたも
のであることを特徴とするものである。
【００１１】また、この発明の請求項５に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１ま
たは４）において、上記半導体装置は、側面メタライズ
によって金属シールドを形成したものであることを特徴
とするものである。
【００１２】また、この発明の請求項６に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１ま
たは５）において、上記高周波集積回路基板は、上記電
極パッドより外側の基板表面に誘電体膜をコーティング
したものであることを特徴とするものである。
【００１３】また、この発明の請求項７に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１ま
たは６）において、上記封印剤侵入防止機構は、上記高
周波集積回路基板上に実装した該半導体装置に対して側
面メタライズによって形成した金属シールドからなるも
のであることを特徴とするものである。
【００１４】また、この発明の請求項８に係る半導体集
積回路装置は、上記の半導体集積回路装置（請求項１ま
たは７）において、上記高周波集積回路基板は、上記半
導体基板の実装位置における外周部に封印剤トラップ用
溝を設けたものであることを特徴とするものである。
【００１５】一方、この発明の請求項９に係る半導体集
積回路装置の製造方法は、高周波集積回路基板上に実装
した半導体装置に封印剤を覆い被せて気密フリップチッ
プ実装を実現している半導体集積回路装置の製造方法に
おいて、上記半導体装置の実装面側に、上記高周波集積
回路基板上の電極パッドに対応して形成する電極用金属
バンプと、該電極用金属バンプの外周部に、上記封印剤
が半導体装置と高周波集積回路基板との間に侵入して半
導体装置の表面に付着することを防ぐ封印剤侵入防止機
構とを有してなり、上記高周波集積回路基板に対する上
記半導体装置の実装位置を決定した後、該半導体装置の
実装面側を該高周波集積回路基板上に対向させて該半導
体装置を該高周波集積回路基板上に載せて、その電極用
金属バンプ，および封印剤侵入防止機構を介して熱圧
着，導電性接着剤，またはハンダを用いて該半導体装置
を該高周波集積回路基板上に接着して該半導体装置の上
から封印剤を覆い被せて固定することを特徴とするもの
である。
【００１６】また、この発明の請求項１０に係る半導体
集積回路装置の製造方法は、高周波集積回路基板上に実
装した半導体装置に封印剤を覆い被せて気密フリップチ
ップ実装を実現している半導体集積回路装置の製造方法
において、上記半導体装置の実装面側に、上記高周波集
積回路基板上の電極パッドに対応して形成する電極用金
属バンプと、該電極用金属バンプの外周部に、上記封印
剤が半導体装置と高周波集積回路基板との間に侵入して
半導体装置の表面に付着することを防ぐ封印剤侵入防止
機構とを有してなり、上記高周波集積回路基板に対する
上記半導体装置の実装位置を決定した後、該半導体装置
の実装面側を該高周波集積回路基板上に対向させて該半
導体装置を該高周波集積回路基板上に載せて、該半導体
装置の上から封印剤を覆い被せて該封印剤のみによって
固定することを特徴とするものである。
【００１７】
【発明の実施の形態】
実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路装置を示す図であり、同図(a) は、半導
体集積回路装置の主要構成を現した模式図、同図(b)
は、半導体集積回路装置の全体構成を示す断面図であ
る。図において、１１は半導体装置、１２は半導体装置
１１の外周部に形成する封印剤侵入防止機構としてのリ
ング、１３は半導体装置１１と外部回路との電気的接続
を行うための電極用金属バンプ、１４は電極用金属バン
プ１３が接着される金属電極パッド、１５は信号線、１
６は金属電極パッド１４，及び信号線１５を有する多層
高周波集積回路基板（以下、「多層ＭＩＣ基板」とい
う）、１７は多層ＭＩＣ基板１６に設けられたバイアホ
ール、１８は半導体装置１１と多層ＭＩＣ基板１６との
間に形成される空間、１９は半導体装置１１を覆い被せ
る封印剤である。
【００１８】この実施の形態１による半導体集積回路装
置は、多層ＭＩＣ基板１６上に実装した半導体装置１１
に、樹脂からなる封印剤１９を覆い被せて半導体装置１
１の気密フリップチップ実装を実現しているものであ
る。
【００１９】上記多層ＭＩＣ基板１６は、電極パッド１
４を最上層に有し、かつ信号線１５を２枚のセラミック
板で挟んだ多層構造を有するものである。その上側のセ
ラミック板には、電極バッド１４と信号線１５とを電気
的に接続するためのバイアホール１７が設けられてい
る。
【００２０】上記半導体装置１１は、その実装面側に、
上記多層ＭＩＣ基板１６上の電極パッド１４に対応して
形成する電極用金属バンプ１３と、この電極用金属バン
プ１３の外周部に半導体装置１１の外周とほぼ同じ大き
さのリング１２とを有するものである。このリング１２
は、上記電極用金属バンプ１３と同じ高さにしてあり、
半導体装置１１の気密フリップチップ実装を行うための
封印剤１９が半導体装置１１と多層ＭＩＣ基板１６との
間に侵入し、半導体装置１１の表面に付着することを防
ぐためのものである。このリング１２の材質としては、
例えば、アクリロニトリル系樹脂，ポリエチレン系樹
脂，熱可塑性ポリイミド，エチレン系樹脂等の熱可塑性
樹脂や、セラミック，または金属が用いられる。
【００２１】上記半導体集積回路装置における電気信号
は、１３の電極用バンプ、１４の電極パッド、１７のバ
イアホールを介して、１６の多層ＭＩＣ基板１６内部に
ある信号線１５を通る。
【００２２】次に、気密フリップチップ実装された実施
の形態１による半導体集積回路装置の製造方法について
説明する。第１の製造方法について説明する。まず、図
１(a) に示すように、半導体装置１１の実装面側におい
て、電極用金属バンプ１３，およびこの電極用金属バン
プ１３より外側に環状のリング１２を形成したものを準
備する。電極用金属バンプ１３は、多層ＭＩＣ基板１６
上に形成した８つの電極パッド１４にそれぞれ対応して
８つ形成される。なお、電極用金属バンプ１３、リング
１２の半導体装置１１への形成は、ハンダ，導電性接着
剤などを用いて行われる。
【００２３】上記半導体装置１１を多層ＭＩＣ基板１６
に実装する位置を決定した後、この半導体基板１１を、
その実装面側を向けて多層ＭＩＣ基板１６上に搭載す
る。このとき、半導体装置１１の各電極用金属バンプ１
３が多層ＭＩＣ基板１６の電極パッド１４上に配置され
る。
【００２４】つぎに、半導体装置１１のリング１２が特
に熱可塑性樹脂を用いた場合については、熱圧着を用い
て、あるいは導電性接着剤か、ハンダを用いて、半導体
装置１１の電極用金属バンプ１３、リング１２を多層Ｍ
ＩＣ基板１６に接着する。
【００２５】また、半導体装置１１のリング１２が特に
金属を用いた場合については、導電性接着剤またはハン
ダを用いて半導体装置１１の電極用金属バンプ１３、リ
ング１２を多層ＭＩＣ基板１６に接着する。
【００２６】この後、半導体装置１１の上からその全体
を覆い被せるように封印剤１９によって半導体装置１１
を多層ＭＩＣ基板１６上に固定することにより、多層Ｍ
ＩＣ基板１６上に半導体装置１１が気密フリップチップ
実装された半導体集積回路装置が完成する。
【００２７】第２の製造方法について説明する。本法で
は、半導体装置１１を多層ＭＩＣ基板１６に実装する位
置を決定して半導体装置１１をその実装面側を向けて多
層ＭＩＣ基板１６上に搭載した後、半導体装置１１の上
から封印剤１９を覆い被せて、半導体装置１１、リング
１２、多層ＭＩＣ基板１６の全てをこの封印剤１９のみ
によって固定することにより、実施の形態１による半導
体集積回路装置が製造される。
【００２８】このように、実施の形態１による半導体集
積回路装置によれば、多層ＭＩＣ基板１６上に実装した
半導体装置１１に封印剤１９を覆い被せて気密フリップ
チップ実装を実現しているものであって、上記半導体装
置１１の実装面側に、上記多層ＭＩＣ基板１６上の電極
パッド１４に対応して形成する電極用金属バンプ１３
と、この電極用金属バンプ１３の外周部に、半導体装置
１１と多層ＭＩＣ基板１６との間から封印剤１９が侵入
して半導体装置１１の表面に付着することを防ぐリング
（封印剤侵入防止機構）１２とを有してなるので、この
リング１２によって半導体装置１１と多層ＭＩＣ基板１
６との間からの封印剤１９の侵入を防止して半導体装置
１１と多層ＭＩＣ基板１６との間に空間１８が形成され
て封印剤１９が半導体装置１１の表面へ付着することを
防止でき、その結果、半導体装置１１の高周波における
性能の劣化を防ぐ気密フリップチップ実装を実現するこ
とができるという効果がある。
【００２９】また、半導体装置１１、リング１２、多層
ＭＩＣ基板１６の全てを半導体装置１１の上に覆い被せ
られる封印剤１９のみで固定した第２の製造方法を用い
た場合、各種接着剤、ハンダなどによる接着の工程が不
必要であるため製造工程を削減することができるという
効果を有する。
【００３０】実施の形態２．図２は、この発明の実施の
形態２による半導体集積回路装置を示す図であり、同図
(a) は、半導体集積回路装置の主要構成を現した模式
図、同図(b) は、半導体集積回路装置の全体構成を示す
断面図である。図において、２０は封印剤侵入防止機構
としての金属バンプ群であり、その他の符号は図１と同
一または相当するものである。
【００３１】この実施の形態２による半導体集積回路装
置は、封印剤侵入防止機構として多数の金属バンプを半
導体装置１１の外周に沿って並べた金属バンプ群２０を
配置したものを用いたものである。この金属バンプ群２
０は、上記電極用金属バンプ１３と同じ高さにしてあ
り、半導体装置１１の気密フリップチップ実装を行う封
印剤１９が半導体装置１１と多層ＭＩＣ基板１６との間
に侵入し、半導体装置１１の表面に付着することを防い
でいる。なお、半導体装置１１には、上記金属バンプ群
２０を並べる位置に溝を設けるようにしてもよく、これ
により金属バンプ群２０を半導体装置１１の所定位置に
確実に配置させることができる。
【００３２】次に、上記実施の形態２による半導体集積
回路装置の製造方法としては、上記実施の形態１の場合
とほぼ同様に行われる。すなわち、金属バンプ群２０を
半導体装置１１の所定位置に並べ、ハンダや導電性接着
剤を用いて接着し、ついで、この半導体装置１１を多層
ＭＩＣ基板１６上での実装位置を決定し、導電性接着
剤、ハンダ、または熱圧着も用いて接着し、その後、半
導体装置１１全体を封印剤１９で覆い被せて固定する
か、あるいは、半導体装置１１、金属バンプ群２０、多
層ＭＩＣ基板１６を全て熱圧着によって接着し、半導体
装置１１全体を封印剤１９で覆い被せて固定することに
より、実施の形態２による半導体集積回路装置が製造さ
れる。また、半導体装置１１を多層ＭＩＣ基板１６上に
搭載した後、半導体装置１１の上から封印剤１９を覆い
被せて、半導体装置１１、金属バンプ群２０、多層ＭＩ
Ｃ基板１６の全てをこの封印剤１９のみによって固定す
ることにより製造される。
【００３３】このように、実施の形態２による半導体集
積回路装置によれば、上記半導体装置１１の実装面側に
おいて、電極用金属バンプ１３より外側に、半導体装置
１１と多層ＭＩＣ基板１６との間から封印剤１９が侵入
して半導体装置１１の表面に付着することを防ぐ金属バ
ンプ群（封印剤侵入防止機構）２０を有してなるので、
この金属バンプ群２０によって半導体装置１１と多層Ｍ
ＩＣ基板１６との間からの封印剤１９の侵入を防止して
半導体装置１１と多層ＭＩＣ基板１６との間に空間１８
が形成されて封印剤１９が半導体装置１１の表面へ付着
することを防止でき、その結果、半導体装置１１の高周
波における性能の劣化を防ぐ気密フリップチップ実装を
実現することができるという効果がある。また、上記金
属バンプ群２０の個数を変えることによってあらゆる大
きさの半導体装置に適応することができるという汎用性
を有する効果もある。
【００３４】実施の形態３．図３は、この発明の実施の
形態３による半導体集積回路装置を示す断面図である。
図において、２２は中央部に開口部を有する多層ＭＩＣ
基板、２４は封印剤侵入防止機構としてのリング、ある
いは金属バンプ群であり、その他の符号は図１と同一ま
たは相当するものである。
【００３５】この実施の形態３による半導体集積回路装
置は、多層ＭＩＣ基板として、半導体装置１１の実装位
置の中央部に開口部を設けた基板２２を用いたものであ
る。封印剤防止機構２４は、上記実施の形態１のリング
１２、または上記実施の形態２の金属バンプ群２０のい
ずれを使用してもよい。
【００３６】次に、上記実施の形態３による半導体集積
回路装置の製造方法としては、上記実施の形態１の場合
とほぼ同様に行われるが、半導体装置１１を実装する前
に、多層ＭＩＣ基板２２には開口部を設けておく。
【００３７】このように、実施の形態３による半導体集
積回路装置によれば、上記半導体装置１１の実装面側に
おいて封印剤侵入防止機構（リング／金属バンプ群）２
４を有してなるので、これにより、封印剤１９の侵入を
防止して半導体装置１１と多層ＭＩＣ基板１６との間に
空間１８が形成されて封印剤１９が半導体装置１１の表
面へ付着することを防止でき、その結果、半導体装置１
１の高周波における性能の劣化を防ぐ気密フリップチッ
プ実装を実現することができるという効果がある。ま
た、半導体装置１１とリング／金属バンプ群２４の間、
または、多層ＭＩＣ基板２２とリング／金属バンプ群２
４の間から染みだした封印剤１９は、全て多層ＭＩＣ基
板２２の開口部部分に入り込み、これにより、封印剤１
９が半導体装置１１と多層ＭＩＣ基板２２との間に侵入
して半導体装置１１表面に付着することを防止すること
ができる。
【００３８】実施の形態４．図４は、この発明の実施の
形態４による半導体集積回路装置を示す断面図である。
図において、２３は金属シールド、２４は封印剤侵入防
止機構としてのリング／金属バンプ群、２５はＧＮＤ線
であり、その他の符号は図１と同一または相当するもの
である。
【００３９】この実施の形態４による半導体集積回路装
置は、半導体装置１１に対して側面メタライズによって
金属シールド２３でリング／金属バンプ群２４と半導体
装置１１の裏面（図４中、封印剤１９で覆われている側
の面）にある接地金属とを接続し、この半導体装置１１
をシールドしたものである。この半導体集積回路装置
は、半導体装置１１の裏面にある接地金属、金属シール
ド２３、リング／金属バンプ群２４を介して、多層ＭＩ
Ｃ基板１６の表面上にあるＧＮＤ線２５にアースしてい
る。
【００４０】次に、上記実施の形態４による半導体集積
回路装置の製造方法としては、上記実施の形態１の場合
とほぼ同様に行われるが、封印剤１９が被せられる前
に、半導体装置１１に対し金属スパッタ，または金属蒸
着によって金属シールド２３を形成しておく。
【００４１】このように、実施の形態４による半導体集
積回路装置によれば、上記半導体装置１１の実装面側に
おいて封印剤侵入防止機構（リング／金属バンプ群）２
４を有してなるので、半導体装置１１と多層ＭＩＣ基板
１６との間に封印剤１９の侵入を防止して空間１８が形
成されて封印剤１９が半導体装置１１の表面へ付着する
ことを防止でき、これにより半導体装置１１の高周波に
おける性能の劣化を防ぐ気密フリップチップ実装を実現
することができるという効果がある。また、半導体装置
１１には金属シールド２３が形成されているため、この
金属シールド２３による半導体装置１１のシールド効
果、接地の強化が実現されるという効果もある。
【００４２】実施の形態５．図５は、この発明の実施の
形態５による半導体集積回路装置を示す断面図である。
図において、７は上面に信号線５が形成された単層の高
周波集積回路基板（以下、「ＭＩＣ基板」という。）、
２６は信号線５上に形成される誘電体膜であり、その他
の符号は図１と同一または相当するものである。
【００４３】この実施の形態５による半導体集積回路装
置は、上面に信号線５が形成された単層のＭＩＣ基板７
上に半導体装置１１を実装したものであり、また、ＭＩ
Ｃ基板７には信号線５上には電極用金属バンプ１３と接
触する部分を除き、誘電体膜２６がコーティングされて
いる。この誘電体膜２６としては、ＳｉＯ2 膜などが使
用される。
【００４４】次に、上記実施の形態５による半導体集積
回路装置の製造方法としては、上記実施の形態１の場合
とほぼ同様に行われるが、ＭＩＣ基板７上に半導体装置
１１を実装する前に、ＭＩＣ基板７の信号線５上には、
電極用金属バンプ１３と接触される部分を除き、ＣＶＤ
法などで誘電体膜２６を形成しておく。
【００４５】このように、実施の形態５による半導体集
積回路装置によれば、金属バンプ群２０を有してなるの
で、半導体装置１１と多層ＭＩＣ基板１６との間に封印
剤１９の侵入を防止して空間１８が形成されて封印剤１
９が半導体装置１１の表面へ付着することを防止でき、
その結果、半導体装置１１の高周波における性能の劣化
を防ぐ気密フリップチップ実装を実現することができる
という効果がある。また、信号線５上には、電極用金属
バンプ１３と接触される部分を除き、誘電体膜２６でコ
ーティングされているので、半導体装置１１とＭＩＣ基
板７との絶縁性がよくなるという効果もある。
【００４６】実施の形態６．図６は、この発明の実施の
形態６による半導体集積回路装置を示す断面図である。
この実施の形態６による半導体集積回路装置は、封印剤
侵入防止機構として、半導体装置１１に対して側面メタ
ライズによる金属シールド２３を用いたものである。こ
の金属シールド２３は、半導体装置１１と多層ＭＩＣ基
板１６との間を塞いでいるので、これが封印剤侵入防止
機構の役目を果たし、かつ、この金属シールド２３によ
って半導体装置１１の裏面にある接地金属と接続され
る。また、この半導体集積回路装置は、半導体装置１１
の裏面にある接地金属、金属シールド２３を介して、多
層ＭＩＣ基板１６の表面上にあるＧＮＤ線２５にアース
している。
【００４７】次に、上記実施の形態６による半導体集積
回路装置の製造方法としては、上記実施の形態１の場合
とほぼ同様に行われるが、封印剤１９が被せられる前
に、半導体装置１１に対し金属スパッタ，または金属蒸
着によって金属シールド２３を形成しておく。このと
き、金属が半導体装置１１と多層ＭＩＣ基板１６との隙
間に入り込んで半導体装置１１と多層ＭＩＣ基板１６と
の隙間を塞ぐ。
【００４８】このように、実施の形態６による半導体集
積回路装置によれば、金属シールド２３によって半導体
装置１１と多層ＭＩＣ基板１６との隙間を塞いで、この
金属シールド２３が封印剤侵入防止機構となるので、こ
れにより、半導体装置１１と多層ＭＩＣ基板１６との間
に封印剤１９の侵入を防止して空間１８が形成されて封
印剤１９が半導体装置１１の表面へ付着することを防止
でき、その結果、半導体装置１１の高周波における性能
の劣化を防ぐ気密フリップチップ実装を実現することが
できるという効果がある。また、上記金属シールド２３
によって半導体装置１１のシールド効果、接地の強化が
実現されるという効果もある。
【００４９】実施の形態７．図７は、この発明の実施の
形態７による半導体集積回路装置を示す断面図である。
図において、２１は溝を有する多層ＭＩＣ基板、２７は
半導体装置１１の実装位置における外周付近に設けた樹
脂トラップ用溝であり、その他の符号は図１と同一また
は相当するものである。
【００５０】この実施の形態７による半導体集積回路装
置は、半導体装置１１の実装位置の外周付近に溝２７を
設けた多層ＭＩＣ基板２１を用いたものである。この樹
脂トラップ用溝２７は、電極用金属バンプ１３と封印剤
侵入防止機構としての金属バンプ群２０との間において
環状に形成されている。
【００５１】次に、上記実施の形態７による半導体集積
回路装置の製造方法としては、上記実施の形態１の場合
とほぼ同様に行われるが、半導体装置１１を実装する前
に、多層ＭＩＣ基板２１に樹脂トラップ用溝２７を設け
ておく。
【００５２】このように、上記実施の形態７による半導
体集積回路装置によれば、上記半導体装置１１の実装面
側において封印剤侵入防止機構としての金属バンプ群２
０を有してなるので、半導体装置１１と多層ＭＩＣ基板
１６との間に封印剤１９の侵入を防止して空間１８が形
成されて封印剤１９が半導体装置１１の表面へ付着する
ことを防止でき、その結果、半導体装置１１の高周波に
おける性能の劣化を防ぐ気密フリップチップ実装を実現
することができるという効果がある。また、半導体装置
１１と金属バンプ群２０の間、または、多層ＭＩＣ基板
２１と金属バンプ群２０の間から染みだした封印剤１９
は全て樹脂トラップ用溝２７に入り込み、これにより、
封印剤１９が半導体装置１１と多層ＭＩＣ基板２１との
間に侵入して半導体装置１１表面に付着することを防止
することができる。
【００５３】
【発明の効果】本発明に係る半導体集積回路装置によれ
ば、高周波集積回路基板上に実装した半導体装置に封印
剤を覆い被せて気密フリップチップ実装を実現している
半導体集積回路装置において、上記半導体装置の実装面
側に、上記高周波集積回路基板上の電極パッドに対応し
た位置に形成する電極用金属バンプと、該電極用金属バ
ンプより外側に、半導体装置と高周波集積回路基板との
間から上記封印剤が侵入してくることを防ぐ封印剤侵入
防止機構とを有してなるので、これにより、この封印剤
侵入防止機構によって半導体装置とＭＩＣ基板との間か
らの封印剤の侵入を防止して半導体装置とＭＩＣ基板と
の間に空間が形成されて封印剤が半導体装置の表面へ付
着することを防止でき、その結果、半導体装置の高周波
における性能の劣化を防ぐ気密フリップチップ実装を実
現するものが得られるという効果がある。
【００５４】また、上記高周波集積回路基板が、上記半
導体装置の実装位置における中央部に開口部を設けたも
の、あるいは外周部に封印剤トラップ用溝を設けた場
合、半導体装置と封印剤侵入防止機構の間、または、Ｍ
ＩＣ基板と封印剤侵入防止機構の間から染みだした封印
剤は全てＭＩＣ基板の開口部部分、あるいは溝に入り込
み、これにより、封印剤が半導体装置とＭＩＣ基板との
間に侵入し、半導体装置表面に付着することを防止でき
るという効果がある。
【００５５】また、上記半導体装置が、側面メタライズ
によって金属シールドを形成したものである場合、この
金属シールドによる半導体装置シールド効果、および接
地の強化が実現されるという効果がある。
【００５６】また、上記高周波集積回路基板が、上記電
極パッドより外側の基板表面に誘電体膜をコーティング
したものである場合、半導体装置とＭＩＣ基板との絶縁
性がよくなるという効果がある。
【００５７】一方、本発明に係る半導体集積回路装置の
製造方法によれば、高周波集積回路基板上に実装した半
導体装置に封印剤を覆い被せて気密フリップチップ実装
を実現している半導体集積回路装置の製造方法におい
て、上記半導体装置の実装面側に、上記高周波集積回路
基板上の電極パッドに対応して形成する電極用金属バン
プと、該電極用金属バンプの外周部に、上記封印剤が半
導体装置と高周波集積回路基板との間に侵入して半導体
装置の表面に付着することを防ぐ封印剤侵入防止機構と
を有してなり、上記高周波集積回路基板に対する上記半
導体装置の実装位置を決定した後、該半導体装置の実装
面側を該高周波集積回路基板上に対向させて該半導体装
置を該高周波集積回路基板上に載せて、その電極用金属
バンプ，および封印剤侵入防止機構を介して熱圧着，導
電性接着剤，またはハンダを用いて該半導体装置を該高
周波集積回路基板上に接着して該半導体装置の上から封
印剤を覆い被せて固定するものであるので、封印剤の侵
入を防止して半導体装置とＭＩＣ基板との間に空間が形
成されて封印剤が半導体装置の表面へ付着することを防
止でき、その結果、半導体装置の高周波における性能の
劣化を防ぐ気密フリップチップ実装を実現することがで
きるという効果がある。
【００５８】また、上記高周波集積回路基板に対する上
記半導体装置の実装位置を決定した後、該半導体装置の
実装面側を該高周波集積回路基板上に対向させて該半導
体装置を該高周波集積回路基板上に載せて、該半導体装
置の上から封印剤を覆い被せて該封印剤のみによって固
定することにより製造する場合、各種接着剤、ハンダな
どによる接着の工程が不必要であるため製造工程を削減
することができるという効果を有する。
【図面の簡単な説明】
【図１】 実施の形態１による半導体集積回路装置を示
し、同図(a) は、主要構成を示す模式図、同図(b) は、
断面図である。
【図２】 実施の形態２による半導体集積回路装置を示
し、同図(a) は、主要構成を示す模式図、同図(b) は、
断面図である。
【図３】 実施の形態３による半導体集積回路装置を示
す断面図である。
【図４】 実施の形態４による半導体集積回路装置を示
す断面図である。
【図５】 実施の形態５による半導体集積回路装置を示
す断面図である。
【図６】 実施の形態６による半導体集積回路装置を示
す断面図である。
【図７】 実施の形態７による半導体集積回路装置を示
す断面図である。
【図８】 従来の半導体集積回路装置を示し、同図(a)
は、断面図、同図(b) は、主要構成を示す模式図であ
る。
【符号の説明】
１ 半導体装置、３ 電極用金属バンプ、４ 電極用金
パッド、５ 信号線、６ 封印剤、７ 高周波集積回路
基板（ＭＩＣ基板）、１１ 半導体装置、１２ リング
（封印剤侵入防止機構）、１３ 電極用金属バンプ、１
４ 電極パッド、１５ 信号線、１６ 多層高周波集積
回路基板（多層ＭＩＣ基板）、１７ バイアホール、１
８ 空間、１９ 封印剤、２０ 金属バンプ群（封印剤
侵入防止機構）、２１ 溝を有する多層ＭＩＣ基板、２
２ 開口部を有する多層ＭＩＣ基板、２３ 金属シール
ド、２４ リング／バンプ群（封印剤侵入防止機構）、
２５ ＧＮＤ線、２６ 誘電体膜、２７ 樹脂トラップ
用溝。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 高周波集積回路基板上に実装した半導体
    装置に封印剤を覆い被せて気密フリップチップ実装を実
    現している半導体集積回路装置において、 上記半導体装置の実装面側に、上記高周波集積回路基板
    上の電極パッドに対応した位置に形成する電極用金属バ
    ンプと、 該電極用金属バンプより外側に、半導体装置と高周波集
    積回路基板との間から上記封印剤が侵入してくることを
    防ぐ封印剤侵入防止機構とを有してなることを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 請求項１に記載の半導体集積回路装置に
    おいて、 上記封印剤侵入防止機構は、熱可塑性樹脂，セラミッ
    ク，または金属からなるものであることを特徴とする半
    導体集積回路装置。
  3. 【請求項３】 請求項１または２に記載の半導体集積回
    路装置において、 上記高周波集積回路基板は、信号線路を内部に保持する
    多層構造のものであることを特徴とする半導体集積回路
    装置。
  4. 【請求項４】 請求項１ないし３のいずれかに記載の半
    導体集積回路装置において、 上記高周波集積回路基板は、上記半導体装置の実装位置
    における中央部に開口部を設けたものであることを特徴
    とする半導体集積回路装置。
  5. 【請求項５】 請求項１ないし４のいずれかに記載の半
    導体集積回路装置において、 上記半導体装置は、側面メタライズによって金属シール
    ドを形成したものであることを特徴とする半導体集積回
    路装置。
  6. 【請求項６】 請求項１ないし５のいずれかに記載の半
    導体集積回路装置において、 上記高周波集積回路基板は、上記電極パッドより外側の
    基板表面に誘電体膜をコーティングしたものであること
    を特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１ないし６のいずれかに記載の半
    導体集積回路装置において、 上記封印剤侵入防止機構は、上記高周波集積回路基板上
    に実装した該半導体装置に対して側面メタライズによっ
    て形成した金属シールドからなるものであることを特徴
    とする半導体集積回路装置。
  8. 【請求項８】 請求項１ないし７のいずれかに記載の半
    導体集積回路装置において、 上記高周波集積回路基板は、上記半導体基板の実装位置
    における外周部に封印剤トラップ用溝を設けたものであ
    ることを特徴とする半導体集積回路装置。
  9. 【請求項９】 高周波集積回路基板上に実装した半導体
    装置に封印剤を覆い被せて気密フリップチップ実装を実
    現している半導体集積回路装置の製造方法において、 上記半導体装置の実装面側に、上記高周波集積回路基板
    上の電極パッドに対応して形成する電極用金属バンプ
    と、該電極用金属バンプの外周部に、上記封印剤が半導
    体装置と高周波集積回路基板との間に侵入して半導体装
    置の表面に付着することを防ぐ封印剤侵入防止機構とを
    有してなり、 上記高周波集積回路基板に対する上記半導体装置の実装
    位置を決定した後、該半導体装置の実装面側を該高周波
    集積回路基板上に対向させて該半導体装置を該高周波集
    積回路基板上に載せて、その電極用金属バンプ，および
    封印剤侵入防止機構を介して熱圧着，導電性接着剤，ま
    たはハンダを用いて該半導体装置を該高周波集積回路基
    板上に接着して該半導体装置の上から封印剤を覆い被せ
    て固定することを特徴とする半導体集積回路装置の製造
    方法。
  10. 【請求項１０】 高周波集積回路基板上に実装した半導
    体装置に封印剤を覆い被せて気密フリップチップ実装を
    実現している半導体集積回路装置の製造方法において、 上記半導体装置の実装面側に、上記高周波集積回路基板
    上の電極パッドに対応して形成する電極用金属バンプ
    と、該電極用金属バンプの外周部に、上記封印剤が半導
    体装置と高周波集積回路基板との間に侵入して半導体装
    置の表面に付着することを防ぐ封印剤侵入防止機構とを
    有してなり、 上記高周波集積回路基板に対する上記半導体装置の実装
    位置を決定した後、該半導体装置の実装面側を該高周波
    集積回路基板上に対向させて該半導体装置を該高周波集
    積回路基板上に載せて、該半導体装置の上から封印剤を
    覆い被せて該封印剤のみによって固定することを特徴と
    する半導体集積回路装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007013024A2 (en) 2005-07-25 2007-02-01 Nxp B.V. Flip-chip package with air cavity
JP2009218467A (ja) * 2008-03-12 2009-09-24 Nec Electronics Corp 半導体装置
CN101978445A (zh) * 2008-03-18 2011-02-16 日东电工株式会社 永久磁铁及永久磁铁的制造方法
KR101197189B1 (ko) * 2010-05-04 2012-11-02 (주)와이솔 반도체 패키지 및 그 제조방법
JP2013536586A (ja) * 2010-08-25 2013-09-19 エプコス アーゲー 電子部品及びその製造方法
JP2014017429A (ja) * 2012-07-11 2014-01-30 Murata Mfg Co Ltd 電子部品及びその製造方法
JP2015111735A (ja) * 2015-03-05 2015-06-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2021097170A (ja) * 2019-12-18 2021-06-24 日亜化学工業株式会社 発光素子及び発光装置
JPWO2024075171A1 (ja) * 2022-10-03 2024-04-11
JPWO2024075168A1 (ja) * 2022-10-03 2024-04-11
JPWO2024075166A1 (ja) * 2022-10-03 2024-04-11
EP1535331B1 (en) * 2002-03-19 2024-10-02 Murata Integrated Passive Solutions Method of forming a sealed cavity
EP4521454A4 (en) * 2022-06-07 2025-09-17 Samsung Electronics Co Ltd SEMICONDUCTOR PACKAGE COMPRISING A RESIN, AND ELECTRONIC DEVICE COMPRISING SAME

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0451144U (ja) * 1990-09-03 1992-04-30
JPH06204291A (ja) * 1992-12-28 1994-07-22 Rohm Co Ltd 半導体装置
JPH077105A (ja) * 1993-06-16 1995-01-10 Sony Corp 半導体素子及び樹脂封止型半導体装置
JPH08153753A (ja) * 1994-11-28 1996-06-11 Kyocera Corp 半導体素子の実装方法
JPH08195414A (ja) * 1995-01-12 1996-07-30 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0451144U (ja) * 1990-09-03 1992-04-30
JPH06204291A (ja) * 1992-12-28 1994-07-22 Rohm Co Ltd 半導体装置
JPH077105A (ja) * 1993-06-16 1995-01-10 Sony Corp 半導体素子及び樹脂封止型半導体装置
JPH08153753A (ja) * 1994-11-28 1996-06-11 Kyocera Corp 半導体素子の実装方法
JPH08195414A (ja) * 1995-01-12 1996-07-30 Toshiba Corp 半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1535331B1 (en) * 2002-03-19 2024-10-02 Murata Integrated Passive Solutions Method of forming a sealed cavity
WO2007013024A3 (en) * 2005-07-25 2007-05-31 Koninkl Philips Electronics Nv Flip-chip package with air cavity
US8153480B2 (en) 2005-07-25 2012-04-10 Nxp B.V. Air cavity package for flip-chip
WO2007013024A2 (en) 2005-07-25 2007-02-01 Nxp B.V. Flip-chip package with air cavity
JP2009218467A (ja) * 2008-03-12 2009-09-24 Nec Electronics Corp 半導体装置
CN101978445A (zh) * 2008-03-18 2011-02-16 日东电工株式会社 永久磁铁及永久磁铁的制造方法
KR101197189B1 (ko) * 2010-05-04 2012-11-02 (주)와이솔 반도체 패키지 및 그 제조방법
JP2013536586A (ja) * 2010-08-25 2013-09-19 エプコス アーゲー 電子部品及びその製造方法
US9382110B2 (en) 2010-08-25 2016-07-05 Epcos Ag Component and method for producing a component
JP2014017429A (ja) * 2012-07-11 2014-01-30 Murata Mfg Co Ltd 電子部品及びその製造方法
JP2015111735A (ja) * 2015-03-05 2015-06-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2021097170A (ja) * 2019-12-18 2021-06-24 日亜化学工業株式会社 発光素子及び発光装置
EP4521454A4 (en) * 2022-06-07 2025-09-17 Samsung Electronics Co Ltd SEMICONDUCTOR PACKAGE COMPRISING A RESIN, AND ELECTRONIC DEVICE COMPRISING SAME
JPWO2024075171A1 (ja) * 2022-10-03 2024-04-11
JPWO2024075168A1 (ja) * 2022-10-03 2024-04-11
JPWO2024075166A1 (ja) * 2022-10-03 2024-04-11

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