JPH1126714A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1126714A JPH1126714A JP9173366A JP17336697A JPH1126714A JP H1126714 A JPH1126714 A JP H1126714A JP 9173366 A JP9173366 A JP 9173366A JP 17336697 A JP17336697 A JP 17336697A JP H1126714 A JPH1126714 A JP H1126714A
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- gate electrode
- film
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Abstract
(57)【要約】
【課題】 ゲート電極の表面に窒化物系絶縁膜を被覆す
ることで接続孔を自己整合的に形成する場合に、ゲート
電極の側面から半導体基板側にリーク電流が流れてしま
うのを防止する。 【解決手段】 メモリセル選択用ＭＯＳ・ＦＥＴＱのゲ
ート電極５ｇ（ワード線ＷＬ）の側面にリーク電流防止
用のサイドウォールＳＷを設け、接続孔１２ａ,１２ｂ
を層間絶縁膜に自己整合的に形成するために用いる窒化
シリコン等からなる絶縁膜７がゲート電極５ｇ（ワード
線ＷＬ）の側面に直接接触してしまうのを防止する構造
とした。
ることで接続孔を自己整合的に形成する場合に、ゲート
電極の側面から半導体基板側にリーク電流が流れてしま
うのを防止する。 【解決手段】 メモリセル選択用ＭＯＳ・ＦＥＴＱのゲ
ート電極５ｇ（ワード線ＷＬ）の側面にリーク電流防止
用のサイドウォールＳＷを設け、接続孔１２ａ,１２ｂ
を層間絶縁膜に自己整合的に形成するために用いる窒化
シリコン等からなる絶縁膜７がゲート電極５ｇ（ワード
線ＷＬ）の側面に直接接触してしまうのを防止する構造
とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ(Dynamic
Random Access Memory)を有する半導体集積回路装置お
よびその製造技術に適用して有効な技術に関するもので
ある。
置およびその製造技術に関し、特に、ＤＲＡＭ(Dynamic
Random Access Memory)を有する半導体集積回路装置お
よびその製造技術に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、１つのメモリ
セル選択用ＭＩＳトランジスタと、それに直列に接続さ
れたキャパシタとから構成されている。このため、集積
度が高く、ビット当たりの単価を安くすることができる
等から大容量のメモリを必要とする各種コンピュータの
メイン・メモリや通信機器等に広く使用されている。
セル選択用ＭＩＳトランジスタと、それに直列に接続さ
れたキャパシタとから構成されている。このため、集積
度が高く、ビット当たりの単価を安くすることができる
等から大容量のメモリを必要とする各種コンピュータの
メイン・メモリや通信機器等に広く使用されている。
【０００３】ところで、ＤＲＡＭのメモリ容量は益々増
大する傾向にあり、それに伴ってＤＲＡＭのメモリセル
の集積度を増大させる観点からメモリセルの専有面積も
益々縮小せざるを得ない方向に進んでいる。このため、
ＤＲＡＭの製造プロセスにおいては、如何にして、信頼
性を損なうことなく、メモリセルのサイズを縮小するか
が重要な課題となっている。
大する傾向にあり、それに伴ってＤＲＡＭのメモリセル
の集積度を増大させる観点からメモリセルの専有面積も
益々縮小せざるを得ない方向に進んでいる。このため、
ＤＲＡＭの製造プロセスにおいては、如何にして、信頼
性を損なうことなく、メモリセルのサイズを縮小するか
が重要な課題となっている。
【０００４】そのようなメモリセルのサイズの縮小を可
能とする技術として、ビット線とメモリセル選択用ＭＩ
Ｓトランジスタの一方の半導体領域とを接続する接続孔
（以下、ビット線用コントともいう）や上記キャパシタ
とメモリセル選択用ＭＩＳトランジスタの他方の半導体
領域とを接続する接続孔（以下、キャパシタ用コントと
もいう）を層間絶縁膜に自己整合的に穿孔する技術があ
る。
能とする技術として、ビット線とメモリセル選択用ＭＩ
Ｓトランジスタの一方の半導体領域とを接続する接続孔
（以下、ビット線用コントともいう）や上記キャパシタ
とメモリセル選択用ＭＩＳトランジスタの他方の半導体
領域とを接続する接続孔（以下、キャパシタ用コントと
もいう）を層間絶縁膜に自己整合的に穿孔する技術があ
る。
【０００５】この技術は、メモリセル選択用ＭＩＳトラ
ンジスタのゲート電極を構成するワード線の表面（上面
および側面）に予め窒化物系絶縁膜等を被覆しておき、
ビット線用接続孔やキャパシタ用接続孔をエッチング技
術によって穿孔する場合に、窒化物系絶縁膜と層間絶縁
膜とのエッチング選択比を大きくした状態でエッチング
処理を行うことにより、それらの接続孔を自己整合的に
穿孔するものである。
ンジスタのゲート電極を構成するワード線の表面（上面
および側面）に予め窒化物系絶縁膜等を被覆しておき、
ビット線用接続孔やキャパシタ用接続孔をエッチング技
術によって穿孔する場合に、窒化物系絶縁膜と層間絶縁
膜とのエッチング選択比を大きくした状態でエッチング
処理を行うことにより、それらの接続孔を自己整合的に
穿孔するものである。
【０００６】この技術を用いた場合、露光時の位置合わ
せずれに起因してビット線用の接続孔やキャパシタ用接
続孔のパターンの一部が平面的にはワード線に重なって
しまったとしても、ワード線の周りの窒化物系絶縁膜が
エッチングストッパとして機能するので、その接続孔か
らワード線を露出させないようにできる。
せずれに起因してビット線用の接続孔やキャパシタ用接
続孔のパターンの一部が平面的にはワード線に重なって
しまったとしても、ワード線の周りの窒化物系絶縁膜が
エッチングストッパとして機能するので、その接続孔か
らワード線を露出させないようにできる。
【０００７】したがって、これらの接続孔の位置合わせ
ずれ等を考慮して、互いに隣接するワード線の間隔や互
いに隣接するビット線の間隔を予め広くしておく必要が
なくなるので、個々のメモリセルのサイズ縮小が可能と
なり、半導体チップのサイズの縮小が可能となる。ま
た、高度な位置合わせ技術や工程管理も必要なくなる。
これらにより、ＤＲＡＭのコスト低減を推進することが
可能となる。
ずれ等を考慮して、互いに隣接するワード線の間隔や互
いに隣接するビット線の間隔を予め広くしておく必要が
なくなるので、個々のメモリセルのサイズ縮小が可能と
なり、半導体チップのサイズの縮小が可能となる。ま
た、高度な位置合わせ技術や工程管理も必要なくなる。
これらにより、ＤＲＡＭのコスト低減を推進することが
可能となる。
【０００８】このような接続孔の自己整合形成技術につ
いては、例えば特開平４−３４２１６４号公報に記載が
あり、この文献には、ワード線（すなわち、メモリセル
選択用ＭＯＳトランジスタのゲート電極）の上面および
側面に、それぞれ窒化シリコンからなるキャップ絶縁膜
およびサイドウォールをワード線に接触した状態で設け
ることにより、層間絶縁膜にキャパシタ用の接続孔を自
己整合的に形成する技術が開示されている。
いては、例えば特開平４−３４２１６４号公報に記載が
あり、この文献には、ワード線（すなわち、メモリセル
選択用ＭＯＳトランジスタのゲート電極）の上面および
側面に、それぞれ窒化シリコンからなるキャップ絶縁膜
およびサイドウォールをワード線に接触した状態で設け
ることにより、層間絶縁膜にキャパシタ用の接続孔を自
己整合的に形成する技術が開示されている。
【０００９】また、特開昭６２−２０６８７３号公報に
は、ゲート電極の上面および側面に、それぞれ窒化シリ
コンからなるキャップ絶縁膜およびサイドウォールをワ
ード線に接触した状態で設けることで、トレンチキャパ
シタ用の溝とビット線の接続孔を自己整合的に形成する
技術が開示されている。
は、ゲート電極の上面および側面に、それぞれ窒化シリ
コンからなるキャップ絶縁膜およびサイドウォールをワ
ード線に接触した状態で設けることで、トレンチキャパ
シタ用の溝とビット線の接続孔を自己整合的に形成する
技術が開示されている。
【００１０】また、米国特許５３６４８０４号には、Ｍ
ＯＳトランジスタのゲート電極の上面に窒化シリコンか
らなるキャップ絶縁膜を設け、ゲート電極の側面に熱酸
化法で形成された酸化シリコンからなるサイドウォール
を設け、さらに、キャップ絶縁膜の側面とサイドウォー
ルの表面を覆うように窒化シリコンからなるサイドウォ
ールを設けることで、ゲート電極に対して自己整合的に
接続孔を穿孔する技術が開示されている。ただし、この
文献にはＤＲＡＭに関する記載がない。
ＯＳトランジスタのゲート電極の上面に窒化シリコンか
らなるキャップ絶縁膜を設け、ゲート電極の側面に熱酸
化法で形成された酸化シリコンからなるサイドウォール
を設け、さらに、キャップ絶縁膜の側面とサイドウォー
ルの表面を覆うように窒化シリコンからなるサイドウォ
ールを設けることで、ゲート電極に対して自己整合的に
接続孔を穿孔する技術が開示されている。ただし、この
文献にはＤＲＡＭに関する記載がない。
【００１１】また、特開平６−５３１６２号公報には、
ＭＯＳトランジスタのゲート電極の表面を酸化シリコン
膜で被覆し、その表面を窒化シリコン膜で被覆し、さら
にその表面にポリシリコン膜で被覆しておいて、層間絶
縁膜に接続孔を穿孔する場合にポリシリコン膜をエッチ
ングストッパとし、さらに接続孔から露出する窒化シリ
コン膜を除去する技術が開示されている。ただし、この
文献にもＤＲＡＭに関する記載がない。
ＭＯＳトランジスタのゲート電極の表面を酸化シリコン
膜で被覆し、その表面を窒化シリコン膜で被覆し、さら
にその表面にポリシリコン膜で被覆しておいて、層間絶
縁膜に接続孔を穿孔する場合にポリシリコン膜をエッチ
ングストッパとし、さらに接続孔から露出する窒化シリ
コン膜を除去する技術が開示されている。ただし、この
文献にもＤＲＡＭに関する記載がない。
【００１２】また、特開平７−１６１８４８号公報に
は、二層ゲート電極構造のＭＯＳ形メモリセルを有する
ＥＥＰＲＯＭにおいて、その制御ゲート電極上に窒化シ
リコンからなるキャップ絶縁膜を直接設け、その二層ゲ
ート電極（トンネル絶縁膜、浮遊ゲート電極、層間膜お
よび制御ゲート電極）の側面に窒化シリコン膜と酸化シ
リコン膜とを内側から順に交互に重ねてなるサイドウォ
ールを設け、このキャップ絶縁膜およびサイドウォール
を用いて、層間絶縁膜に接続孔を自己整合的に形成する
技術が開示されている。
は、二層ゲート電極構造のＭＯＳ形メモリセルを有する
ＥＥＰＲＯＭにおいて、その制御ゲート電極上に窒化シ
リコンからなるキャップ絶縁膜を直接設け、その二層ゲ
ート電極（トンネル絶縁膜、浮遊ゲート電極、層間膜お
よび制御ゲート電極）の側面に窒化シリコン膜と酸化シ
リコン膜とを内側から順に交互に重ねてなるサイドウォ
ールを設け、このキャップ絶縁膜およびサイドウォール
を用いて、層間絶縁膜に接続孔を自己整合的に形成する
技術が開示されている。
【００１３】
【発明が解決しようとする課題】ところが、ワード線の
表面に窒化物系絶縁膜を被覆することで接続孔を自己整
合的に穿孔する技術においては、以下の問題があること
を本発明者は見出した。
表面に窒化物系絶縁膜を被覆することで接続孔を自己整
合的に穿孔する技術においては、以下の問題があること
を本発明者は見出した。
【００１４】すなわち、ゲート電極の側面に窒化物系の
絶縁膜が直接接触してしまうと、その接触部に形成され
た界面準位を通じてゲート電極から半導体基板側にリー
ク電流が流れてしまう問題である。
絶縁膜が直接接触してしまうと、その接触部に形成され
た界面準位を通じてゲート電極から半導体基板側にリー
ク電流が流れてしまう問題である。
【００１５】また、ゲート電極を、低抵抗ポリシリコン
膜上にバリア導体膜を介して金属膜を積み重ねる構造と
した場合に、窒化物系絶縁膜を堆積する際にゲート電極
のバリア導体膜や金属膜が酸化してしまう結果、その構
造のゲート電極の抵抗が増大してしまう問題である。
膜上にバリア導体膜を介して金属膜を積み重ねる構造と
した場合に、窒化物系絶縁膜を堆積する際にゲート電極
のバリア導体膜や金属膜が酸化してしまう結果、その構
造のゲート電極の抵抗が増大してしまう問題である。
【００１６】本発明の目的は、ゲート電極の表面に窒化
物系絶縁膜を被覆することで接続孔を自己整合的に形成
する場合に、ゲート電極の側面から半導体基板側にリー
ク電流が流れてしまうのを防止することのできる技術を
提供することにある。
物系絶縁膜を被覆することで接続孔を自己整合的に形成
する場合に、ゲート電極の側面から半導体基板側にリー
ク電流が流れてしまうのを防止することのできる技術を
提供することにある。
【００１７】また、本発明の目的は、低抵抗ポリシリコ
ン膜上にバリア導体膜を介して金属膜を積み重ねてなる
ゲート電極のバリア導体膜や金属膜が、接続孔を自己整
合的に穿孔するのに用いる窒化物系絶縁膜の堆積工程中
に酸化してしまうのを防止することのできる技術を提供
することにある。
ン膜上にバリア導体膜を介して金属膜を積み重ねてなる
ゲート電極のバリア導体膜や金属膜が、接続孔を自己整
合的に穿孔するのに用いる窒化物系絶縁膜の堆積工程中
に酸化してしまうのを防止することのできる技術を提供
することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２０】本発明の半導体集積回路装置は、メモリセ
ル選択用ＭＩＳトランジスタと、これに直列に接続され
た情報蓄積用容量素子とで構成されるＤＲＡＭが半導体
基板主面に設けられた半導体集積回路装置であって、
（ａ）前記メモリセル選択用ＭＩＳトランジスタを含む
ＭＩＳトランジスタのゲート電極の側面に接触した状態
で形成されたリーク電流防止用の側壁絶縁膜と、（ｂ）
前記ゲート電極の表面および前記リーク電流防止用の側
壁絶縁膜の表面を被覆する窒化物系絶縁膜と、（ｃ）前
記半導体基板上に前記メモリセル選択用ＭＩＳトランジ
スタを含むＭＩＳトランジスタを被覆するように形成さ
れた絶縁膜であって、前記窒化物系絶縁膜に対するエッ
チング選択比を大きくとれる材料からなる層間絶縁膜
と、（ｄ）前記層間絶縁膜と前記窒化物系絶縁膜とのエ
ッチング選択比を大きくした状態でのエッチング処理に
より、前記層間絶縁膜に前記メモリセル選択用ＭＩＳト
ランジスタのソース・ドレイン用の半導体領域が露出す
るように自己整合的に穿孔された接続孔とを有するもの
である。
ル選択用ＭＩＳトランジスタと、これに直列に接続され
た情報蓄積用容量素子とで構成されるＤＲＡＭが半導体
基板主面に設けられた半導体集積回路装置であって、
（ａ）前記メモリセル選択用ＭＩＳトランジスタを含む
ＭＩＳトランジスタのゲート電極の側面に接触した状態
で形成されたリーク電流防止用の側壁絶縁膜と、（ｂ）
前記ゲート電極の表面および前記リーク電流防止用の側
壁絶縁膜の表面を被覆する窒化物系絶縁膜と、（ｃ）前
記半導体基板上に前記メモリセル選択用ＭＩＳトランジ
スタを含むＭＩＳトランジスタを被覆するように形成さ
れた絶縁膜であって、前記窒化物系絶縁膜に対するエッ
チング選択比を大きくとれる材料からなる層間絶縁膜
と、（ｄ）前記層間絶縁膜と前記窒化物系絶縁膜とのエ
ッチング選択比を大きくした状態でのエッチング処理に
より、前記層間絶縁膜に前記メモリセル選択用ＭＩＳト
ランジスタのソース・ドレイン用の半導体領域が露出す
るように自己整合的に穿孔された接続孔とを有するもの
である。
【００２１】また、本発明の半導体集積回路装置は、前
記ゲート電極は、低抵抗多結晶シリコン膜上にバリア導
体膜を介して金属膜を積み重ねてなるものである。
記ゲート電極は、低抵抗多結晶シリコン膜上にバリア導
体膜を介して金属膜を積み重ねてなるものである。
【００２２】また、本発明の半導体集積回路装置は、前
記バリア導体膜が窒化タングステンからなるものであ
る。
記バリア導体膜が窒化タングステンからなるものであ
る。
【００２３】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭが半導体基板主面に設けられた半導体集積回路
装置の製造方法であって、（ａ）前記半導体基板主面に
ゲート絶縁膜を形成した後、前記メモリセル選択用ＭＩ
Ｓトランジスタを含むＭＩＳトランジスタのゲート電極
を形成する工程と、（ｂ）前記ゲート電極形成後の半導
体基板上にリーク電流防止用の側壁絶縁膜を形成するた
めの絶縁膜を堆積した後、その絶縁膜をエッチバックす
ることにより、前記ゲート電極の側面に接触した状態で
リーク電流防止用の側壁絶縁膜を形成する工程と、
（ｃ）前記ゲート電極の表面および前記リーク電流防止
用の側壁絶縁膜の表面を窒化物系絶縁膜で被覆する工程
と、（ｄ）前記窒化物系絶縁膜の被覆工程後の半導体基
板上に窒化物系絶縁膜に対するエッチング選択比を大き
くとれる材料からなる層間絶縁膜を堆積する工程と、
（ｅ）前記層間絶縁膜と前記窒化物系絶縁膜とのエッチ
ング選択比を大きくした状態でのエッチング処理によ
り、前記層間絶縁膜に前記メモリセル選択用ＭＩＳトラ
ンジスタのソース・ドレイン用の半導体領域が露出する
ような接続孔を自己整合的に穿孔する工程とを有するも
のである。
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭが半導体基板主面に設けられた半導体集積回路
装置の製造方法であって、（ａ）前記半導体基板主面に
ゲート絶縁膜を形成した後、前記メモリセル選択用ＭＩ
Ｓトランジスタを含むＭＩＳトランジスタのゲート電極
を形成する工程と、（ｂ）前記ゲート電極形成後の半導
体基板上にリーク電流防止用の側壁絶縁膜を形成するた
めの絶縁膜を堆積した後、その絶縁膜をエッチバックす
ることにより、前記ゲート電極の側面に接触した状態で
リーク電流防止用の側壁絶縁膜を形成する工程と、
（ｃ）前記ゲート電極の表面および前記リーク電流防止
用の側壁絶縁膜の表面を窒化物系絶縁膜で被覆する工程
と、（ｄ）前記窒化物系絶縁膜の被覆工程後の半導体基
板上に窒化物系絶縁膜に対するエッチング選択比を大き
くとれる材料からなる層間絶縁膜を堆積する工程と、
（ｅ）前記層間絶縁膜と前記窒化物系絶縁膜とのエッチ
ング選択比を大きくした状態でのエッチング処理によ
り、前記層間絶縁膜に前記メモリセル選択用ＭＩＳトラ
ンジスタのソース・ドレイン用の半導体領域が露出する
ような接続孔を自己整合的に穿孔する工程とを有するも
のである。
【００２４】また、本発明の半導体集積回路装置の製造
方法は、前記リーク電流防止用の側壁絶縁膜形成用の絶
縁膜を、テトラエトキシシランガスとオゾンガスとをソ
ースガスとして用いたＣＶＤ法により形成する際に、前
記テトラエトキシシランガスを流した後、オゾンガスを
反応させるものである。
方法は、前記リーク電流防止用の側壁絶縁膜形成用の絶
縁膜を、テトラエトキシシランガスとオゾンガスとをソ
ースガスとして用いたＣＶＤ法により形成する際に、前
記テトラエトキシシランガスを流した後、オゾンガスを
反応させるものである。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２６】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２〜図
４は図１の半導体集積回路装置の拡大断面図、図５は水
蒸気／水素混合ガスを使った酸化還元反応の平行蒸気圧
比の温度依存性を示すグラフ図、図６（ａ）〜（ｃ）は
ゲート絶縁膜の耐圧を説明するためのグラフ図、図７
（ａ）〜（ｃ）はゲート電極のバリア金属として窒化チ
タンを用いた場合のゲート絶縁膜の耐圧を説明するため
のグラフ図、図８はゲート電極縦方向抵抗特性を示すグ
ラフ図、図９はゲート電極のバリア金属として窒化チタ
ンを用いた場合のゲート電極縦方向抵抗特性を示すグラ
フ図、図１０は図５〜図９の結果を纏めて示した説明
図、図１１〜図５３は図１の半導体集積回路装置の製造
工程中における要部断面図である。
形態である半導体集積回路装置の要部断面図、図２〜図
４は図１の半導体集積回路装置の拡大断面図、図５は水
蒸気／水素混合ガスを使った酸化還元反応の平行蒸気圧
比の温度依存性を示すグラフ図、図６（ａ）〜（ｃ）は
ゲート絶縁膜の耐圧を説明するためのグラフ図、図７
（ａ）〜（ｃ）はゲート電極のバリア金属として窒化チ
タンを用いた場合のゲート絶縁膜の耐圧を説明するため
のグラフ図、図８はゲート電極縦方向抵抗特性を示すグ
ラフ図、図９はゲート電極のバリア金属として窒化チタ
ンを用いた場合のゲート電極縦方向抵抗特性を示すグラ
フ図、図１０は図５〜図９の結果を纏めて示した説明
図、図１１〜図５３は図１の半導体集積回路装置の製造
工程中における要部断面図である。
【００２７】本実施の形態１においては、例えば２５６
Ｍ・ＤＲＡＭに本発明を適用した場合について説明す
る。
Ｍ・ＤＲＡＭに本発明を適用した場合について説明す
る。
【００２８】まず、本実施の形態１のＤＲＡＭにおける
断面構造を図１〜図４によって説明する。なお、図２は
図１のメモリセル領域の拡大断面図であり、図３および
図４は図１の周辺回路領域の拡大断面図である。
断面構造を図１〜図４によって説明する。なお、図２は
図１のメモリセル領域の拡大断面図であり、図３および
図４は図１の周辺回路領域の拡大断面図である。
【００２９】半導体基板１は、例えばｐ- 形のシリコン
単結晶からなり、そのメモリ領域には深いｎウエル２ｎ
ｗが形成されている。この深いｎウエル２ｎｗには、例
えばｎ形不純物のリンが導入されている。
単結晶からなり、そのメモリ領域には深いｎウエル２ｎ
ｗが形成されている。この深いｎウエル２ｎｗには、例
えばｎ形不純物のリンが導入されている。
【００３０】この深いｎウエル２ｎｗの上層にはｐウエ
ル３ｐｗm が形成されている。このｐウエル３ｐｗm
は、その下方に設けられた深いｎウエル２ｎｗおよびｐ
ウエル３ｐｗm の側部に設けられたｎウエルによって取
り囲まれて周辺回路領域等から電気的に分離されてい
る。このｐウエル３ｐｗm には、例えばｐ形不純物のホ
ウ素が導入されている。
ル３ｐｗm が形成されている。このｐウエル３ｐｗm
は、その下方に設けられた深いｎウエル２ｎｗおよびｐ
ウエル３ｐｗm の側部に設けられたｎウエルによって取
り囲まれて周辺回路領域等から電気的に分離されてい
る。このｐウエル３ｐｗm には、例えばｐ形不純物のホ
ウ素が導入されている。
【００３１】また、周辺回路領域等における半導体基板
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｐウエル３ｐｗp が形成されてい
る。このｐウエル３ｐｗp には、例えばｐ形不純物のホ
ウ素が導入されている。
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｐウエル３ｐｗp が形成されてい
る。このｐウエル３ｐｗp には、例えばｐ形不純物のホ
ウ素が導入されている。
【００３２】また、周辺回路領域等における半導体基板
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｎウエル３ｎｗp が形成されてい
る。ｎウエル３ｎｗp には、例えばｎ形不純物のリンま
たはヒ素（Ａｓ）が導入されている。
１において、メモリ領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にはｎウエル３ｎｗp が形成されてい
る。ｎウエル３ｎｗp には、例えばｎ形不純物のリンま
たはヒ素（Ａｓ）が導入されている。
【００３３】このような半導体基板１の上層部には、例
えば浅い溝掘り埋込形の素子分離領域４が形成されてい
る。すなわち、この素子分離領域４は、半導体基板１の
厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ
1,４ｂ2 が埋め込まれて形成されている。
えば浅い溝掘り埋込形の素子分離領域４が形成されてい
る。すなわち、この素子分離領域４は、半導体基板１の
厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ
1,４ｂ2 が埋め込まれて形成されている。
【００３４】この分離用の絶縁膜４ｂ1,４ｂ2 は、例え
ば二酸化シリコン（ＳｉＯ2 ）等からなる。なお、この
素子分離領域４の上面は、その高さが半導体基板１の主
面の高さとほぼ一致するように平坦に形成されている。
ば二酸化シリコン（ＳｉＯ2 ）等からなる。なお、この
素子分離領域４の上面は、その高さが半導体基板１の主
面の高さとほぼ一致するように平坦に形成されている。
【００３５】メモリ領域（図１の左側）における半導体
基板１のｐウエル３ｐｗm 上にはＤＲＡＭのメモリセル
が形成されている。このメモリセルは、１つのメモリセ
ル選択用ＭＯＳ・ＦＥＴＱと１つのキャパシタ（情報蓄
積用容量素子）Ｃとから構成されている。
基板１のｐウエル３ｐｗm 上にはＤＲＡＭのメモリセル
が形成されている。このメモリセルは、１つのメモリセ
ル選択用ＭＯＳ・ＦＥＴＱと１つのキャパシタ（情報蓄
積用容量素子）Ｃとから構成されている。
【００３６】メモリセル選択用ＭＯＳ・ＦＥＴＱは、ｐ
ウエル３ｐｗm の上部に互いに離間して形成された一対
の半導体領域５ａ, ５ｂと、半導体基板１上に形成され
たゲート絶縁膜５ｉと、その上に形成されたゲート電極
５ｇとを有している。なお、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧は、例えば１Ｖまたはその前後で
ある。
ウエル３ｐｗm の上部に互いに離間して形成された一対
の半導体領域５ａ, ５ｂと、半導体基板１上に形成され
たゲート絶縁膜５ｉと、その上に形成されたゲート電極
５ｇとを有している。なお、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧は、例えば１Ｖまたはその前後で
ある。
【００３７】半導体領域５ａ, ５ｂは、メモリセル選択
用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するため
の領域であり、この領域には、例えばｎ形不純物のＡｓ
が導入されている。この半導体領域５ａ, ５ｂの間にお
いてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ
・ＦＥＴＱのチャネル領域が形成される。
用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するため
の領域であり、この領域には、例えばｎ形不純物のＡｓ
が導入されている。この半導体領域５ａ, ５ｂの間にお
いてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ
・ＦＥＴＱのチャネル領域が形成される。
【００３８】また、ゲート電極５ｇは、ワード線ＷＬの
一部によって形成されており、例えばｎ形の低抵抗ポリ
シリコン膜、窒化タングステン（ＷＮ）およびタングス
テン膜が下層から順に堆積されて形成されている。
一部によって形成されており、例えばｎ形の低抵抗ポリ
シリコン膜、窒化タングステン（ＷＮ）およびタングス
テン膜が下層から順に堆積されて形成されている。
【００３９】このゲート電極５ｇにおける窒化タングス
テン膜は、低抵抗ポリシリコン膜上にタングステン膜を
直接積み重ねた場合に、その接触部に製造プロセス中の
熱処理によりシリサイドが形成されたり、タングステン
が剥離してしまったりする等の不具合を防止するための
バリア金属膜である。
テン膜は、低抵抗ポリシリコン膜上にタングステン膜を
直接積み重ねた場合に、その接触部に製造プロセス中の
熱処理によりシリサイドが形成されたり、タングステン
が剥離してしまったりする等の不具合を防止するための
バリア金属膜である。
【００４０】このバリア金属膜としては、窒化タングス
テンに限定されるものではなく種々変更可能である。例
えば窒化チタン（ＴｉＮ）等もバリア金属膜として用い
るのに優れた材料である。ただし、本実施の形態１にお
いては、次のような理由からバリア金属膜としてさらに
優れた特性を有する窒化タングステンを用いている。な
お、ここでは図５〜図１０を用いて説明する。なお、図
１０は以下の結果を纏めた図である。
テンに限定されるものではなく種々変更可能である。例
えば窒化チタン（ＴｉＮ）等もバリア金属膜として用い
るのに優れた材料である。ただし、本実施の形態１にお
いては、次のような理由からバリア金属膜としてさらに
優れた特性を有する窒化タングステンを用いている。な
お、ここでは図５〜図１０を用いて説明する。なお、図
１０は以下の結果を纏めた図である。
【００４１】第１に、窒化タングステンは酸化処理に対
する耐性が高い（図５参照）。ゲート電極５ｇ等をパタ
ーニングした後に、ゲート電極５ｇ下のゲート絶縁膜も
若干削れてしまう場合があるので、そのパターニング後
にゲート絶縁膜等の削れを修復をすべくライト酸化処理
を施す。このため、バリア金属膜も耐酸化性の高い材料
が好ましい。特に、タングステン系の材料の場合、ライ
ト酸化の雰囲気を制御することで、タングステン系金属
を酸化させずにＳｉを酸化させる領域を広くとることが
できる。これに対して、ＴｉＮをバリア金属として用い
ても良いが、ＴｉＮの場合は、Ｔｉを酸化させずにＳｉ
を酸化せる領域が窒化タングステンに比べると狭く、場
合によっては異常酸化突起物が形成されてしまう場合も
ある。
する耐性が高い（図５参照）。ゲート電極５ｇ等をパタ
ーニングした後に、ゲート電極５ｇ下のゲート絶縁膜も
若干削れてしまう場合があるので、そのパターニング後
にゲート絶縁膜等の削れを修復をすべくライト酸化処理
を施す。このため、バリア金属膜も耐酸化性の高い材料
が好ましい。特に、タングステン系の材料の場合、ライ
ト酸化の雰囲気を制御することで、タングステン系金属
を酸化させずにＳｉを酸化させる領域を広くとることが
できる。これに対して、ＴｉＮをバリア金属として用い
ても良いが、ＴｉＮの場合は、Ｔｉを酸化させずにＳｉ
を酸化せる領域が窒化タングステンに比べると狭く、場
合によっては異常酸化突起物が形成されてしまう場合も
ある。
【００４２】第２に、窒化タングステンの場合はライト
酸化後のゲート絶縁膜の耐圧が良好である（図６および
図７参照）。なお、図６（ａ）〜（ｃ）が窒化タングス
テンの場合、図７（ａ）〜（ｃ）がＴｉＮの場合であ
る。実際にライト酸化処理を施してゲート絶縁膜の耐圧
を測定すると、ＴｉＮの場合には、８００℃、１０分の
酸化処理（図６および図７の（ｂ））では良好な測定点
も有りそうであるが、さらに酸化処理を施した場合、窒
化タングステンの場合は良いが、ＴｉＮでは充分な耐圧
が得難くなる。
酸化後のゲート絶縁膜の耐圧が良好である（図６および
図７参照）。なお、図６（ａ）〜（ｃ）が窒化タングス
テンの場合、図７（ａ）〜（ｃ）がＴｉＮの場合であ
る。実際にライト酸化処理を施してゲート絶縁膜の耐圧
を測定すると、ＴｉＮの場合には、８００℃、１０分の
酸化処理（図６および図７の（ｂ））では良好な測定点
も有りそうであるが、さらに酸化処理を施した場合、窒
化タングステンの場合は良いが、ＴｉＮでは充分な耐圧
が得難くなる。
【００４３】第３に、窒化タングステンの場合はゲート
縦方向抵抗（金属−ポリシリコン間抵抗）が小さい（図
８および図９参照）。なお、図８は窒化タングステンの
場合、図９はＴｉＮの場合である。ＴｉＮの場合には、
ライト酸化（ＷＨアニール）を行うとＴｉＯ2 が形成さ
れるためと推定されるが、０（零）Ｖ付近のオーミック
特性が得られなくなり抵抗上昇がある。窒化タングステ
ンの場合は、この抵抗上昇がほとんどない。
縦方向抵抗（金属−ポリシリコン間抵抗）が小さい（図
８および図９参照）。なお、図８は窒化タングステンの
場合、図９はＴｉＮの場合である。ＴｉＮの場合には、
ライト酸化（ＷＨアニール）を行うとＴｉＯ2 が形成さ
れるためと推定されるが、０（零）Ｖ付近のオーミック
特性が得られなくなり抵抗上昇がある。窒化タングステ
ンの場合は、この抵抗上昇がほとんどない。
【００４４】メモリセル選択用ＭＯＳ・ＦＥＴＱのゲー
ト電極５ｇにおけるタングステン膜は、配線抵抗を下げ
る機能を有しており、これを設けたことにより、ゲート
電極５ｇ（すなわち、ワード線ＷＬ）のシート抵抗を１
〜２. ５Ω／□程度にまで低減できる。これは、タング
ステンシリサイドのシート抵抗１５〜１０Ω／□の約１
／１０にできる。
ト電極５ｇにおけるタングステン膜は、配線抵抗を下げ
る機能を有しており、これを設けたことにより、ゲート
電極５ｇ（すなわち、ワード線ＷＬ）のシート抵抗を１
〜２. ５Ω／□程度にまで低減できる。これは、タング
ステンシリサイドのシート抵抗１５〜１０Ω／□の約１
／１０にできる。
【００４５】これにより、ＤＲＡＭのアクセス速度を向
上させることが可能となっている。また、１本のワード
線ＷＬに配置可能なメモリセルの数を増加させることが
できるので、メモリ領域全体の占有面積を縮小すること
ができ、半導体チップのサイズを縮小することができ
る。
上させることが可能となっている。また、１本のワード
線ＷＬに配置可能なメモリセルの数を増加させることが
できるので、メモリ領域全体の占有面積を縮小すること
ができ、半導体チップのサイズを縮小することができ
る。
【００４６】例えば本実施の形態ではワード線ＷＬに５
１２個のメモリセルを配置できる。これは、ワード線Ｗ
Ｌに２５６個のメモリセルを配置可能な場合に比べて半
導体チップのサイズを約６％縮小することができ、さら
に微細なクラスの半導体チップでは、１０％弱の半導体
チップのサイズの低減効果が得られる。したがって、１
回の製造プロセスで製造される半導体チップの個数を増
加させることができるので、ＤＲＡＭのコスト低減を推
進することが可能となる。また、半導体チップのサイズ
を変えないならば素子集積度の向上が図れる。
１２個のメモリセルを配置できる。これは、ワード線Ｗ
Ｌに２５６個のメモリセルを配置可能な場合に比べて半
導体チップのサイズを約６％縮小することができ、さら
に微細なクラスの半導体チップでは、１０％弱の半導体
チップのサイズの低減効果が得られる。したがって、１
回の製造プロセスで製造される半導体チップの個数を増
加させることができるので、ＤＲＡＭのコスト低減を推
進することが可能となる。また、半導体チップのサイズ
を変えないならば素子集積度の向上が図れる。
【００４７】ゲート絶縁膜５ｉは、例えばＳｉＯ2 から
なり、その厚さは、例えば７ｎｍ程度に設定されてい
る。また、このゲート絶縁膜５ｉを酸窒化膜（ＳｉＯＮ
膜）によって形成しても良い。これにより、ゲート絶縁
膜中における界面準位の発生を抑制することができ、ま
た、同時にゲート絶縁膜中の電子トラップも低減するこ
とができるので、ゲート絶縁膜５ｉにおけるホットキャ
リア耐性を向上させることが可能となる。したがって、
極薄のゲート絶縁膜５ｉの信頼性を向上させることが可
能となる。
なり、その厚さは、例えば７ｎｍ程度に設定されてい
る。また、このゲート絶縁膜５ｉを酸窒化膜（ＳｉＯＮ
膜）によって形成しても良い。これにより、ゲート絶縁
膜中における界面準位の発生を抑制することができ、ま
た、同時にゲート絶縁膜中の電子トラップも低減するこ
とができるので、ゲート絶縁膜５ｉにおけるホットキャ
リア耐性を向上させることが可能となる。したがって、
極薄のゲート絶縁膜５ｉの信頼性を向上させることが可
能となる。
【００４８】このようなゲート絶縁膜５ｉの酸窒化方法
としては、例えばゲート絶縁膜５ｉを酸化処理によって
成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気中に
おいて高温熱処理を施すことによりゲート絶縁膜５ｉ中
に窒素を導入する方法、ＳｉＯ2 等からなるゲート絶縁
膜５ｉを形成した後、その上面に窒化膜を形成する方
法、半導体基板の主面に窒素をイオン注入した後にゲー
ト絶縁膜５ｉの形成のための酸化処理を施す方法または
ゲート電極形成用のポリシリコン膜に窒素をイオン注入
した後、熱処理を施して窒素をゲート絶縁膜に析出させ
る方法等がある。
としては、例えばゲート絶縁膜５ｉを酸化処理によって
成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気中に
おいて高温熱処理を施すことによりゲート絶縁膜５ｉ中
に窒素を導入する方法、ＳｉＯ2 等からなるゲート絶縁
膜５ｉを形成した後、その上面に窒化膜を形成する方
法、半導体基板の主面に窒素をイオン注入した後にゲー
ト絶縁膜５ｉの形成のための酸化処理を施す方法または
ゲート電極形成用のポリシリコン膜に窒素をイオン注入
した後、熱処理を施して窒素をゲート絶縁膜に析出させ
る方法等がある。
【００４９】このメモリセル選択用ＭＯＳ・ＦＥＴＱの
ゲート電極５ｇ、すなわち、ワード線ＷＬの上面には、
例えば窒化シリコンからなるキャップ絶縁膜６が形成さ
れている。
ゲート電極５ｇ、すなわち、ワード線ＷＬの上面には、
例えば窒化シリコンからなるキャップ絶縁膜６が形成さ
れている。
【００５０】また、このキャップ絶縁膜６、ゲート電極
５ｇ（ワード線ＷＬ）および互いに隣接するワード線Ｗ
Ｌ間における半導体基板１の主面上には、例えば窒化シ
リコンからなる絶縁膜７が形成されている。
５ｇ（ワード線ＷＬ）および互いに隣接するワード線Ｗ
Ｌ間における半導体基板１の主面上には、例えば窒化シ
リコンからなる絶縁膜７が形成されている。
【００５１】ただし、本実施の形態１においては、ゲー
ト電極５ｇ（ワード線ＷＬ（ワード線ＷＬ；以下、ゲー
ト電極５ｇ等ともいう）の側面およびキャップ絶縁膜６
の側面に、例えばＳｉＯ2 等からなるサイドウォール
（リーク電流防止用の側壁絶縁膜）ＳＷが形成されてい
る（図２参照）。このサイドウォールＳＷの厚さは、例
えば２nm〜５０nm、好ましくは１０nm程度である。
ト電極５ｇ（ワード線ＷＬ（ワード線ＷＬ；以下、ゲー
ト電極５ｇ等ともいう）の側面およびキャップ絶縁膜６
の側面に、例えばＳｉＯ2 等からなるサイドウォール
（リーク電流防止用の側壁絶縁膜）ＳＷが形成されてい
る（図２参照）。このサイドウォールＳＷの厚さは、例
えば２nm〜５０nm、好ましくは１０nm程度である。
【００５２】窒化シリコンからなる絶縁膜７をゲート電
極５ｇ等の露出面に直接接触させると、その接触部に形
成された界面準位を通じてゲート電極５ｇ等から半導体
基板１側にリーク電流が流れてしまう問題がある。ま
た、窒化シリコンからなる絶縁膜７をＣＶＤ法等によっ
て堆積する場合に、ゲート電極５ｇ等の側面が露出され
ていると、ゲート電極５ｇ等を構成する窒化タングステ
ンやタングステン等の金属膜が酸化されてしまい、配線
抵抗が増大する問題が生じる。
極５ｇ等の露出面に直接接触させると、その接触部に形
成された界面準位を通じてゲート電極５ｇ等から半導体
基板１側にリーク電流が流れてしまう問題がある。ま
た、窒化シリコンからなる絶縁膜７をＣＶＤ法等によっ
て堆積する場合に、ゲート電極５ｇ等の側面が露出され
ていると、ゲート電極５ｇ等を構成する窒化タングステ
ンやタングステン等の金属膜が酸化されてしまい、配線
抵抗が増大する問題が生じる。
【００５３】そこで、本実施の形態１においては、その
ゲート電極５ｇ等の側面にサイドウォールＳＷを形成し
ている。これにより、ゲート電極５ｇ等の側面から半導
体基板１に向かってリーク電流が流れてしまうのを防止
することが可能となっている。また、窒化シリコンから
なる絶縁膜７の堆積工程に際して、ゲート電極５ｇ等の
窒化タングステンやタングステン等の金属膜が酸化する
のを防止することが可能となっている。
ゲート電極５ｇ等の側面にサイドウォールＳＷを形成し
ている。これにより、ゲート電極５ｇ等の側面から半導
体基板１に向かってリーク電流が流れてしまうのを防止
することが可能となっている。また、窒化シリコンから
なる絶縁膜７の堆積工程に際して、ゲート電極５ｇ等の
窒化タングステンやタングステン等の金属膜が酸化する
のを防止することが可能となっている。
【００５４】このサイドウォールＳＷは上述のような効
果を得るためにゲート電極５ｇ等の窒化タングステン膜
側面およびタングステン膜側面を含む全側面を覆うよう
に形成されている。ただし、サイドウォールＳＷは、キ
ャップ絶縁膜６の全側面を覆ってはおらず、キャップ絶
縁膜６の側面下部または側面中部程度までを覆うように
形成されている。これは、次のような理由からである。
果を得るためにゲート電極５ｇ等の窒化タングステン膜
側面およびタングステン膜側面を含む全側面を覆うよう
に形成されている。ただし、サイドウォールＳＷは、キ
ャップ絶縁膜６の全側面を覆ってはおらず、キャップ絶
縁膜６の側面下部または側面中部程度までを覆うように
形成されている。これは、次のような理由からである。
【００５５】すなわち、この絶縁膜７をエッチングスト
ッパとして層間絶縁膜に接続孔を穿孔する場合に、キャ
ップ絶縁膜６の肩部およびそれを覆う絶縁膜７部分もエ
ッチングにより若干削られるので、仮にサイドウォール
ＳＷをキャップ絶縁膜６の側面上部まで完全に覆ってい
るとすると、その削られた部分からサイドウォールＳＷ
が露出されることになり、サイドウォールＳＷもエッチ
ング除去されてしまう。このサイドウォールＳＷが除去
されると、当該接続孔内に導体膜を埋め込んだ場合に、
その導体膜がサイドウォールＳＷの除去領域を通じてゲ
ート電極５ｇ等と短絡してしまう。このような不具合が
生じるのを防止するためである。
ッパとして層間絶縁膜に接続孔を穿孔する場合に、キャ
ップ絶縁膜６の肩部およびそれを覆う絶縁膜７部分もエ
ッチングにより若干削られるので、仮にサイドウォール
ＳＷをキャップ絶縁膜６の側面上部まで完全に覆ってい
るとすると、その削られた部分からサイドウォールＳＷ
が露出されることになり、サイドウォールＳＷもエッチ
ング除去されてしまう。このサイドウォールＳＷが除去
されると、当該接続孔内に導体膜を埋め込んだ場合に、
その導体膜がサイドウォールＳＷの除去領域を通じてゲ
ート電極５ｇ等と短絡してしまう。このような不具合が
生じるのを防止するためである。
【００５６】一方、周辺回路領域（図１の右側）におけ
るｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎは、ｐウエル３ｐＷp の上部に互いに離間して形
成された一対の半導体領域８ａ, ８ｂと、半導体基板１
上に形成されたゲート絶縁膜８ｉと、その上に形成され
たゲート電極８ｇとを有している。なお、このＭＯＳ・
ＦＥＴＱｎにおけるしきい電圧は、例えば0.１Ｖまたは
その前後である。
るｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎは、ｐウエル３ｐＷp の上部に互いに離間して形
成された一対の半導体領域８ａ, ８ｂと、半導体基板１
上に形成されたゲート絶縁膜８ｉと、その上に形成され
たゲート電極８ｇとを有している。なお、このＭＯＳ・
ＦＥＴＱｎにおけるしきい電圧は、例えば0.１Ｖまたは
その前後である。
【００５７】半導体領域８ａ, ８ｂは、ｎチャネル形の
ＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するため
の領域であり、この半導体領域８ａ, ８ｂの間において
ゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎのチャネル領域が形成される。
ＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するため
の領域であり、この半導体領域８ａ, ８ｂの間において
ゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎのチャネル領域が形成される。
【００５８】この半導体領域８ａ, ８ｂはＬＤＤ（Ligh
tly Doped Drain ）構造となっている。すなわち、半導
体領域８ａ, ８ｂは、それぞれ低濃度領域８ａ1,８ｂ1
と、高濃度領域８ａ2,８ｂ2 とを有している。この低濃
度領域８ａ1,８ｂ1 は、チャネル領域側に形成されてお
り、高濃度領域８ａ2,８ｂ2 は、その外側に配置されて
いる。
tly Doped Drain ）構造となっている。すなわち、半導
体領域８ａ, ８ｂは、それぞれ低濃度領域８ａ1,８ｂ1
と、高濃度領域８ａ2,８ｂ2 とを有している。この低濃
度領域８ａ1,８ｂ1 は、チャネル領域側に形成されてお
り、高濃度領域８ａ2,８ｂ2 は、その外側に配置されて
いる。
【００５９】この低濃度領域８ａ1,８ｂ1 には、例えば
ｎ形不純物のＡｓが導入されている。また、高濃度領域
８ａ2,８ｂ2 には、例えばｎ形不純物のＡｓが導入され
ているが、その不純物濃度は低濃度領域８ａ1,８ｂ1 中
の不純物濃度よりも高く設定されている。なお、半導体
領域８ａ, ８ｂの上層部には、例えばチタンシリサイド
（ＴｉＳｉx ）等からなるシリサイド層８ｃが形成され
ている。
ｎ形不純物のＡｓが導入されている。また、高濃度領域
８ａ2,８ｂ2 には、例えばｎ形不純物のＡｓが導入され
ているが、その不純物濃度は低濃度領域８ａ1,８ｂ1 中
の不純物濃度よりも高く設定されている。なお、半導体
領域８ａ, ８ｂの上層部には、例えばチタンシリサイド
（ＴｉＳｉx ）等からなるシリサイド層８ｃが形成され
ている。
【００６０】また、ゲート電極８ｇは、例えばｎ形の低
抵抗ポリシリコン膜、窒化タングステン膜およびタング
ステン膜が下層から順に堆積されてなる。
抵抗ポリシリコン膜、窒化タングステン膜およびタング
ステン膜が下層から順に堆積されてなる。
【００６１】このゲート電極８ｇにおける窒化タングス
テン膜は、低抵抗ポリシリコン膜上にタングステン膜を
直接積み重ねた場合に、その接触部に製造プロセス中の
熱処理によりシリサイドが形成されてしまうのを防止す
るためのバリア金属膜である。このバリア金属として窒
化タングステン膜を選択したのは上述と同じ理由からで
ある。
テン膜は、低抵抗ポリシリコン膜上にタングステン膜を
直接積み重ねた場合に、その接触部に製造プロセス中の
熱処理によりシリサイドが形成されてしまうのを防止す
るためのバリア金属膜である。このバリア金属として窒
化タングステン膜を選択したのは上述と同じ理由からで
ある。
【００６２】また、ゲート電極８ｇにおけるタングステ
ン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極８ｇのシート
抵抗を１〜２. ５Ω／□程度にまで低減できる。これに
より、ＤＲＡＭの動作速度を向上させることが可能とな
っている。
ン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極８ｇのシート
抵抗を１〜２. ５Ω／□程度にまで低減できる。これに
より、ＤＲＡＭの動作速度を向上させることが可能とな
っている。
【００６３】ゲート絶縁膜８ｉは、例えばＳｉＯ2 から
なり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度に
設定されている。また、このゲート絶縁膜８ｉを酸窒化
膜（ＳｉＯＮ膜）によって形成しても良い。これによ
り、上記したように極薄のゲート絶縁膜８ｉのホットキ
ャリア耐性を向上させることが可能となっている。
なり、その厚さは、前記メモリセル選択用ＭＯＳ・ＦＥ
ＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度に
設定されている。また、このゲート絶縁膜８ｉを酸窒化
膜（ＳｉＯＮ膜）によって形成しても良い。これによ
り、上記したように極薄のゲート絶縁膜８ｉのホットキ
ャリア耐性を向上させることが可能となっている。
【００６４】このゲート電極８ｇの上面には、例えば窒
化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極８ｇ
の側面側には、上述と同様に、例えばＳｉＯ2 等からな
るサイドウォールＳＷ（図３参照）を介して、例えば窒
化シリコンからなるサイドウォール９が形成されてお
り、サイドウォール９がゲート電極８ｇの側面に直接接
触しない構造となっている。
化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極８ｇ
の側面側には、上述と同様に、例えばＳｉＯ2 等からな
るサイドウォールＳＷ（図３参照）を介して、例えば窒
化シリコンからなるサイドウォール９が形成されてお
り、サイドウォール９がゲート電極８ｇの側面に直接接
触しない構造となっている。
【００６５】サイドウォールＳＷは、上記したのと同じ
理由から、ゲート電極８ｇの全側面を覆うように形成さ
れているが、キャップ絶縁膜６の全側面は覆っておらず
キャップ絶縁膜６の側面下部または側面中部程度までを
覆っている。
理由から、ゲート電極８ｇの全側面を覆うように形成さ
れているが、キャップ絶縁膜６の全側面は覆っておらず
キャップ絶縁膜６の側面下部または側面中部程度までを
覆っている。
【００６６】このようなサイドウォールＳＷを設けたこ
とにより、ゲート電極８ｇ等の側面から半導体基板１に
向かってリーク電流が流れてしまうのを防止することが
可能となっている。また、窒化シリコンからなる絶縁膜
７の堆積工程に際して、ゲート電極８ｇ等の窒化タング
ステンやタングステン等の金属膜が酸化するのを防止す
ることが可能となっている。
とにより、ゲート電極８ｇ等の側面から半導体基板１に
向かってリーク電流が流れてしまうのを防止することが
可能となっている。また、窒化シリコンからなる絶縁膜
７の堆積工程に際して、ゲート電極８ｇ等の窒化タング
ステンやタングステン等の金属膜が酸化するのを防止す
ることが可能となっている。
【００６７】なお、外側の窒化シリコン等からなるサイ
ドウォール９は、主として上記したｎチャネル形のＭＯ
Ｓ・ＦＥＴＱｎの低濃度領域８ａ1,８ｂ1 と高濃度領域
８ａ2,８ｂ2 とを半導体基板１上に形成するためのイオ
ン注入用のマスクとして用いてられいる。
ドウォール９は、主として上記したｎチャネル形のＭＯ
Ｓ・ＦＥＴＱｎの低濃度領域８ａ1,８ｂ1 と高濃度領域
８ａ2,８ｂ2 とを半導体基板１上に形成するためのイオ
ン注入用のマスクとして用いてられいる。
【００６８】また、周辺回路領域におけるｎウエル３ｎ
ｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成さ
れている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウ
エル３ｎＷp の上部に互いに離間して形成された一対の
半導体領域１０ａ, １０ｂと、半導体基板１上に形成さ
れたゲート絶縁膜１０ｉと、その上に形成されたゲート
電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴ
Ｑｐにおけるしきい電圧は、例えば0.１Ｖまたはその前
後である。
ｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成さ
れている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウ
エル３ｎＷp の上部に互いに離間して形成された一対の
半導体領域１０ａ, １０ｂと、半導体基板１上に形成さ
れたゲート絶縁膜１０ｉと、その上に形成されたゲート
電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴ
Ｑｐにおけるしきい電圧は、例えば0.１Ｖまたはその前
後である。
【００６９】半導体領域１０ａ, １０ｂは、ｐチャネル
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１０ａ, １０ｂの間
においてゲート電極１０ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１０ａ, １０ｂの間
においてゲート電極１０ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
【００７０】この半導体領域１０ａ, １０ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域１０ａ, １０ｂは、それぞれ低濃度領域
１０ａ1,１０ｂ1 と、高濃度領域１０ａ2,１０ｂ2 とを
有している。この低濃度領域１０ａ1,１０ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域１０ａ2,１０
ｂ2 はその外側に配置されている。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域１０ａ, １０ｂは、それぞれ低濃度領域
１０ａ1,１０ｂ1 と、高濃度領域１０ａ2,１０ｂ2 とを
有している。この低濃度領域１０ａ1,１０ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域１０ａ2,１０
ｂ2 はその外側に配置されている。
【００７１】低濃度領域１０ａ1,１０ｂ1 には、例えば
ｐ形不純物のホウ素が導入されている。また、高濃度領
域１０ａ2,１０ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域１０ａ
1,１０ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域１０ａ, １０ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層１０ｃが形成されている。
ｐ形不純物のホウ素が導入されている。また、高濃度領
域１０ａ2,１０ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域１０ａ
1,１０ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域１０ａ, １０ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層１０ｃが形成されている。
【００７２】ゲート電極１０ｇは、例えばｎ形の低抵抗
ポリシリコン膜、窒化タングステン膜およびタングステ
ン膜が下層から順に堆積されて形成されている。
ポリシリコン膜、窒化タングステン膜およびタングステ
ン膜が下層から順に堆積されて形成されている。
【００７３】このゲート電極１０ｇにおける窒化タング
ステン膜は、低抵抗ポリシリコン膜上にタングステン膜
を直接積み重ねた場合に、その接触部に製造プロセス中
の熱処理によりシリサイドが形成されてしまう等を防止
するためのバリア金属膜である。このバリア金属として
窒化タングステン膜を選択したのは上述と同じ理由から
である。
ステン膜は、低抵抗ポリシリコン膜上にタングステン膜
を直接積み重ねた場合に、その接触部に製造プロセス中
の熱処理によりシリサイドが形成されてしまう等を防止
するためのバリア金属膜である。このバリア金属として
窒化タングステン膜を選択したのは上述と同じ理由から
である。
【００７４】また、ゲート電極１０ｇにおけるタングス
テン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極１０ｇのシー
ト抵抗を１〜２. ５Ω／□程度にまで低減できる。これ
により、ＤＲＡＭの動作速度を向上させることが可能と
なっている。
テン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極１０ｇのシー
ト抵抗を１〜２. ５Ω／□程度にまで低減できる。これ
により、ＤＲＡＭの動作速度を向上させることが可能と
なっている。
【００７５】ゲート絶縁膜１０ｉは、例えばＳｉＯ2 か
らなり、その厚さは、前記メモリセル選択用ＭＯＳ・Ｆ
ＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度
に設定されている。また、このゲート絶縁膜１０ｉを酸
窒化膜（ＳｉＯＮ膜）によって形成しても良い。これに
より、極薄のゲート絶縁膜１０ｉのホットキャリア耐性
を向上させることが可能となっている。
らなり、その厚さは、前記メモリセル選択用ＭＯＳ・Ｆ
ＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程度
に設定されている。また、このゲート絶縁膜１０ｉを酸
窒化膜（ＳｉＯＮ膜）によって形成しても良い。これに
より、極薄のゲート絶縁膜１０ｉのホットキャリア耐性
を向上させることが可能となっている。
【００７６】このゲート電極１０ｇの上面には、例えば
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極１０
ｇの側面には、上述と同様に、例えばＳｉＯ2 等からな
るサイドウォールＳＷを介して、例えば窒化シリコン等
からなるサイドウォール９が形成されており、サイドウ
ォール９がゲート電極１０ｇに直接接触しない構造とな
っている（図４参照）。
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極１０
ｇの側面には、上述と同様に、例えばＳｉＯ2 等からな
るサイドウォールＳＷを介して、例えば窒化シリコン等
からなるサイドウォール９が形成されており、サイドウ
ォール９がゲート電極１０ｇに直接接触しない構造とな
っている（図４参照）。
【００７７】サイドウォールＳＷは、上記したのと同じ
理由からゲート電極１０ｇの全側面を覆うように形成さ
れているが、キャップ絶縁膜６の全側面は覆っておらず
キャップ絶縁膜６の側面下部または側面中部程度までを
覆っている。
理由からゲート電極１０ｇの全側面を覆うように形成さ
れているが、キャップ絶縁膜６の全側面は覆っておらず
キャップ絶縁膜６の側面下部または側面中部程度までを
覆っている。
【００７８】このようなサイドウォールＳＷを設けたこ
とにより、ゲート電極１０ｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。また、窒化シリコンからなる絶縁
膜７の堆積工程に際して、ゲート電極１０ｇ等の窒化タ
ングステンやタングステン等の金属膜が酸化するのを防
止することが可能となっている。
とにより、ゲート電極１０ｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。また、窒化シリコンからなる絶縁
膜７の堆積工程に際して、ゲート電極１０ｇ等の窒化タ
ングステンやタングステン等の金属膜が酸化するのを防
止することが可能となっている。
【００７９】なお、外側の窒化シリコン等からなるサイ
ドウォール９は、主として上記したｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐの低濃度領域１０ａ1,１０ｂ1 と高濃度
領域１０ａ2,１０ｂ2 とを半導体基板１上に形成するた
めのイオン注入用のマスクとして用いられている。
ドウォール９は、主として上記したｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐの低濃度領域１０ａ1,１０ｂ1 と高濃度
領域１０ａ2,１０ｂ2 とを半導体基板１上に形成するた
めのイオン注入用のマスクとして用いられている。
【００８０】これらのｎチャネル形のＭＯＳ・ＦＥＴＱ
ｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱp によって、
ＤＲＡＭのセンスアンプ回路、カラムデコーダ回路、カ
ラムドライバ回路、ロウデコーダ回路、ロウドライバ回
路、Ｉ／Ｏセレクタ回路、データ入力バッファ回路、デ
ータ出力バッファ回路および電源回路等のような周辺回
路が形成されている。
ｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱp によって、
ＤＲＡＭのセンスアンプ回路、カラムデコーダ回路、カ
ラムドライバ回路、ロウデコーダ回路、ロウドライバ回
路、Ｉ／Ｏセレクタ回路、データ入力バッファ回路、デ
ータ出力バッファ回路および電源回路等のような周辺回
路が形成されている。
【００８１】このようなメモリセル選択用ＭＯＳ・ＦＥ
ＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子
は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１
１ｃによって被覆されている。
ＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子
は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１
１ｃによって被覆されている。
【００８２】層間絶縁膜１１ａ〜１１ｃは、例えばＳｉ
Ｏ2 等からなる。このうち、層間絶縁膜１１ａは、例え
ばＳＯＧ（Spin On Glass ）法によって堆積されてい
る。また、層間絶縁膜１１ｂ, １１ｃは、例えばプラズ
マＣＶＤ法等によって堆積されている。層間絶縁膜１１
ｃの上面は、メモリ領域と周辺回路領域とでその高さが
ほぼ一致するように平坦に形成されている。
Ｏ2 等からなる。このうち、層間絶縁膜１１ａは、例え
ばＳＯＧ（Spin On Glass ）法によって堆積されてい
る。また、層間絶縁膜１１ｂ, １１ｃは、例えばプラズ
マＣＶＤ法等によって堆積されている。層間絶縁膜１１
ｃの上面は、メモリ領域と周辺回路領域とでその高さが
ほぼ一致するように平坦に形成されている。
【００８３】メモリ領域における層間絶縁膜１１ａ〜１
１ｃ、絶縁膜７には、半導体領域５ａ, ５ｂが露出する
ような接続孔１２ａ, １２ｂが穿孔されている。この接
続孔１２ａ, １２ｂの下部においてゲート電極５ｇ（ワ
ード線ＷＬ）の幅方向の寸法は、互いに隣接するゲート
電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分によっ
て規定されている。すなわち、接続孔１２ａ, １２ｂは
ゲート電極５ｇ（ワード線ＷＬ）側面の絶縁膜７によっ
て自己整合的に穿孔されている。
１ｃ、絶縁膜７には、半導体領域５ａ, ５ｂが露出する
ような接続孔１２ａ, １２ｂが穿孔されている。この接
続孔１２ａ, １２ｂの下部においてゲート電極５ｇ（ワ
ード線ＷＬ）の幅方向の寸法は、互いに隣接するゲート
電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分によっ
て規定されている。すなわち、接続孔１２ａ, １２ｂは
ゲート電極５ｇ（ワード線ＷＬ）側面の絶縁膜７によっ
て自己整合的に穿孔されている。
【００８４】これにより、この接続孔１２ａ, １２ｂの
パターンを転写するための露光処理に際して、その接続
孔１２ａ, １２ｂのパターンとメモリセル選択用ＭＯＳ
・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ず
れてしまったとしても、この接続孔１２ａ, １２ｂから
ゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないよ
うになっている。したがって、合わせ余裕を小さくする
ことができるので、メモリセルのサイズを縮小すること
が可能となっている。
パターンを転写するための露光処理に際して、その接続
孔１２ａ, １２ｂのパターンとメモリセル選択用ＭＯＳ
・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ず
れてしまったとしても、この接続孔１２ａ, １２ｂから
ゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないよ
うになっている。したがって、合わせ余裕を小さくする
ことができるので、メモリセルのサイズを縮小すること
が可能となっている。
【００８５】この接続孔１２ａ, １２ｂ内にはそれぞれ
プラグ１３ａ, １３ｂが埋め込まれている。プラグ１３
ａ, １３ｂは、例えばｎ形不純物のリンが含有された低
抵抗ポリシリコンからなり、それぞれメモリセル選択用
ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接
続されている。
プラグ１３ａ, １３ｂが埋め込まれている。プラグ１３
ａ, １３ｂは、例えばｎ形不純物のリンが含有された低
抵抗ポリシリコンからなり、それぞれメモリセル選択用
ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接
続されている。
【００８６】層間絶縁膜１１ｃ上には層間絶縁膜１１ｄ
が堆積されている。この層間絶縁膜１１ｄは、例えばＳ
ｉＯ2 等からなり、例えばプラズマＣＶＤ法等によって
形成されている。この層間絶縁膜１１ｄ上には、ビット
線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成
されている。
が堆積されている。この層間絶縁膜１１ｄは、例えばＳ
ｉＯ2 等からなり、例えばプラズマＣＶＤ法等によって
形成されている。この層間絶縁膜１１ｄ上には、ビット
線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が形成
されている。
【００８７】このビット線ＢＬは、例えばＴｉ膜、Ｔｉ
Ｎ膜およびタングステン膜が下層から順に堆積されてな
り、層間絶縁膜１１ｄに穿孔された接続孔１５を通じて
プラグ１３ｂと電気的に接続され、さらに、プラグ１３
ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領
域５ｂと電気的に接続されている。このビット線ＢＬの
表面（上面および側面）には、例えば窒化シリコンから
なる絶縁膜１６が被覆されている。
Ｎ膜およびタングステン膜が下層から順に堆積されてな
り、層間絶縁膜１１ｄに穿孔された接続孔１５を通じて
プラグ１３ｂと電気的に接続され、さらに、プラグ１３
ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半導体領
域５ｂと電気的に接続されている。このビット線ＢＬの
表面（上面および側面）には、例えば窒化シリコンから
なる絶縁膜１６が被覆されている。
【００８８】なお、ビット線ＢＬはワード線ＷＬの延在
方向に対して交差する方向に延びている。したがって、
図１に示すような断面にはビット線ＢＬは示されないの
が通常であるが、ビット線ＢＬが配置されている配線層
を示すために、また、ビット線ＢＬ表面に被覆された絶
縁膜１６の作用を後述するために等の理由からビット線
ＢＬを示している。
方向に対して交差する方向に延びている。したがって、
図１に示すような断面にはビット線ＢＬは示されないの
が通常であるが、ビット線ＢＬが配置されている配線層
を示すために、また、ビット線ＢＬ表面に被覆された絶
縁膜１６の作用を後述するために等の理由からビット線
ＢＬを示している。
【００８９】一方、周辺回路領域の第１層配線１４は、
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
【００９０】このうち、第１層配線１４ａは、層間絶縁
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気
的に接続されている。また、第１層配線１４ｂは、層間
絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通じて
ｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂお
よびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１
０ａと電気的に接続されている。さらに、第１層配線１
４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔
１７を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導
体領域１０ｂと電気的に接続されている。
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気
的に接続されている。また、第１層配線１４ｂは、層間
絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通じて
ｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂお
よびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１
０ａと電気的に接続されている。さらに、第１層配線１
４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔
１７を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導
体領域１０ｂと電気的に接続されている。
【００９１】層間絶縁膜１１ｄの上面には、層間絶縁膜
１１ｅ〜１１ｇが下層から順に堆積されており、これに
より、絶縁膜１６が被覆されている。層間絶縁膜１１ｅ
〜１１ｇは、例えばＳｉＯ2 等からなる。このうち、層
間絶縁膜１１ｅは、例えばＳＯＧ（Spin On Glass ）法
によって形成されている。また、層間絶縁膜１１ｆ,１
１ｇは、例えばプラズマＣＶＤ法等によって形成されて
いる。層間絶縁膜１１ｇの上面は、メモリ領域と周辺回
路領域とでその高さがほぼ一致するように平坦に形成さ
れている。
１１ｅ〜１１ｇが下層から順に堆積されており、これに
より、絶縁膜１６が被覆されている。層間絶縁膜１１ｅ
〜１１ｇは、例えばＳｉＯ2 等からなる。このうち、層
間絶縁膜１１ｅは、例えばＳＯＧ（Spin On Glass ）法
によって形成されている。また、層間絶縁膜１１ｆ,１
１ｇは、例えばプラズマＣＶＤ法等によって形成されて
いる。層間絶縁膜１１ｇの上面は、メモリ領域と周辺回
路領域とでその高さがほぼ一致するように平坦に形成さ
れている。
【００９２】メモリ領域における層間絶縁膜１１ｄ〜１
１ｇにはプラグ１３ａの上面が露出するような接続孔１
８が穿孔されている。本実施の形態１においては、ビッ
ト線ＢＬの表面に窒化シリコン等からなる絶縁膜１６が
被覆されているので、この接続孔１８の平面的な位置
が、ビット線ＢＬの幅方向にずれてビット線ＢＬに重な
るようになったとしても、窒化シリコン等からなる絶縁
膜１６がエッチングストッパとして機能するので、その
接続孔１８からビット線ＢＬが直接露出してしまうのを
防止することが可能となっている。したがって、合わせ
余裕を小さくすることができ、メモリセルサイズの縮小
が可能となる。
１ｇにはプラグ１３ａの上面が露出するような接続孔１
８が穿孔されている。本実施の形態１においては、ビッ
ト線ＢＬの表面に窒化シリコン等からなる絶縁膜１６が
被覆されているので、この接続孔１８の平面的な位置
が、ビット線ＢＬの幅方向にずれてビット線ＢＬに重な
るようになったとしても、窒化シリコン等からなる絶縁
膜１６がエッチングストッパとして機能するので、その
接続孔１８からビット線ＢＬが直接露出してしまうのを
防止することが可能となっている。したがって、合わせ
余裕を小さくすることができ、メモリセルサイズの縮小
が可能となる。
【００９３】この接続孔１８内にはプラグ１９が埋め込
まれている。プラグ１９は、例えばｎ形不純物のリンが
含有された低抵抗ポリシリコンからなり、プラブ１３ａ
と電気的に接続され、さらに、これを通じてメモリセル
選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと電気的に接
続されている。
まれている。プラグ１９は、例えばｎ形不純物のリンが
含有された低抵抗ポリシリコンからなり、プラブ１３ａ
と電気的に接続され、さらに、これを通じてメモリセル
選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと電気的に接
続されている。
【００９４】層間絶縁膜１１ｇの上面には、層間絶縁膜
１１ｈ, １１ｉが堆積されている。層間絶縁膜１１ｈ
は、例えば窒化シリコンからなり、主としてメモリ領域
を覆うように形成されている。層間絶縁膜１１ｉは、例
えばＳｉＯ2 等からなる。この層間絶縁膜１１ｈ, １１
ｉには、プラグ１９の上面が露出するような開口部２０
が開口されており、この開口部２０内に上記メモリセル
のキャパシタＣが形成されている。
１１ｈ, １１ｉが堆積されている。層間絶縁膜１１ｈ
は、例えば窒化シリコンからなり、主としてメモリ領域
を覆うように形成されている。層間絶縁膜１１ｉは、例
えばＳｉＯ2 等からなる。この層間絶縁膜１１ｈ, １１
ｉには、プラグ１９の上面が露出するような開口部２０
が開口されており、この開口部２０内に上記メモリセル
のキャパシタＣが形成されている。
【００９５】キャパシタＣは、例えばクラウン形状に形
成されており、蓄積電極２１ａと、その表面に被覆され
た容量絶縁膜２１ｂと、その表面に被覆されたプレート
電極２１ｃとから構成されている。
成されており、蓄積電極２１ａと、その表面に被覆され
た容量絶縁膜２１ｂと、その表面に被覆されたプレート
電極２１ｃとから構成されている。
【００９６】キャパシタＣの蓄積電極２１ａは、例えば
低抵抗ポリシリコンからなり、その表面には、キャパシ
タＣの占有面積を増やさないで容量を増大させるべく、
例えば複数の微細な凹凸が形成されている。
低抵抗ポリシリコンからなり、その表面には、キャパシ
タＣの占有面積を増やさないで容量を増大させるべく、
例えば複数の微細な凹凸が形成されている。
【００９７】この蓄積電極２１ａの下部は、開口部２０
を通じてプラグ１９と電気的に接続され、これを通じて
メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと
電気的に接続されている。なお、図１のメモリ領域と周
辺回路領域との境界領域（図１のほぼ中央）に配置され
ている蓄積電極２１ａ1 はダミーである。
を通じてプラグ１９と電気的に接続され、これを通じて
メモリセル選択用ＭＯＳ・ＦＥＴＱの半導体領域５ａと
電気的に接続されている。なお、図１のメモリ領域と周
辺回路領域との境界領域（図１のほぼ中央）に配置され
ている蓄積電極２１ａ1 はダミーである。
【００９８】また、キャパシタＣの容量絶縁膜２１ｂ
は、例えば酸化タンタル（Ｔａ2 Ｏ5）等からなる。キ
ャパシタＣのプレート電極２１ｃは、例えばＴｉＮ等か
らなり、複数の蓄積電極２１ａを覆うように形成されて
いる。
は、例えば酸化タンタル（Ｔａ2 Ｏ5）等からなる。キ
ャパシタＣのプレート電極２１ｃは、例えばＴｉＮ等か
らなり、複数の蓄積電極２１ａを覆うように形成されて
いる。
【００９９】層間絶縁膜１１ｉ上には、層間絶縁膜１１
ｊが堆積されており、これによってプレート電極２１ｃ
が被覆されている。この層間絶縁膜１１ｊは、例えばＳ
ｉＯ2 等からなり、その上面には第２層配線２２（２２
ａ, ２２ｂ）が形成されている。
ｊが堆積されており、これによってプレート電極２１ｃ
が被覆されている。この層間絶縁膜１１ｊは、例えばＳ
ｉＯ2 等からなり、その上面には第２層配線２２（２２
ａ, ２２ｂ）が形成されている。
【０１００】第２層配線２２は、例えばＴｉＮ膜、アル
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。周辺回路領域における第２層配線２２ｂは、
層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよび絶縁
膜１６に穿孔された接続孔２３内の導体膜２４を通じて
第１層配線１４ｂと電気的に接続されている。この導体
膜２４は、例えばＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。周辺回路領域における第２層配線２２ｂは、
層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよび絶縁
膜１６に穿孔された接続孔２３内の導体膜２４を通じて
第１層配線１４ｂと電気的に接続されている。この導体
膜２４は、例えばＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。
【０１０１】層間絶縁膜１１ｊ上には、層間絶縁膜１１
ｋ, １１ｍ, １１ｎが下層から順に堆積されており、こ
れによって第２層配線２２が被覆されている。層間絶縁
膜１１ｋ, １１ｎは、例えばＳｉＯ2 等からなり、例え
ばプラズマＣＶＤ法等によって形成されている。層間絶
縁膜１１ｍは、例えばＳｉＯ2 等からなり、例えばＳＯ
Ｇ法等によって形成されている。
ｋ, １１ｍ, １１ｎが下層から順に堆積されており、こ
れによって第２層配線２２が被覆されている。層間絶縁
膜１１ｋ, １１ｎは、例えばＳｉＯ2 等からなり、例え
ばプラズマＣＶＤ法等によって形成されている。層間絶
縁膜１１ｍは、例えばＳｉＯ2 等からなり、例えばＳＯ
Ｇ法等によって形成されている。
【０１０２】層間絶縁膜１１ｎ上には、第３層配線２５
（２５ａ〜２５ｃ）が形成されている。第３層配線２５
は、例えばＴｉＮ膜、Ａｌ膜およびＴｉ膜が下層から順
に堆積されてなる。
（２５ａ〜２５ｃ）が形成されている。第３層配線２５
は、例えばＴｉＮ膜、Ａｌ膜およびＴｉ膜が下層から順
に堆積されてなる。
【０１０３】このうち、周辺回路領域における第３層配
線２５ｂは、層間絶縁膜１１ｊ, １１ｋ, １１ｍ, １１
ｎに穿孔された接続孔２６内の導体膜２７を通じてプレ
ート電極２１ｃと電気的に接続されている。また、周辺
回路領域における第３層配線２５ｃは、層間絶縁膜１１
ｋ, １１ｍ, １１ｎに穿孔された接続孔２８内の導体膜
２９を通じて第２層配線２２ｂと電気的に接続されてい
る。導体膜２７, ２９は、例えばＴｉＮ膜およびタング
ステン膜が下層から順に堆積されてなる。
線２５ｂは、層間絶縁膜１１ｊ, １１ｋ, １１ｍ, １１
ｎに穿孔された接続孔２６内の導体膜２７を通じてプレ
ート電極２１ｃと電気的に接続されている。また、周辺
回路領域における第３層配線２５ｃは、層間絶縁膜１１
ｋ, １１ｍ, １１ｎに穿孔された接続孔２８内の導体膜
２９を通じて第２層配線２２ｂと電気的に接続されてい
る。導体膜２７, ２９は、例えばＴｉＮ膜およびタング
ステン膜が下層から順に堆積されてなる。
【０１０４】第３層配線２５の上部には、例えば酸化シ
リコン膜と窒化シリコン膜とを積層した２層の絶縁膜等
で構成されたパッシベーション膜が形成されているが、
それらの図示は省略する。
リコン膜と窒化シリコン膜とを積層した２層の絶縁膜等
で構成されたパッシベーション膜が形成されているが、
それらの図示は省略する。
【０１０５】次に、本実施の形態１の半導体集積回路装
置の製造方法の一例を図１１〜図５３によって説明す
る。
置の製造方法の一例を図１１〜図５３によって説明す
る。
【０１０６】まず、図１１に示すように、ｐ形のＳｉ単
結晶からなる半導体基板１を熱処理してその表面に、例
えば膜厚１０〜３０nm程度のＳｉＯ2 等からなるパッド
膜３０を形成した後、このパッド膜３０上に、例えば膜
厚１００〜２００nm程度の窒化シリコン等からなる耐酸
化性膜３１をＣＶＤ（Chemical Vapor Deposition ）法
によって堆積する。
結晶からなる半導体基板１を熱処理してその表面に、例
えば膜厚１０〜３０nm程度のＳｉＯ2 等からなるパッド
膜３０を形成した後、このパッド膜３０上に、例えば膜
厚１００〜２００nm程度の窒化シリコン等からなる耐酸
化性膜３１をＣＶＤ（Chemical Vapor Deposition ）法
によって堆積する。
【０１０７】続いて、図１２に示すように耐酸化性膜３
１上に形成したフォトレジスト３２ａをエッチングマス
クにして素子分離領域の耐酸化性膜３１、パッド膜３
０、半導体基板１を順次エッチングすることにより、半
導体基板１に深さ３００〜４００nm程度の分離溝４ａを
形成する。この際、耐酸化性膜３１をエッチングするガ
スは、例えばＣＦ4 ＋ＣＨＦ3 ＋ＡｒまたはＣＦ4 ＋Ａ
ｒを使用し、半導体基板１をエッチングするガスは、例
えばＨＢｒ＋Ｃｌ2 ＋Ｈｅ＋Ｏ2 を使用する。
１上に形成したフォトレジスト３２ａをエッチングマス
クにして素子分離領域の耐酸化性膜３１、パッド膜３
０、半導体基板１を順次エッチングすることにより、半
導体基板１に深さ３００〜４００nm程度の分離溝４ａを
形成する。この際、耐酸化性膜３１をエッチングするガ
スは、例えばＣＦ4 ＋ＣＨＦ3 ＋ＡｒまたはＣＦ4 ＋Ａ
ｒを使用し、半導体基板１をエッチングするガスは、例
えばＨＢｒ＋Ｃｌ2 ＋Ｈｅ＋Ｏ2 を使用する。
【０１０８】その後、図１３に示すように、エッチング
により分離溝４ａの内壁に生じたダメージ層を除去する
ために、酸化処理を施して分離溝４ａの内面に、例えば
ＳｉＯ2 からなる絶縁膜４ｂ1 を形成した後、図１４に
示すように、半導体基板１上に、例えばＳｉＯ2 等から
なる絶縁膜４ｂ2 をＣＶＤ法により堆積する。この際、
絶縁膜４ｂ2 は、例えばＴＥＯＳ（Tetraethoxysilane
）ガスを用いたＣＶＤ法等によって形成する。
により分離溝４ａの内壁に生じたダメージ層を除去する
ために、酸化処理を施して分離溝４ａの内面に、例えば
ＳｉＯ2 からなる絶縁膜４ｂ1 を形成した後、図１４に
示すように、半導体基板１上に、例えばＳｉＯ2 等から
なる絶縁膜４ｂ2 をＣＶＤ法により堆積する。この際、
絶縁膜４ｂ2 は、例えばＴＥＯＳ（Tetraethoxysilane
）ガスを用いたＣＶＤ法等によって形成する。
【０１０９】次いで、図１５に示すように、絶縁膜４ｂ
2 上に、例えば窒化シリコンからなる絶縁膜３３をＣＶ
Ｄ法等によって堆積した後、この絶縁膜３３を、図１６
に示すように、フォトレジスト３２ｂをエッチングマス
クにして、相対的に幅（面積）の広い素子分離領域上に
窒化シリコン等からなる絶縁膜３３ａのパターンを形成
する。
2 上に、例えば窒化シリコンからなる絶縁膜３３をＣＶ
Ｄ法等によって堆積した後、この絶縁膜３３を、図１６
に示すように、フォトレジスト３２ｂをエッチングマス
クにして、相対的に幅（面積）の広い素子分離領域上に
窒化シリコン等からなる絶縁膜３３ａのパターンを形成
する。
【０１１０】素子分離領域の上部に残った窒化シリコン
等からなる絶縁膜３３ａは、次の工程で絶縁膜４ｂ2 を
化学的機械研磨(Chemical Mechanical Polishing; ＣＭ
Ｐ)法で研磨して平坦化する際、相対的に広い面積の分
離溝４ａの内部の絶縁膜４ｂ2 が相対的に狭い面積の素
子分離領域の分離溝４ａの内部の絶縁膜４ｂ2 に比べて
深く研磨される現象（ディッシング；dishing ）を防止
するために形成される。
等からなる絶縁膜３３ａは、次の工程で絶縁膜４ｂ2 を
化学的機械研磨(Chemical Mechanical Polishing; ＣＭ
Ｐ)法で研磨して平坦化する際、相対的に広い面積の分
離溝４ａの内部の絶縁膜４ｂ2 が相対的に狭い面積の素
子分離領域の分離溝４ａの内部の絶縁膜４ｂ2 に比べて
深く研磨される現象（ディッシング；dishing ）を防止
するために形成される。
【０１１１】続いて、絶縁膜４ｂ2 を、絶縁膜３１, ３
３ａをストッパに用いたＣＭＰ法によって研磨して分離
溝４ａの内部に残すことにより、図１７に示すように、
素子分離領域４を形成する。この際、本実施の形態１に
おいては、相対的に幅（面積）の広い素子分離領域４上
に絶縁膜３３ａのパターンを設けたことにより、素子分
離領域４における分離用の絶縁膜４ｂ2 上面の削れを防
止することができる。このため、素子分離領域４におけ
る分離用の絶縁膜４ｂ2 の上面の高さを半導体基板１の
主面の高さにほぼ一致させることが可能となっている。
３ａをストッパに用いたＣＭＰ法によって研磨して分離
溝４ａの内部に残すことにより、図１７に示すように、
素子分離領域４を形成する。この際、本実施の形態１に
おいては、相対的に幅（面積）の広い素子分離領域４上
に絶縁膜３３ａのパターンを設けたことにより、素子分
離領域４における分離用の絶縁膜４ｂ2 上面の削れを防
止することができる。このため、素子分離領域４におけ
る分離用の絶縁膜４ｂ2 の上面の高さを半導体基板１の
主面の高さにほぼ一致させることが可能となっている。
【０１１２】次いで、耐酸化性膜３１および絶縁膜３３
ａを熱リン酸等により除去し、パッド膜３０を除去した
後、半導体基板１に対してプレ酸化処理を施す。
ａを熱リン酸等により除去し、パッド膜３０を除去した
後、半導体基板１に対してプレ酸化処理を施す。
【０１１３】続いて、半導体基板１上にメモリ領域が露
出するような深いｎウエル形成用のフォトレジストパタ
ーンを形成した後、それをマスクとして半導体基板１の
メモリ領域に、例えばｎ形不純物のリンをイオン注入す
る。
出するような深いｎウエル形成用のフォトレジストパタ
ーンを形成した後、それをマスクとして半導体基板１の
メモリ領域に、例えばｎ形不純物のリンをイオン注入す
る。
【０１１４】その後、深いｎウエル形成用のフォトレジ
ストパターンを除去した後、半導体基板１上にｐウエル
領域が露出するようなフォトレジストパターンを形成
し、それをマスクとして半導体基板１のｐウエル形成領
域に、例えばｐ形不純物のホウ素等をイオン注入する。
ストパターンを除去した後、半導体基板１上にｐウエル
領域が露出するようなフォトレジストパターンを形成
し、それをマスクとして半導体基板１のｐウエル形成領
域に、例えばｐ形不純物のホウ素等をイオン注入する。
【０１１５】次いで、ｐウエル形成用のフォトレジスト
パターンを除去した後、半導体基板１上にｎウエル領域
が露出するようなフォトレジストパターンを形成し、そ
れをマスクとして半導体基板１のｎウエル形成領域に、
例えばｎ形不純物のリン等をイオン注入する。
パターンを除去した後、半導体基板１上にｎウエル領域
が露出するようなフォトレジストパターンを形成し、そ
れをマスクとして半導体基板１のｎウエル形成領域に、
例えばｎ形不純物のリン等をイオン注入する。
【０１１６】続いて、ｎウエル形成用のフォトレジスト
パターンを除去した後、半導体基板１に対して熱処理を
施すことにより、図１８に示すように、半導体基板１に
深いｎウエル２ｎｗ、ｐウエル３ｐｗm,３ｐｗp 、ｎウ
エル３ｎｗp を形成する。
パターンを除去した後、半導体基板１に対して熱処理を
施すことにより、図１８に示すように、半導体基板１に
深いｎウエル２ｎｗ、ｐウエル３ｐｗm,３ｐｗp 、ｎウ
エル３ｎｗp を形成する。
【０１１７】この深いｎウエル２ｎｗは、入出力回路等
から半導体基板１を通じてメモリ領域のｐウエル３ｐｗ
m にノイズが侵入するのを防止する等のために形成され
る。
から半導体基板１を通じてメモリ領域のｐウエル３ｐｗ
m にノイズが侵入するのを防止する等のために形成され
る。
【０１１８】その後、ＭＯＳＦＥＴのしきい電圧を調整
するための不純物、例えばＢＦ2(フッ化ホウ素）をｐウ
エル３ｐｗm,３ｐｗp およびｎウエル３ｎｗp にイオン
打ち込みする。
するための不純物、例えばＢＦ2(フッ化ホウ素）をｐウ
エル３ｐｗm,３ｐｗp およびｎウエル３ｎｗp にイオン
打ち込みする。
【０１１９】その後、半導体基板１に対して熱酸化処理
またはウエット酸化処理を施すことにより、半導体基板
１の活性領域主面上に、例えば膜厚７nm程度のＳｉＯ2
からなるゲート絶縁膜５ｉ, ８ｉ, １０ｉを形成する。
またはウエット酸化処理を施すことにより、半導体基板
１の活性領域主面上に、例えば膜厚７nm程度のＳｉＯ2
からなるゲート絶縁膜５ｉ, ８ｉ, １０ｉを形成する。
【０１２０】特に限定はされないが、上記ゲート絶縁膜
５ｉ, ８ｉ, １０ｉを形成した後、半導体基板１をＮＯ
（酸化窒素）、ＮＨ3 またはＮ2 Ｏ（亜酸化窒素）雰囲
気中で熱処理することによって、ゲート絶縁膜５ｉ, ８
ｉ, １０ｉと半導体基板１との界面に窒素を偏析させて
もよい（酸窒化処理）。
５ｉ, ８ｉ, １０ｉを形成した後、半導体基板１をＮＯ
（酸化窒素）、ＮＨ3 またはＮ2 Ｏ（亜酸化窒素）雰囲
気中で熱処理することによって、ゲート絶縁膜５ｉ, ８
ｉ, １０ｉと半導体基板１との界面に窒素を偏析させて
もよい（酸窒化処理）。
【０１２１】ＭＯＳ・ＦＥＴのゲート絶縁膜５ｉ, ８
ｉ, １０ｉが７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄のゲート絶縁膜５ｉ, ８ｉ,
１０ｉの信頼性を向上できる。
ｉ, １０ｉが７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄のゲート絶縁膜５ｉ, ８ｉ,
１０ｉの信頼性を向上できる。
【０１２２】次いで、図１９に示すように、半導体基板
１上に、ポリシリコン膜３４をＣＶＤ法等によって堆積
した後、そのポリシリコン膜３４上に、例えば窒化タン
グステン等からなるバリア金属膜３５、例えばタングス
テン等からなる金属膜３６および例えば窒化シリコンか
らなるキャップ絶縁膜６を下層から順に堆積する。な
お、バリア金属膜３５は、高温熱処理時にタングステン
膜と多結晶シリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止したり、タングス
テン膜が剥離してしまうのを防止したりする等の機能を
有している。
１上に、ポリシリコン膜３４をＣＶＤ法等によって堆積
した後、そのポリシリコン膜３４上に、例えば窒化タン
グステン等からなるバリア金属膜３５、例えばタングス
テン等からなる金属膜３６および例えば窒化シリコンか
らなるキャップ絶縁膜６を下層から順に堆積する。な
お、バリア金属膜３５は、高温熱処理時にタングステン
膜と多結晶シリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止したり、タングス
テン膜が剥離してしまうのを防止したりする等の機能を
有している。
【０１２３】続いて、図２０に示すように、絶縁膜６上
に形成したゲート電極形成用のフォトレジスト３２ｃを
エッチングマスクとしてエッチング処理を施すことによ
り、ゲート電極５ｇ（すなわち、ワード線ＷＬ）、ゲー
ト電極８ｇ, １０ｇおよびキャップ絶縁膜６をパターニ
ングする。
に形成したゲート電極形成用のフォトレジスト３２ｃを
エッチングマスクとしてエッチング処理を施すことによ
り、ゲート電極５ｇ（すなわち、ワード線ＷＬ）、ゲー
ト電極８ｇ, １０ｇおよびキャップ絶縁膜６をパターニ
ングする。
【０１２４】ゲート電極５ｇは、メモリセル選択用ＭＯ
Ｓ・ＦＥＴの一部を構成し、活性領域以外の領域ではワ
ード線ＷＬとして機能する。このゲート電極５ｇ（ワー
ド線ＷＬ）の幅、すなわちゲート長は、メモリセル選択
用ＭＯＳ・ＦＥＴの短チャネル効果を抑制して、しきい
値電圧を一定値以上に確保できる許容範囲内の最小寸法
（例えば０. ２４μｍ）で構成される。また、隣接する
２本のゲート電極５ｇ（ワード線ＷＬ）の間隔は、フォ
トリソグラフィの解像限界で決まる最小寸法（例えば
０. ２２μｍ）で構成される。ゲート電極８ｇおよびゲ
ート電極１０ｇは、周辺回路のｎチャネル形のＭＯＳ・
ＦＥＴおよびｐチャネル形のＭＯＳ・ＦＥＴの各一部を
構成する。
Ｓ・ＦＥＴの一部を構成し、活性領域以外の領域ではワ
ード線ＷＬとして機能する。このゲート電極５ｇ（ワー
ド線ＷＬ）の幅、すなわちゲート長は、メモリセル選択
用ＭＯＳ・ＦＥＴの短チャネル効果を抑制して、しきい
値電圧を一定値以上に確保できる許容範囲内の最小寸法
（例えば０. ２４μｍ）で構成される。また、隣接する
２本のゲート電極５ｇ（ワード線ＷＬ）の間隔は、フォ
トリソグラフィの解像限界で決まる最小寸法（例えば
０. ２２μｍ）で構成される。ゲート電極８ｇおよびゲ
ート電極１０ｇは、周辺回路のｎチャネル形のＭＯＳ・
ＦＥＴおよびｐチャネル形のＭＯＳ・ＦＥＴの各一部を
構成する。
【０１２５】次いで、ゲート電極５ｇ, ８ｇ, １０ｇの
パターニングの際に、ゲート電極５ｇ, ８ｇ, １０ｇ下
のゲート絶縁膜５ｉ, ８ｉ, １０ｉの側面部分および素
子分離領域４の上部が削れてしまったのを修復すべく、
ライト酸化処理を施す。
パターニングの際に、ゲート電極５ｇ, ８ｇ, １０ｇ下
のゲート絶縁膜５ｉ, ８ｉ, １０ｉの側面部分および素
子分離領域４の上部が削れてしまったのを修復すべく、
ライト酸化処理を施す。
【０１２６】続いて、半導体基板１上にｎチャネル形の
ＭＯＳ・ＦＥＴ（メモリセル選択用ＭＯＳ・ＦＥＴを含
む）が露出するようなフォトレジストを形成した後、そ
れをマスクとして半導体基板１に、例えばｎ形不純物の
Ａｓをイオン注入する。
ＭＯＳ・ＦＥＴ（メモリセル選択用ＭＯＳ・ＦＥＴを含
む）が露出するようなフォトレジストを形成した後、そ
れをマスクとして半導体基板１に、例えばｎ形不純物の
Ａｓをイオン注入する。
【０１２７】続いて、そのｎチャネル形のＭＯＳ・ＦＥ
Ｔ形成用のフォトレジストを除去した後、半導体基板１
上にｐチャネル形のＭＯＳ・ＦＥＴが露出するようなフ
ォトレジストを形成し、それをマスクとして半導体基板
１に、例えばｐ形不純物のホウ素をイオン注入する。こ
れらの不純物導入工程は、図２１に示す低濃度領域５ａ
1,５ｂ1,８ａ1,８ｂ1,１０ａ1,１０ｂ1 を形成するため
の不純物導入工程である。
Ｔ形成用のフォトレジストを除去した後、半導体基板１
上にｐチャネル形のＭＯＳ・ＦＥＴが露出するようなフ
ォトレジストを形成し、それをマスクとして半導体基板
１に、例えばｐ形不純物のホウ素をイオン注入する。こ
れらの不純物導入工程は、図２１に示す低濃度領域５ａ
1,５ｂ1,８ａ1,８ｂ1,１０ａ1,１０ｂ1 を形成するため
の不純物導入工程である。
【０１２８】次いで、上記したサイドウォールＳＷ（図
１参照）の形成工程に移行する。これを図２２〜図２４
により説明する。なお、図２２〜図２４は図面を見易く
するため各構成部を拡大した図である。
１参照）の形成工程に移行する。これを図２２〜図２４
により説明する。なお、図２２〜図２４は図面を見易く
するため各構成部を拡大した図である。
【０１２９】まず、図２２に示すように、半導体基板１
上に、ゲート電極５ｇ, ８ｇ, １０ｇの側面およびキャ
ップ絶縁膜６の表面（側面および上面）を被覆するよう
に、リーク電流防止用のサイドウォールを形成するため
の絶縁膜３７を形成する。
上に、ゲート電極５ｇ, ８ｇ, １０ｇの側面およびキャ
ップ絶縁膜６の表面（側面および上面）を被覆するよう
に、リーク電流防止用のサイドウォールを形成するため
の絶縁膜３７を形成する。
【０１３０】この絶縁膜３７は、例えば厚さ２nm〜５０
nm、好ましくは１０nm程度のＳｉＯ2 等からなり、例え
ばＴＥＯＳとオゾン（Ｏ3 ）とをソースガスに用いたＣ
ＶＤ法によって堆積する。ただし、この場合、ＴＥＯＳ
ガスを流してからＯ3 を反応させる。これにより、サイ
ドウォール形成用の絶縁膜３７を堆積する際に、ゲート
電極５ｇ, ８ｇ, １０ｇにおけるバリア金属膜３５や金
属膜３６が酸化してしまうのを防止することが可能とな
る。
nm、好ましくは１０nm程度のＳｉＯ2 等からなり、例え
ばＴＥＯＳとオゾン（Ｏ3 ）とをソースガスに用いたＣ
ＶＤ法によって堆積する。ただし、この場合、ＴＥＯＳ
ガスを流してからＯ3 を反応させる。これにより、サイ
ドウォール形成用の絶縁膜３７を堆積する際に、ゲート
電極５ｇ, ８ｇ, １０ｇにおけるバリア金属膜３５や金
属膜３６が酸化してしまうのを防止することが可能とな
る。
【０１３１】続いて、絶縁膜３７をドライエッチング法
等によってエッチバックすることにより、図２３に示す
ように、ゲート電極５ｇ, ８ｇ, １０ｇおよびキャップ
絶縁膜６の側面にサイドウォールＳＷを形成する。
等によってエッチバックすることにより、図２３に示す
ように、ゲート電極５ｇ, ８ｇ, １０ｇおよびキャップ
絶縁膜６の側面にサイドウォールＳＷを形成する。
【０１３２】この場合のドライエッチング条件として
は、例えばＣＦ4 とＣＨＦ3 とＯとの混合ガスを用い、
ＣＦ4 の流量を調節（Ｆラジカルを増やす）するととも
に、パワーを下げることで、若干ケミカル系のエッチン
グとなるようにする。これにより、サイドウォールＳＷ
形成用の絶縁膜のエッチバック処理時に素子分離領域４
の上部等が削れてしまうのを防止することが可能とな
る。
は、例えばＣＦ4 とＣＨＦ3 とＯとの混合ガスを用い、
ＣＦ4 の流量を調節（Ｆラジカルを増やす）するととも
に、パワーを下げることで、若干ケミカル系のエッチン
グとなるようにする。これにより、サイドウォールＳＷ
形成用の絶縁膜のエッチバック処理時に素子分離領域４
の上部等が削れてしまうのを防止することが可能とな
る。
【０１３３】なお、この際のＦラジカルを増加させる方
法としては、例えばＮＦ3 ガスを添加しても良い。ま
た、Ｆラジカルに変えてＢｒやハロゲンを増加させるこ
とでケミカル系のエッチングとなるようにしても良い。
法としては、例えばＮＦ3 ガスを添加しても良い。ま
た、Ｆラジカルに変えてＢｒやハロゲンを増加させるこ
とでケミカル系のエッチングとなるようにしても良い。
【０１３４】また、このサイドウォールＳＷ形成用の絶
縁膜のエッチング処理に際して若干オーバーエッチを施
す。これにより、サイドウォールＳＷが、キャップ絶縁
膜６の上部まで完全に覆わないように、すなわち、キャ
ップ絶縁膜６の側面における途中の高さ位置までを覆う
ようにする。後述するように自己整合で接続孔を穿孔す
る場合にその接続孔からサイドウォールＳＷが露出して
しまうと不具合が生じるので、それを防止するためであ
る。なお、この際のオーバーエッチ量は時間によって制
御すれば良い。
縁膜のエッチング処理に際して若干オーバーエッチを施
す。これにより、サイドウォールＳＷが、キャップ絶縁
膜６の上部まで完全に覆わないように、すなわち、キャ
ップ絶縁膜６の側面における途中の高さ位置までを覆う
ようにする。後述するように自己整合で接続孔を穿孔す
る場合にその接続孔からサイドウォールＳＷが露出して
しまうと不具合が生じるので、それを防止するためであ
る。なお、この際のオーバーエッチ量は時間によって制
御すれば良い。
【０１３５】上述の例では、ＭＯＳ・ＦＥＴのソース・
ドレイン用の低濃度領域を形成するための不純物のイオ
ン注入工程を行った後、サイドウォールＳＷを形成した
場合について説明したが、これに限定されるものではな
く、サイドウォールＳＷを形成した後にＭＯＳ・ＦＥＴ
のソース・ドレイン用の低濃度領域を形成するための不
純物のイオン注入工程を行っても良い。
ドレイン用の低濃度領域を形成するための不純物のイオ
ン注入工程を行った後、サイドウォールＳＷを形成した
場合について説明したが、これに限定されるものではな
く、サイドウォールＳＷを形成した後にＭＯＳ・ＦＥＴ
のソース・ドレイン用の低濃度領域を形成するための不
純物のイオン注入工程を行っても良い。
【０１３６】このようなサイドウォールＳＷの形成工程
後、図２４および図２５に示すように、半導体基板１上
に、例えば窒化シリコンからなる絶縁膜７をＣＶＤ法等
によって堆積する。この際、本実施の形態１において
は、ゲート電極５ｇ, ８ｇ, １０ｇ等の側面がサイドウ
ォールＳＷによって完全に覆われているので、それらを
構成するバリア金属膜３５や金属膜３６が絶縁膜７の堆
積時に酸化してしまうのを防止することができる。
後、図２４および図２５に示すように、半導体基板１上
に、例えば窒化シリコンからなる絶縁膜７をＣＶＤ法等
によって堆積する。この際、本実施の形態１において
は、ゲート電極５ｇ, ８ｇ, １０ｇ等の側面がサイドウ
ォールＳＷによって完全に覆われているので、それらを
構成するバリア金属膜３５や金属膜３６が絶縁膜７の堆
積時に酸化してしまうのを防止することができる。
【０１３７】また、窒化シリコン等からなる絶縁膜７が
ゲート電極５ｇ, ８ｇ, １０ｇに直接接触しない構造と
することができるので、上述したようにゲート電極５
ｇ, ８ｇ, １０ｇから半導体基板１側にリーク電流が流
れてしまうのを防止することができる。
ゲート電極５ｇ, ８ｇ, １０ｇに直接接触しない構造と
することができるので、上述したようにゲート電極５
ｇ, ８ｇ, １０ｇから半導体基板１側にリーク電流が流
れてしまうのを防止することができる。
【０１３８】次いで、図２６に示すように、絶縁膜７上
に形成したフォトレジスト３２ｄをエッチングマスクと
して異方性ドライエッチング処理を施す。これにより、
メモリ領域においては絶縁膜７を残し、周辺回路領域に
おいてはゲート電極８ｇ, １０ｇの側面に窒化シリコン
等からなるサイドウォール９を形成する。
に形成したフォトレジスト３２ｄをエッチングマスクと
して異方性ドライエッチング処理を施す。これにより、
メモリ領域においては絶縁膜７を残し、周辺回路領域に
おいてはゲート電極８ｇ, １０ｇの側面に窒化シリコン
等からなるサイドウォール９を形成する。
【０１３９】このエッチングは、ゲート絶縁膜５ｉ, ８
ｉ, １０ｉや素子分離領域４に埋め込まれた絶縁膜４ｂ
1,４ｂ2 の削れ量を最少とするために、酸化シリコン膜
に対する窒化シリコン膜のエッチングレートが大きくな
るようなエッチングガスを使用して行う。また、ゲート
電極８ｇ, １０ｇ上の窒化シリコン膜等からなる絶縁膜
６の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
ｉ, １０ｉや素子分離領域４に埋め込まれた絶縁膜４ｂ
1,４ｂ2 の削れ量を最少とするために、酸化シリコン膜
に対する窒化シリコン膜のエッチングレートが大きくな
るようなエッチングガスを使用して行う。また、ゲート
電極８ｇ, １０ｇ上の窒化シリコン膜等からなる絶縁膜
６の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【０１４０】続いて、半導体基板１上に、周辺回路領域
におけるｎチャネル形のＭＯＳ・ＦＥＴの形成領域が露
出するようなフォトレジストを形成した後、そのフォト
レジスト、ゲート電極８ｇおよびサイドウォール９をマ
スクとして、例えばｎ形不純物のＡｓをイオン注入法等
によって導入する。
におけるｎチャネル形のＭＯＳ・ＦＥＴの形成領域が露
出するようなフォトレジストを形成した後、そのフォト
レジスト、ゲート電極８ｇおよびサイドウォール９をマ
スクとして、例えばｎ形不純物のＡｓをイオン注入法等
によって導入する。
【０１４１】続いて、半導体基板１上に、周辺回路領域
におけるｐチャネルＭＯＳ・ＦＥＴの形成領域が露出す
るようなフォトレジストを形成した後、そのフォトレジ
スト、ゲート電極１０ｇおよびサイドウォール９をマス
クとして、例えばｐ形不純物のホウ素をイオン注入法等
によって導入する。
におけるｐチャネルＭＯＳ・ＦＥＴの形成領域が露出す
るようなフォトレジストを形成した後、そのフォトレジ
スト、ゲート電極１０ｇおよびサイドウォール９をマス
クとして、例えばｐ形不純物のホウ素をイオン注入法等
によって導入する。
【０１４２】その後、半導体基板１に対して、例えば窒
素ガス雰囲気中において熱処理を施すことにより、半導
体基板１の周辺回路領域に、高濃度領域８ａ2,８ｂ2,１
０ａ2,１０ｂ2 を形成する。これにより、図２８に示す
ように、周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴＱ
ｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐを形成す
る。
素ガス雰囲気中において熱処理を施すことにより、半導
体基板１の周辺回路領域に、高濃度領域８ａ2,８ｂ2,１
０ａ2,１０ｂ2 を形成する。これにより、図２８に示す
ように、周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴＱ
ｎおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐを形成す
る。
【０１４３】次いで、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜１１ａをＳＯＧ法等によって堆
積した後、この層間絶縁膜１１ａ上に、例えばＴＥＯＳ
（Tetraethoxysilane ）ガスを用いたプラズマＣＶＤ法
等によってＳｉＯ2 等からなる絶縁膜を堆積した後、そ
の上部をＣＭＰ法等によってエッチバックすることによ
り、図２９に示すように、層間絶縁膜１１ａ上に層間絶
縁膜１１ｂを形成する。
2 等からなる層間絶縁膜１１ａをＳＯＧ法等によって堆
積した後、この層間絶縁膜１１ａ上に、例えばＴＥＯＳ
（Tetraethoxysilane ）ガスを用いたプラズマＣＶＤ法
等によってＳｉＯ2 等からなる絶縁膜を堆積した後、そ
の上部をＣＭＰ法等によってエッチバックすることによ
り、図２９に示すように、層間絶縁膜１１ａ上に層間絶
縁膜１１ｂを形成する。
【０１４４】その後、その層間絶縁膜１１ｂ上に、例え
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｃを形成する。この層
間絶縁膜１１ｃは、ＣＭＰ法により層間絶縁膜１１ｂの
上部に形成された損傷等を覆う機能を有しており、その
上面はメモリ領域と周辺回路領域とでその高さがほぼ一
致するように平坦に形成されている。
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｃを形成する。この層
間絶縁膜１１ｃは、ＣＭＰ法により層間絶縁膜１１ｂの
上部に形成された損傷等を覆う機能を有しており、その
上面はメモリ領域と周辺回路領域とでその高さがほぼ一
致するように平坦に形成されている。
【０１４５】続いて、図３０に示すように、その層間絶
縁膜１１ｃ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｅを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｃの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
縁膜１１ｃ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｅを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｃの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
【０１４６】その後、そのフォトレジスト３２ｅをエッ
チングマスクとして、プラグ用の接続孔を穿孔するため
のエッチング処理を施す。本実施の形態１においては、
そのエッチング処理を、例えば次のようにする。
チングマスクとして、プラグ用の接続孔を穿孔するため
のエッチング処理を施す。本実施の形態１においては、
そのエッチング処理を、例えば次のようにする。
【０１４７】まず、図３０に示すように、絶縁膜７やキ
ャップ絶縁膜６等が表出した時点でエッチングが止まる
ように、ＳｉＯ2 膜は除去されるが窒化シリコン膜は除
去され難い条件でエッチング処理を施す。この際のエッ
チングガスとしては、例えばＣ4 Ｆ8/アルゴン（Ａｒ）
等の混合ガスを用いる。
ャップ絶縁膜６等が表出した時点でエッチングが止まる
ように、ＳｉＯ2 膜は除去されるが窒化シリコン膜は除
去され難い条件でエッチング処理を施す。この際のエッ
チングガスとしては、例えばＣ4 Ｆ8/アルゴン（Ａｒ）
等の混合ガスを用いる。
【０１４８】続いて、エッチング条件を、窒化シリコン
膜は除去されるがＳｉＯ2 膜は除去され難い条件に変え
ることにより、図３１に示すように、半導体基板１の一
部が露出するようなプラグ用の接続孔１２ａ, １２ｂを
穿孔する。これにより、フォトリソグラフィの解像限界
以下の微細な径を有する接続孔１２ａ, １２ｂを形成す
ることができる。この際のエッチングガスとしては、例
えばＣＨＦ3/Ａｒ/ ＣＦ4 等の混合ガスを用いる。
膜は除去されるがＳｉＯ2 膜は除去され難い条件に変え
ることにより、図３１に示すように、半導体基板１の一
部が露出するようなプラグ用の接続孔１２ａ, １２ｂを
穿孔する。これにより、フォトリソグラフィの解像限界
以下の微細な径を有する接続孔１２ａ, １２ｂを形成す
ることができる。この際のエッチングガスとしては、例
えばＣＨＦ3/Ａｒ/ ＣＦ4 等の混合ガスを用いる。
【０１４９】このようなエッチング処理を行う理由は、
そのようにしないと、プラグ用の接続孔１２ａ, １２ｂ
を形成するためのエッチング処理によって、そのプラグ
用の接続孔１２Ａ, １２ｂから露出する素子分離領域４
の分離用の絶縁膜４ｂ1,４ｂ2 がエッチング除去されて
しまい不良が生じるからである。
そのようにしないと、プラグ用の接続孔１２ａ, １２ｂ
を形成するためのエッチング処理によって、そのプラグ
用の接続孔１２Ａ, １２ｂから露出する素子分離領域４
の分離用の絶縁膜４ｂ1,４ｂ2 がエッチング除去されて
しまい不良が生じるからである。
【０１５０】その後、フォトレジスト３２ｅを除去した
後、接続孔１２ａ, １２ｂから露出する半導体基板１
に、例えばｎ形不純物のリンをイオン注入する。これは
電界緩和用の不純物導入工程である。
後、接続孔１２ａ, １２ｂから露出する半導体基板１
に、例えばｎ形不純物のリンをイオン注入する。これは
電界緩和用の不純物導入工程である。
【０１５１】次いで、半導体基板１上に、例えばｎ形不
純物を含有する低抵抗ポリシリコンをＣＶＤ法等によっ
て堆積した後、その低抵抗ポリシリコンをエッチバック
することにより、図３２に示すように、プラグ用の接続
孔１２ａ, １２ｂ内にプラグ１３ａ, １３ｂを形成す
る。
純物を含有する低抵抗ポリシリコンをＣＶＤ法等によっ
て堆積した後、その低抵抗ポリシリコンをエッチバック
することにより、図３２に示すように、プラグ用の接続
孔１２ａ, １２ｂ内にプラグ１３ａ, １３ｂを形成す
る。
【０１５２】続いて、図３３に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜１１ｄを
ＣＶＤ法等によって堆積することにより、プラグ１３
ａ, １３ｂの上面を被覆する。
１上に、例えばＳｉＯ2 等からなる層間絶縁膜１１ｄを
ＣＶＤ法等によって堆積することにより、プラグ１３
ａ, １３ｂの上面を被覆する。
【０１５３】なお、図３３中の符号５ａ2,５ｂ2 は、上
記した電界緩和用の不純物導入工程によって導入された
リンを含有する高濃度領域であり、この高濃度領域５ａ
2,５ｂ2 と低濃度領域５ａ1,５ｂ1 とで、メモリセル選
択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂが構成さ
れている。
記した電界緩和用の不純物導入工程によって導入された
リンを含有する高濃度領域であり、この高濃度領域５ａ
2,５ｂ2 と低濃度領域５ａ1,５ｂ1 とで、メモリセル選
択用ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂが構成さ
れている。
【０１５４】その後、図３４に示すように、その層間絶
縁膜１１ｄ上に、ビット線用の接続孔形成用のフォトレ
ジスト３２ｆを形成した後、これをエッチングマスクと
して層間絶縁膜１１ｄにプラグ１３ｂの上面が露出する
ような接続孔１５を穿孔する。
縁膜１１ｄ上に、ビット線用の接続孔形成用のフォトレ
ジスト３２ｆを形成した後、これをエッチングマスクと
して層間絶縁膜１１ｄにプラグ１３ｂの上面が露出する
ような接続孔１５を穿孔する。
【０１５５】次いで、そのフォトレジスト３２ｆを除去
した後、図３５に示すように、その層間絶縁膜１１ｄ上
に、周辺回路用の接続孔形成用のフォトレジスト３２ｇ
を形成し、これをエッチングマスクとして層間絶縁膜１
１ａ〜１１ｄに半導体基板１の上面（半導体領域８ａ,
８ｂ, １０ａ, １０ｂ）が露出するような接続孔１７を
穿孔する。
した後、図３５に示すように、その層間絶縁膜１１ｄ上
に、周辺回路用の接続孔形成用のフォトレジスト３２ｇ
を形成し、これをエッチングマスクとして層間絶縁膜１
１ａ〜１１ｄに半導体基板１の上面（半導体領域８ａ,
８ｂ, １０ａ, １０ｂ）が露出するような接続孔１７を
穿孔する。
【０１５６】続いて、フォトレジストパ３２ｇを除去し
た後、図３６に示すように、半導体基板１上に、例えば
Ｔｉ膜およびＴｉＮ膜をスパッタリング法等によって下
層から順に堆積し、その上に、例えばタングステン膜を
ＣＶＤ法等によって積み重ねて導体膜３８を形成し、さ
らにその上に、例えば窒化シリコンからなる絶縁膜１６
ａをＣＶＤ法等によって堆積する。
た後、図３６に示すように、半導体基板１上に、例えば
Ｔｉ膜およびＴｉＮ膜をスパッタリング法等によって下
層から順に堆積し、その上に、例えばタングステン膜を
ＣＶＤ法等によって積み重ねて導体膜３８を形成し、さ
らにその上に、例えば窒化シリコンからなる絶縁膜１６
ａをＣＶＤ法等によって堆積する。
【０１５７】なお、図３６中の符号８ｃ, １０ｃは、例
えば導体膜３７の下層のＴｉ膜と半導体基板１との熱処
理反応によって形成されたＴｉＳｉx 等のようなシリサ
イド層である。
えば導体膜３７の下層のＴｉ膜と半導体基板１との熱処
理反応によって形成されたＴｉＳｉx 等のようなシリサ
イド層である。
【０１５８】その後、図３７に示すように、絶縁膜１６
ａ上に配線形成用のフォトレジスト３２ｈを形成し、こ
れをエッチングマスクとして絶縁膜１６ａおよび導体膜
３７をエッチング法によってパターニングすることによ
り、ビット線ＢＬおよび第１層配線１４を形成する。
ａ上に配線形成用のフォトレジスト３２ｈを形成し、こ
れをエッチングマスクとして絶縁膜１６ａおよび導体膜
３７をエッチング法によってパターニングすることによ
り、ビット線ＢＬおよび第１層配線１４を形成する。
【０１５９】次いで、フォトレジスト３２ｈを除去した
後、半導体基板１上に、例えば窒化シリコンからなる絶
縁膜を堆積した後、その絶縁膜をエッチバックすること
により、図３８に示すように、ビット線ＢＬおよび第１
層配線１４の側面にサイドウォール１６ｂを形成する。
なお、窒化シリコン等からなる絶縁膜１６ａ, １６ｂを
形成しなくても良い。
後、半導体基板１上に、例えば窒化シリコンからなる絶
縁膜を堆積した後、その絶縁膜をエッチバックすること
により、図３８に示すように、ビット線ＢＬおよび第１
層配線１４の側面にサイドウォール１６ｂを形成する。
なお、窒化シリコン等からなる絶縁膜１６ａ, １６ｂを
形成しなくても良い。
【０１６０】続いて、図３９に示すように、例えばＳｉ
Ｏ2 等からなる層間絶縁膜１１ｅをＳＯＧ法等によって
堆積することにより、ビット線ＢＬおよび第１層配線１
４を被覆する。
Ｏ2 等からなる層間絶縁膜１１ｅをＳＯＧ法等によって
堆積することにより、ビット線ＢＬおよび第１層配線１
４を被覆する。
【０１６１】その後、この層間絶縁膜１１ｅ上に、例え
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる絶縁膜を堆積した後、その上部をＣＭ
Ｐ法等によってエッチバックすることにより、図４０に
示すように、層間絶縁膜１１ｅ上に層間絶縁膜１１ｆを
形成する。
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる絶縁膜を堆積した後、その上部をＣＭ
Ｐ法等によってエッチバックすることにより、図４０に
示すように、層間絶縁膜１１ｅ上に層間絶縁膜１１ｆを
形成する。
【０１６２】その後、その層間絶縁膜１１ｆ上に、例え
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｇを形成する。この層
間絶縁膜１１ｇは、層間絶縁膜１１ｆの上部にＣＭＰ法
により形成された損傷等を覆う機能を有しており、層間
絶縁膜１１ｇの上面はメモリ領域と周辺回路領域とでそ
の高さがほぼ一致するように平坦に形成されている。
ばＴＥＯＳガスを用いたプラズマＣＶＤ法等によってＳ
ｉＯ2 等からなる層間絶縁膜１１ｇを形成する。この層
間絶縁膜１１ｇは、層間絶縁膜１１ｆの上部にＣＭＰ法
により形成された損傷等を覆う機能を有しており、層間
絶縁膜１１ｇの上面はメモリ領域と周辺回路領域とでそ
の高さがほぼ一致するように平坦に形成されている。
【０１６３】続いて、図４１に示すように、その層間絶
縁膜１１ｇ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｉを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｇの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
縁膜１１ｇ上に、プラグ用の接続孔が露出するようなフ
ォトレジスト３２ｉを形成する。この際、本実施の形態
１においては、層間絶縁膜１１ｇの上面を平坦にしてい
るので、充分なフォトリソグラフィマージンを確保する
ことができ、良好なパターン転写が可能である。
【０１６４】その後、そのフォトレジスト３２ｉをエッ
チングマスクとして、層間絶縁膜１１ｄ〜１１ｇに、プ
ラグ１３ａの上面が露出するような接続孔１８を穿孔し
た後、フォトレジスト３２ｉを除去する。
チングマスクとして、層間絶縁膜１１ｄ〜１１ｇに、プ
ラグ１３ａの上面が露出するような接続孔１８を穿孔し
た後、フォトレジスト３２ｉを除去する。
【０１６５】この際、本実施の形態１においては、この
エッチング処理に際して、ＳｉＯ２膜に対する窒化シリ
コン膜のエッチングレートが大きくなるような条件で行
う。これにより、ビット線ＢＬの表面に窒化シリコンか
らなる絶縁膜１６が形成されているので、仮に接続孔１
８とプラグ１３ａとの間に相対的な位置ずれが生じ接続
孔１８のパターンが平面的にビット線ＢＬに重なってし
まったとしても、絶縁膜１６がエッチングストッパとな
るので、ビット線ＢＬが接続孔１８から露出してしまう
のを防止することが可能となっている。
エッチング処理に際して、ＳｉＯ２膜に対する窒化シリ
コン膜のエッチングレートが大きくなるような条件で行
う。これにより、ビット線ＢＬの表面に窒化シリコンか
らなる絶縁膜１６が形成されているので、仮に接続孔１
８とプラグ１３ａとの間に相対的な位置ずれが生じ接続
孔１８のパターンが平面的にビット線ＢＬに重なってし
まったとしても、絶縁膜１６がエッチングストッパとな
るので、ビット線ＢＬが接続孔１８から露出してしまう
のを防止することが可能となっている。
【０１６６】次いで、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜が接続孔１８内のみに残るようにエ
ッチバックすることにより、図４２に示すように、接続
孔１８内にプラグ１９を形成する。
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜が接続孔１８内のみに残るようにエ
ッチバックすることにより、図４２に示すように、接続
孔１８内にプラグ１９を形成する。
【０１６７】続いて、図４３に示すように、半導体基板
１上に、例えば窒化シリコンからなる絶縁膜１１ｈをＣ
ＶＤ法等によって堆積した後、その上にメモリ領域を覆
うようなフォトレジスト３２ｊを形成し、それをエッチ
ングマスクとして絶縁膜１１ｈをエッチング法によって
パターニングする。
１上に、例えば窒化シリコンからなる絶縁膜１１ｈをＣ
ＶＤ法等によって堆積した後、その上にメモリ領域を覆
うようなフォトレジスト３２ｊを形成し、それをエッチ
ングマスクとして絶縁膜１１ｈをエッチング法によって
パターニングする。
【０１６８】その後、フォトレジスト３２ｊを除去した
後、図４４に示すように、半導体基板１上に、例えばＴ
ＥＯＳガスを用いたプラズマＣＶＤ法等によってＳｉＯ
２ 等からなる層間絶縁膜１１ｉを形成する。
後、図４４に示すように、半導体基板１上に、例えばＴ
ＥＯＳガスを用いたプラズマＣＶＤ法等によってＳｉＯ
２ 等からなる層間絶縁膜１１ｉを形成する。
【０１６９】次いで、その層間絶縁膜１１ｉ上にキャパ
シタ形成用のフォトレジスト３２ｋを形成した後、それ
をエッチングマスクとしてフォトレジスト３２ｋから露
出する層間絶縁膜１１ｉ, １１ｈを除去することによ
り、プラグ１９の上面が露出するような開口部２０を形
成する。
シタ形成用のフォトレジスト３２ｋを形成した後、それ
をエッチングマスクとしてフォトレジスト３２ｋから露
出する層間絶縁膜１１ｉ, １１ｈを除去することによ
り、プラグ１９の上面が露出するような開口部２０を形
成する。
【０１７０】続いて、図４５に示すように、半導体基板
１上に、例えば低抵抗ポリシリコンからなる導体膜３９
をＣＶＤ法等によって堆積する。これにより、層間絶縁
膜１１ｉの上面および開口部２０の内面に導体膜３９が
被着される。
１上に、例えば低抵抗ポリシリコンからなる導体膜３９
をＣＶＤ法等によって堆積する。これにより、層間絶縁
膜１１ｉの上面および開口部２０の内面に導体膜３９が
被着される。
【０１７１】その後、図４６に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる絶縁膜４０をＳＯＧ
法等によって堆積する。ここでは、その絶縁膜４０の上
面がほぼ平坦になる程度まで絶縁膜４０を堆積する。
１上に、例えばＳｉＯ2 等からなる絶縁膜４０をＳＯＧ
法等によって堆積する。ここでは、その絶縁膜４０の上
面がほぼ平坦になる程度まで絶縁膜４０を堆積する。
【０１７２】次いで、その絶縁膜４０を、層間絶縁膜１
１ｉ上の導体膜３９が露出する程度までエッチング除去
した後、露出した導体膜３９をエッチバックすることに
より、図４７に示すように、開口部２０内に低抵抗ポリ
シリコン等からなる蓄積電極２１ａおよびダミー蓄積電
極２１ａ1 を形成する。
１ｉ上の導体膜３９が露出する程度までエッチング除去
した後、露出した導体膜３９をエッチバックすることに
より、図４７に示すように、開口部２０内に低抵抗ポリ
シリコン等からなる蓄積電極２１ａおよびダミー蓄積電
極２１ａ1 を形成する。
【０１７３】続いて、図４８に示すように、半導体基板
１上にダミー蓄積電極２１ａ1 および周辺回路領域を被
覆するようなフォトレジスト３２ｍを形成した後、それ
をエッチングマスクとして層間絶縁膜１１ｉをウエット
エッチ法等により除去することにより、蓄積電極２１ａ
の表面を露出させる。この際、層間絶縁膜１１ｈはウエ
ットエッチング処理時におけるエッチングストッパとし
て機能するとともに、蓄積電極２１ａを固定する部材と
しても機能する。
１上にダミー蓄積電極２１ａ1 および周辺回路領域を被
覆するようなフォトレジスト３２ｍを形成した後、それ
をエッチングマスクとして層間絶縁膜１１ｉをウエット
エッチ法等により除去することにより、蓄積電極２１ａ
の表面を露出させる。この際、層間絶縁膜１１ｈはウエ
ットエッチング処理時におけるエッチングストッパとし
て機能するとともに、蓄積電極２１ａを固定する部材と
しても機能する。
【０１７４】また、フォトレジスト３２ｍの端部をメモ
リ領域と周辺回路領域との境界部、すなわちダミー蓄積
電極２１ａ1 上に配置する。このようにすると、フォト
レジスト３２ｍの端部に合わせずれが生じた場合でも、
メモリ領域の最も外側に形成される蓄積電極２１ａの内
部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１
ｉがエッチングされたりすることが生じない。
リ領域と周辺回路領域との境界部、すなわちダミー蓄積
電極２１ａ1 上に配置する。このようにすると、フォト
レジスト３２ｍの端部に合わせずれが生じた場合でも、
メモリ領域の最も外側に形成される蓄積電極２１ａの内
部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜１１
ｉがエッチングされたりすることが生じない。
【０１７５】その後、フォトレジスト３２ｍを除去した
後、図４９に示すように、蓄積電極２１ａの表面を窒化
し、さらにその表面に、例えば酸化タンタル（Ｔａ2 Ｏ
5 ）からなる容量絶縁膜２１ｂを被覆する。
後、図４９に示すように、蓄積電極２１ａの表面を窒化
し、さらにその表面に、例えば酸化タンタル（Ｔａ2 Ｏ
5 ）からなる容量絶縁膜２１ｂを被覆する。
【０１７６】次いで、図５０に示すように、例えばＴｉ
Ｎからなる導体膜を、半導体基板１上に堆積した後、そ
の導体膜を、その上面に形成したプレート電極形成用の
フォトレジスト３２ｎをエッチングマスクとしてパター
ニングすることにより、プレート電極２１ｃを形成す
る。これにより、情報蓄積用のキャパシタＣを形成す
る。
Ｎからなる導体膜を、半導体基板１上に堆積した後、そ
の導体膜を、その上面に形成したプレート電極形成用の
フォトレジスト３２ｎをエッチングマスクとしてパター
ニングすることにより、プレート電極２１ｃを形成す
る。これにより、情報蓄積用のキャパシタＣを形成す
る。
【０１７７】続いて、フォトレジスト３２ｎを除去した
後、図５１に示すように、例えばＴＥＯＳガスを用いた
プラズマＣＶＤ法等によってＳｉＯ2 等からなる層間絶
縁膜１１ｊを半導体基板１上に形成する。これにより、
プレート電極２１ｃを被覆する。
後、図５１に示すように、例えばＴＥＯＳガスを用いた
プラズマＣＶＤ法等によってＳｉＯ2 等からなる層間絶
縁膜１１ｊを半導体基板１上に形成する。これにより、
プレート電極２１ｃを被覆する。
【０１７８】その後、層間絶縁膜１１ｊ上に周辺回路の
接続孔形成用のフォトレジスト３２ｐを形成した後、そ
れをエッチングマスクとして、第１層配線１４ｂの一部
が露出するような接続孔２３を穿孔する。
接続孔形成用のフォトレジスト３２ｐを形成した後、そ
れをエッチングマスクとして、第１層配線１４ｂの一部
が露出するような接続孔２３を穿孔する。
【０１７９】次いで、フォトレジスト３２ｐを除去した
後、半導体基板１上に、例えばＴｉＮおよびタングステ
ンを下層から順にスパッタリング法等によって堆積し、
これをエッチバックすることにより、図５２に示すよう
に、接続孔２３内に導体膜２４を埋め込む。
後、半導体基板１上に、例えばＴｉＮおよびタングステ
ンを下層から順にスパッタリング法等によって堆積し、
これをエッチバックすることにより、図５２に示すよう
に、接続孔２３内に導体膜２４を埋め込む。
【０１８０】続いて、半導体基板１上に、例えばＴｉ
Ｎ、ＡｌおよびＴｉを下層から順にスパッタリング法等
によって堆積した後、これをフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、図５３に示すように、層間絶縁膜１１ｊ上に
第２層配線２２を形成する。
Ｎ、ＡｌおよびＴｉを下層から順にスパッタリング法等
によって堆積した後、これをフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、図５３に示すように、層間絶縁膜１１ｊ上に
第２層配線２２を形成する。
【０１８１】その後、第２層配線２２の形成工程と同様
の配線形成工程を経て、図１に示したように半導体基板
１上に第３層配線２５を形成してＤＲＡＭを製造する。
の配線形成工程を経て、図１に示したように半導体基板
１上に第３層配線２５を形成してＤＲＡＭを製造する。
【０１８２】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【０１８３】(1).メモリセル選択用ＭＯＳ・ＦＥＴＱ、
周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴＱｎおよび
周辺回路用のｐチャネル形のＭＯＳ・ＦＥＴＱｐを含む
ＭＯＳ・ＦＥＴのゲート電極５ｇ, ８ｇ, １０ｇ等の側
面に、接続孔の自己整合形成に用いる窒化シリコン等か
らなる絶縁膜７（サイドウォール９）が直接接触しない
ように、ＳｉＯ2 等からなるサイドウォールＳＷを設け
たことにより、ゲート電極５ｇ, ８ｇ, １０ｇ等の側面
部から半導体基板１側にリーク電流が流れてしまうのを
防止することが可能となる。
周辺回路用のｎチャネル形のＭＯＳ・ＦＥＴＱｎおよび
周辺回路用のｐチャネル形のＭＯＳ・ＦＥＴＱｐを含む
ＭＯＳ・ＦＥＴのゲート電極５ｇ, ８ｇ, １０ｇ等の側
面に、接続孔の自己整合形成に用いる窒化シリコン等か
らなる絶縁膜７（サイドウォール９）が直接接触しない
ように、ＳｉＯ2 等からなるサイドウォールＳＷを設け
たことにより、ゲート電極５ｇ, ８ｇ, １０ｇ等の側面
部から半導体基板１側にリーク電流が流れてしまうのを
防止することが可能となる。
【０１８４】(2).上記(1) により、ＤＲＡＭの待機時や
リフレッシュ動作関連時における消費電力を低減するこ
とが可能となる。
リフレッシュ動作関連時における消費電力を低減するこ
とが可能となる。
【０１８５】(3).窒化シリコン等からなる絶縁膜７の堆
積工程に先立って、ゲート電極５ｇ,８ｇ, １０ｇ等の
側面をサイドウォールＳＷで覆っておくことにより、絶
縁膜７の堆積工程時にゲート電極５ｇ, ８ｇ, １０ｇ等
のバリア金属膜３５や金属膜３６が酸化されてしまうの
を防止することが可能となる。
積工程に先立って、ゲート電極５ｇ,８ｇ, １０ｇ等の
側面をサイドウォールＳＷで覆っておくことにより、絶
縁膜７の堆積工程時にゲート電極５ｇ, ８ｇ, １０ｇ等
のバリア金属膜３５や金属膜３６が酸化されてしまうの
を防止することが可能となる。
【０１８６】(4).上記(3) により、ゲート電極５ｇ（ワ
ード線ＷＬ）およびゲート電極８ｇ,１０ｇ等の酸化に
よる配線抵抗の増大を防止することが可能となる。した
がって、ゲート電極ゲート電極５ｇ, ８ｇ, １０ｇ等の
低抵抗化を維持することが可能となる。
ード線ＷＬ）およびゲート電極８ｇ,１０ｇ等の酸化に
よる配線抵抗の増大を防止することが可能となる。した
がって、ゲート電極ゲート電極５ｇ, ８ｇ, １０ｇ等の
低抵抗化を維持することが可能となる。
【０１８７】(5).上記(3) により、ＤＲＡＭの製造プロ
セス制御を容易にすることが可能となる。
セス制御を容易にすることが可能となる。
【０１８８】(6).ゲート電極５ｇ, ８ｇ, １０ｇ等を構
成するバリア金属膜３５として窒化タングステンを用い
たことにより、ゲート電極５ｇ, ８ｇ, １０ｇ等のパタ
ーニング後のライト酸化処理等に際して、バリア金属膜
３５の酸化を招くことなく、特に、異常酸化突起物が生
成されることもなく、Ｓｉを酸化させることが可能とな
る。
成するバリア金属膜３５として窒化タングステンを用い
たことにより、ゲート電極５ｇ, ８ｇ, １０ｇ等のパタ
ーニング後のライト酸化処理等に際して、バリア金属膜
３５の酸化を招くことなく、特に、異常酸化突起物が生
成されることもなく、Ｓｉを酸化させることが可能とな
る。
【０１８９】(7).上記(6) により、ゲート電極５ｇ, ８
ｇ, １０ｇ等の低抵抗化を維持することが可能となる。
ｇ, １０ｇ等の低抵抗化を維持することが可能となる。
【０１９０】(8).上記(6) により、異常酸化突起物に起
因する隣接ゲート電極５ｇ（ワード線ＷＬ）間の短絡不
良を防止することが可能となる。
因する隣接ゲート電極５ｇ（ワード線ＷＬ）間の短絡不
良を防止することが可能となる。
【０１９１】(9).ゲート電極５ｇ, ８ｇ, １０ｇ等を構
成するバリア金属膜３５として窒化タングステンを用い
たことにより、ゲート絶縁膜５ｉ, ８ｉ, １０ｉ等の耐
圧を良好にすることが可能となる。
成するバリア金属膜３５として窒化タングステンを用い
たことにより、ゲート絶縁膜５ｉ, ８ｉ, １０ｉ等の耐
圧を良好にすることが可能となる。
【０１９２】(10). ゲート電極５ｇ, ８ｇ, １０ｇ等を
構成するバリア金属膜３５として窒化タングステンを用
いたことにより、ゲート電極５ｇ, ８ｇ, １０ｇ等のパ
ターニング後のライト酸化処理等の後においてもゲート
電極５ｇ, ８ｇ, １０ｇ等の抵抗上昇がほとんどない。
したがって、ゲート電極５ｇ, ８ｇ, １０ｇ等の低抵抗
化を維持することが可能となる。
構成するバリア金属膜３５として窒化タングステンを用
いたことにより、ゲート電極５ｇ, ８ｇ, １０ｇ等のパ
ターニング後のライト酸化処理等の後においてもゲート
電極５ｇ, ８ｇ, １０ｇ等の抵抗上昇がほとんどない。
したがって、ゲート電極５ｇ, ８ｇ, １０ｇ等の低抵抗
化を維持することが可能となる。
【０１９３】(11). 上記(1) 〜(10)等により、ＤＲＡＭ
の信頼性を損なうことなく、メモリセル等の微細化を実
現でき、かつ、ＤＲＡＭの高速動作および低消費電力動
作を実現することが可能となる。
の信頼性を損なうことなく、メモリセル等の微細化を実
現でき、かつ、ＤＲＡＭの高速動作および低消費電力動
作を実現することが可能となる。
【０１９４】(12). 上記(1) 〜(10)等により、ＤＲＡＭ
の信頼性を損なうことなく、メモリセル等を微細化する
ことができるので、ＤＲＡＭの製品コストを低減するこ
とが可能となる。
の信頼性を損なうことなく、メモリセル等を微細化する
ことができるので、ＤＲＡＭの製品コストを低減するこ
とが可能となる。
【０１９５】（実施の形態２）図５４は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
る要部断面図である。
施の形態である半導体集積回路装置の製造工程中におけ
る要部断面図である。
【０１９６】本実施の形態２においては、ＤＲＡＭの製
造工程において、前記実施の形態１で用いた図１１〜図
２５の製造工程まで行った後、図２５の窒化シリコン等
からなる絶縁膜７を異方性のドライエッチング処理によ
ってエッチバックする工程を有するものである。
造工程において、前記実施の形態１で用いた図１１〜図
２５の製造工程まで行った後、図２５の窒化シリコン等
からなる絶縁膜７を異方性のドライエッチング処理によ
ってエッチバックする工程を有するものである。
【０１９７】これにより、図５４に示すように、メモリ
セル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇ（ワード
線ＷＬ）の側面、周辺回路用のｎチャネル形のＭＯＳ・
ＦＥＴＱｎのゲート電極８ｇの側面および周辺回路用の
ｐチャネル形のＭＯＳ・ＦＥＴＱｐのゲート電極１０ｇ
の側面に、それぞれサイドウォールＳＷを介して、窒化
シリコン等からなるサイドウォール９を形成しても良
い。
セル選択用ＭＯＳ・ＦＥＴＱのゲート電極５ｇ（ワード
線ＷＬ）の側面、周辺回路用のｎチャネル形のＭＯＳ・
ＦＥＴＱｎのゲート電極８ｇの側面および周辺回路用の
ｐチャネル形のＭＯＳ・ＦＥＴＱｐのゲート電極１０ｇ
の側面に、それぞれサイドウォールＳＷを介して、窒化
シリコン等からなるサイドウォール９を形成しても良
い。
【０１９８】この場合のメモリセル選択用ＭＯＳ・ＦＥ
ＴＱのゲート電極５ｇ（ワード線ＷＬ）の側面側に形成
されたサイドウォール９は、ビット線用の接続孔および
キャパシタ用の接続孔を自己整合的に穿孔する場合のエ
ッチングストッパとして機能する。
ＴＱのゲート電極５ｇ（ワード線ＷＬ）の側面側に形成
されたサイドウォール９は、ビット線用の接続孔および
キャパシタ用の接続孔を自己整合的に穿孔する場合のエ
ッチングストッパとして機能する。
【０１９９】これ以降のＤＲＡＭの製造工程は、前記実
施の形態１と同じなので説明を省略する。
施の形態１と同じなので説明を省略する。
【０２００】本実施の形態２においては、前記実施の形
態１で得られた効果の他に、以下の効果を得ることが可
能となる。
態１で得られた効果の他に、以下の効果を得ることが可
能となる。
【０２０１】(1).前記実施の形態１の場合においてメモ
リセル領域に窒化シリコンからなる絶縁膜７（図２５参
照）を残すためのフォトリソグラフィ工程を削減するこ
とが可能となる。
リセル領域に窒化シリコンからなる絶縁膜７（図２５参
照）を残すためのフォトリソグラフィ工程を削減するこ
とが可能となる。
【０２０２】(2).上記(1) により、ＤＲＡＭの開発・製
造時間を短縮することが可能となる。
造時間を短縮することが可能となる。
【０２０３】(3).上記(1) により、ＤＲＡＭの製造工程
の簡略化でき、製品コストの低減を推進することが可能
となる。
の簡略化でき、製品コストの低減を推進することが可能
となる。
【０２０４】（実施の形態３）図５５は本発明の他の実
施の形態である半導体集積回路装置の構成の説明図、図
５６は図５５の半導体集積回路装置の要部断面図、図５
７および図５８は図５６の拡大断面図である。
施の形態である半導体集積回路装置の構成の説明図、図
５６は図５５の半導体集積回路装置の要部断面図、図５
７および図５８は図５６の拡大断面図である。
【０２０５】本実施の形態３の半導体集積回路装置は、
図５５に示すように、ＣＰＵ（情報処理部）４１、ＤＲ
ＡＭで構成されたメモリ部４２、ＤＲＡＭ制御用の周辺
回路ブロック４３、論理集積回路部４４およびアナログ
回路部４５を同一の半導体チップ（半導体基板１）の主
面に形成したワンチップ形のマイクロコンピュータであ
る。
図５５に示すように、ＣＰＵ（情報処理部）４１、ＤＲ
ＡＭで構成されたメモリ部４２、ＤＲＡＭ制御用の周辺
回路ブロック４３、論理集積回路部４４およびアナログ
回路部４５を同一の半導体チップ（半導体基板１）の主
面に形成したワンチップ形のマイクロコンピュータであ
る。
【０２０６】メモリ部４２の断面構造は前記実施の形態
１と同一なので説明を省略し、ここでは、論理集積回路
部４４の断面構造を図５６〜図５８によって説明する。
１と同一なので説明を省略し、ここでは、論理集積回路
部４４の断面構造を図５６〜図５８によって説明する。
【０２０７】論理集積回路部４４におけるｐウエル３ｐ
ｗa 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎa が形成
されている。ｎチャネル形のＭＯＳ・ＦＥＴＱｎa は、
ｐウエル３ｐＷa の上部に互いに離間して形成された一
対の半導体領域４６ａ, ４６ｂと、半導体基板１上に形
成されたゲート絶縁膜４６ｉと、その上に形成されたゲ
ート電極４６ｇとを有している。
ｗa 上にはｎチャネル形のＭＯＳ・ＦＥＴＱｎa が形成
されている。ｎチャネル形のＭＯＳ・ＦＥＴＱｎa は、
ｐウエル３ｐＷa の上部に互いに離間して形成された一
対の半導体領域４６ａ, ４６ｂと、半導体基板１上に形
成されたゲート絶縁膜４６ｉと、その上に形成されたゲ
ート電極４６ｇとを有している。
【０２０８】半導体領域４６ａ, ４６ｂは、ｎチャネル
形のＭＯＳ・ＦＥＴＱｎa のソース・ドレインを形成す
るための領域であり、この半導体領域４６ａ, ４６ｂの
間においてゲート電極４６ｇの直下にｎチャネル形のＭ
ＯＳ・ＦＥＴＱｎa のチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｎa のソース・ドレインを形成す
るための領域であり、この半導体領域４６ａ, ４６ｂの
間においてゲート電極４６ｇの直下にｎチャネル形のＭ
ＯＳ・ＦＥＴＱｎa のチャネル領域が形成される。
【０２０９】この半導体領域４６ａ, ４６ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４６ａ, ４６ｂは、それぞれ低濃度領域
４６ａ1,４６ｂ1 と、高濃度領域４６ａ2,４６ｂ2 とを
有している。この低濃度領域４６ａ1,４６ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４６ａ2,４６
ｂ2 は、その外側に配置されている。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４６ａ, ４６ｂは、それぞれ低濃度領域
４６ａ1,４６ｂ1 と、高濃度領域４６ａ2,４６ｂ2 とを
有している。この低濃度領域４６ａ1,４６ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４６ａ2,４６
ｂ2 は、その外側に配置されている。
【０２１０】この低濃度領域４６ａ1,４６ｂ1 には、例
えばｎ形不純物のＡｓが導入されている。また、高濃度
領域４６ａ2,４６ｂ2 には、例えばｎ形不純物のＡｓが
導入されているが、その不純物濃度は低濃度領域４６ａ
1,４６ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４６ａ, ４６ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４６ｃが形成されている。
えばｎ形不純物のＡｓが導入されている。また、高濃度
領域４６ａ2,４６ｂ2 には、例えばｎ形不純物のＡｓが
導入されているが、その不純物濃度は低濃度領域４６ａ
1,４６ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４６ａ, ４６ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４６ｃが形成されている。
【０２１１】ゲート絶縁膜４６ｉは、例えばＳｉＯ2 か
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴお
よびＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴのゲート絶
縁膜と同時に形成されている。このゲート絶縁膜４６ｉ
も前記実施の形態１と同様に、例えば酸窒化膜としても
良い。
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴお
よびＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴのゲート絶
縁膜と同時に形成されている。このゲート絶縁膜４６ｉ
も前記実施の形態１と同様に、例えば酸窒化膜としても
良い。
【０２１２】また、ゲート電極４６ｇは、例えば低抵抗
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。ゲート電極形成用の低抵抗ポ
リシリコン膜には、例えばｎ形不純物のリン等が導入さ
れている。ゲート電極４６ｇの抵抗は、最上層のタング
ステン膜によって下げられている。これにより、論理集
積回路の動作速度を向上させることが可能となってい
る。
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されてなる。ゲート電極形成用の低抵抗ポ
リシリコン膜には、例えばｎ形不純物のリン等が導入さ
れている。ゲート電極４６ｇの抵抗は、最上層のタング
ステン膜によって下げられている。これにより、論理集
積回路の動作速度を向上させることが可能となってい
る。
【０２１３】このゲート電極４６ｇの上面には、例えば
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このゲート電極４６ｇおよびキャップ絶縁膜
６の側面側には、例えばＳｉＯ2 等からなるサイドウォ
ールＳＷ（図５７参照）を介して、例えば窒化シリコン
からなるサイドウォール９が形成されており、サイドウ
ォール９がゲート電極４６ｇの側面に直接接触しない構
造となっている。
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このゲート電極４６ｇおよびキャップ絶縁膜
６の側面側には、例えばＳｉＯ2 等からなるサイドウォ
ールＳＷ（図５７参照）を介して、例えば窒化シリコン
からなるサイドウォール９が形成されており、サイドウ
ォール９がゲート電極４６ｇの側面に直接接触しない構
造となっている。
【０２１４】サイドウォールＳＷは、上記したのと同じ
理由から、ゲート電極４６ｇの全側面を覆うように形成
されているが、キャップ絶縁膜６の全側面は覆っておら
ずキャップ絶縁膜６の側面下部または側面中部程度まで
を覆っている。
理由から、ゲート電極４６ｇの全側面を覆うように形成
されているが、キャップ絶縁膜６の全側面は覆っておら
ずキャップ絶縁膜６の側面下部または側面中部程度まで
を覆っている。
【０２１５】このようなサイドウォールＳＷを設けたこ
とにより、ゲート電極４６ｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。また、窒化シリコンからなる絶縁
膜７の堆積工程に際して、ゲート電極４６ｇ等の窒化タ
ングステンやタングステン等の金属膜が酸化するのを防
止することが可能となっている。
とにより、ゲート電極４６ｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。また、窒化シリコンからなる絶縁
膜７の堆積工程に際して、ゲート電極４６ｇ等の窒化タ
ングステンやタングステン等の金属膜が酸化するのを防
止することが可能となっている。
【０２１６】なお、このサイドウォール９は、主として
ｎチャネル形のＭＯＳ・ＦＥＴＱｎa における低濃度領
域４６ａ1,４６ｂ1 と高濃度領域４６ａ2,４６ｂ2 とを
半導体基板１上に形成するためのイオン注入用のマスク
として機能している。また、サイドウォールＳＷは、メ
モリ部４２のＭＯＳ・ＦＥＴのゲート電極側面にサイド
ウォールＳＷを形成した際に同時に形成されている。
ｎチャネル形のＭＯＳ・ＦＥＴＱｎa における低濃度領
域４６ａ1,４６ｂ1 と高濃度領域４６ａ2,４６ｂ2 とを
半導体基板１上に形成するためのイオン注入用のマスク
として機能している。また、サイドウォールＳＷは、メ
モリ部４２のＭＯＳ・ＦＥＴのゲート電極側面にサイド
ウォールＳＷを形成した際に同時に形成されている。
【０２１７】また、論理集積回路部４４におけるｎウエ
ル３ｎｗa 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐa
が形成されている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐ
a は、ｎウエル３ｎＷa の上部に互いに離間して形成さ
れた一対の半導体領域４７ａ, ４７ｂと、半導体基板１
上に形成されたゲート絶縁膜４７ｉと、その上に形成さ
れたゲート電極４７ｇとを有している。
ル３ｎｗa 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐa
が形成されている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐ
a は、ｎウエル３ｎＷa の上部に互いに離間して形成さ
れた一対の半導体領域４７ａ, ４７ｂと、半導体基板１
上に形成されたゲート絶縁膜４７ｉと、その上に形成さ
れたゲート電極４７ｇとを有している。
【０２１８】半導体領域４７ａ, ４７ｂは、ｐチャネル
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域４７ａ, ４７ｂの間
においてゲート電極４７ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域４７ａ, ４７ｂの間
においてゲート電極４７ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
【０２１９】この半導体領域４７ａ, ４７ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４７ａ, ４７ｂは、それぞれ低濃度領域
４７ａ1,４７ｂ1 と、高濃度領域４７ａ2,４７ｂ2 とを
有している。この低濃度領域４７ａ1,４７ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４７ａ2,４７
ｂ2 はその外側に配置されている。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域４７ａ, ４７ｂは、それぞれ低濃度領域
４７ａ1,４７ｂ1 と、高濃度領域４７ａ2,４７ｂ2 とを
有している。この低濃度領域４７ａ1,４７ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域４７ａ2,４７
ｂ2 はその外側に配置されている。
【０２２０】低濃度領域４７ａ1,４７ｂ1 には、例えば
ｐ形不純物のホウ素が導入されている。また、高濃度領
域４７ａ2,４７ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域４７ａ
1,４７ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４７ａ, ４７ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４７ｃが形成されている。
ｐ形不純物のホウ素が導入されている。また、高濃度領
域４７ａ2,４７ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域４７ａ
1,４７ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域４７ａ, ４７ｂの上層部には、例えば
チタンシリサイド（ＴｉＳｉx ）等からなるシリサイド
層４７ｃが形成されている。
【０２２１】ゲート絶縁膜４７ｉは、例えばＳｉＯ2 か
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴ、
ＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴおよび論理集積
回路部４４用のｎチャネル形のＭＯＳ・ＦＥＴＱｎa の
ゲート絶縁膜と同時に形成されている。このゲート絶縁
膜４７ｉも前記実施の形態１と同様に、例えば酸窒化膜
としても良い。
らなり、ＤＲＡＭのメモリセル選択用ＭＯＳ・ＦＥＴ、
ＤＲＡＭの周辺回路用のＭＯＳ・ＦＥＴおよび論理集積
回路部４４用のｎチャネル形のＭＯＳ・ＦＥＴＱｎa の
ゲート絶縁膜と同時に形成されている。このゲート絶縁
膜４７ｉも前記実施の形態１と同様に、例えば酸窒化膜
としても良い。
【０２２２】また、ゲート電極４７ｇは、例えば低抵抗
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されて形成されている。ゲート電極形成用
の低抵抗ポリシリコン膜には、例えばｐ形不純物のホウ
素が導入されている。この場合にゲート絶縁膜４７ｉを
酸窒化膜とすることにより、ゲート絶縁膜４７ｉのホッ
トキャリア耐性を向上でき、かつ、ゲート電極４７ｇの
低抵抗ポリシリコン膜のホウ素がゲート絶縁膜４７ｉを
突き抜けて半導体基板１側に拡散してしまうのを抑制す
ることができる。
ポリシリコン膜、ＴｉＮ膜およびタングステン膜が下層
から順に堆積されて形成されている。ゲート電極形成用
の低抵抗ポリシリコン膜には、例えばｐ形不純物のホウ
素が導入されている。この場合にゲート絶縁膜４７ｉを
酸窒化膜とすることにより、ゲート絶縁膜４７ｉのホッ
トキャリア耐性を向上でき、かつ、ゲート電極４７ｇの
低抵抗ポリシリコン膜のホウ素がゲート絶縁膜４７ｉを
突き抜けて半導体基板１側に拡散してしまうのを抑制す
ることができる。
【０２２３】ゲート電極４７ｇの抵抗は、前記実施の形
態１と同様に最上層のタングステン膜によって下げられ
ている。これにより、論理集積回路部の動作速度を向上
させることが可能となっている。
態１と同様に最上層のタングステン膜によって下げられ
ている。これにより、論理集積回路部の動作速度を向上
させることが可能となっている。
【０２２４】このゲート電極４７ｇの上面には、例えば
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極４７
ｇの側面側には、例えばＳｉＯ2 等からなるサイドウォ
ールＳＷ（図５８参照）を介して、例えば窒化シリコン
からなるサイドウォール９が形成されており、サイドウ
ォール９がゲート電極４７ｇの側面に直接接触しない構
造となっている。
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極４７
ｇの側面側には、例えばＳｉＯ2 等からなるサイドウォ
ールＳＷ（図５８参照）を介して、例えば窒化シリコン
からなるサイドウォール９が形成されており、サイドウ
ォール９がゲート電極４７ｇの側面に直接接触しない構
造となっている。
【０２２５】サイドウォールＳＷは、上記したのと同じ
理由から、ゲート電極４７ｇの全側面を覆うように形成
されているが、キャップ絶縁膜６の全側面は覆っておら
ずキャップ絶縁膜６の側面下部または側面中部程度まで
を覆っている。
理由から、ゲート電極４７ｇの全側面を覆うように形成
されているが、キャップ絶縁膜６の全側面は覆っておら
ずキャップ絶縁膜６の側面下部または側面中部程度まで
を覆っている。
【０２２６】このようなサイドウォールＳＷを設けたこ
とにより、ゲート電極４７ｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。また、窒化シリコンからなる絶縁
膜７の堆積工程に際して、ゲート電極４７ｇ等の窒化タ
ングステンやタングステン等の金属膜が酸化するのを防
止することが可能となっている。
とにより、ゲート電極４７ｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。また、窒化シリコンからなる絶縁
膜７の堆積工程に際して、ゲート電極４７ｇ等の窒化タ
ングステンやタングステン等の金属膜が酸化するのを防
止することが可能となっている。
【０２２７】なお、このサイドウォール９は、主として
ｐチャネル形のＭＯＳ・ＦＥＴＱｐa の低濃度領域４７
ａ1,４７ｂ1 と高濃度領域４７ａ2,４７ｂ2 とを半導体
基板１上に形成するためのイオン注入用のマスクとして
の機能を有している。また、サイドウォールＳＷは、メ
モリ部４２のＭＯＳ・ＦＥＴのゲート電極側面にサイド
ウォールＳＷを形成した際に同時に形成されている。
ｐチャネル形のＭＯＳ・ＦＥＴＱｐa の低濃度領域４７
ａ1,４７ｂ1 と高濃度領域４７ａ2,４７ｂ2 とを半導体
基板１上に形成するためのイオン注入用のマスクとして
の機能を有している。また、サイドウォールＳＷは、メ
モリ部４２のＭＯＳ・ＦＥＴのゲート電極側面にサイド
ウォールＳＷを形成した際に同時に形成されている。
【０２２８】論理集積回路部４４の第１層配線１４は、
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
ビット線ＢＬと同様に、例えばＴｉ膜、ＴｉＮ膜および
タングステン膜が下層から順に堆積されてなり、その表
面（上面および側面）には、例えば窒化シリコンからな
る絶縁膜１６が被覆されている。
【０２２９】このうち、第１層配線１４ｄは、層間絶縁
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域４６ａと
電気的に接続されている。また、第１層配線１４ｅは、
層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通
じてｎチャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域
４６ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐa の半
導体領域４７ａと電気的に接続されている。さらに、第
１層配線１４ｆは、層間絶縁膜１１ａ〜１１ｄに穿孔さ
れた接続孔１７を通じてｐチャネル形のＭＯＳ・ＦＥＴ
Ｑｐa の半導体領域４７ｂと電気的に接続されている。
膜１１ａ〜１１ｄに穿孔された接続孔１７を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域４６ａと
電気的に接続されている。また、第１層配線１４ｅは、
層間絶縁膜１１ａ〜１１ｄも穿孔された接続孔１７を通
じてｎチャネル形のＭＯＳ・ＦＥＴＱｎa の半導体領域
４６ｂおよびｐチャネル形のＭＯＳ・ＦＥＴＱｐa の半
導体領域４７ａと電気的に接続されている。さらに、第
１層配線１４ｆは、層間絶縁膜１１ａ〜１１ｄに穿孔さ
れた接続孔１７を通じてｐチャネル形のＭＯＳ・ＦＥＴ
Ｑｐa の半導体領域４７ｂと電気的に接続されている。
【０２３０】第２層配線２２は、例えばＴｉＮ膜、アル
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。論理集積回路部４４における第２層配線２２
ｃは、層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよ
び絶縁膜１６に穿孔された接続孔２３内の導体膜２４を
通じて第１層配線１４ｂと電気的に接続されている。こ
の導体膜２４は、例えばＴｉＮ膜およびタングステン膜
が下層から順に堆積されてなる。
ミニウム（Ａｌ）膜およびＴｉ膜が下層から順に堆積さ
れてなる。論理集積回路部４４における第２層配線２２
ｃは、層間絶縁膜１１ｅ〜１１ｇ, １１ｉ, １１ｊおよ
び絶縁膜１６に穿孔された接続孔２３内の導体膜２４を
通じて第１層配線１４ｂと電気的に接続されている。こ
の導体膜２４は、例えばＴｉＮ膜およびタングステン膜
が下層から順に堆積されてなる。
【０２３１】また、論理集積回路部４４における第３層
配線２５ｄは、層間絶縁膜１１ｋ,１１ｍ, １１ｎに穿
孔された接続孔２８内の導体膜２９を通じて第２層配線
２２ｃと電気的に接続されている。導体膜２９は、例え
ばＴｉＮ膜およびタングステン膜が下層から順に堆積さ
れてなる。
配線２５ｄは、層間絶縁膜１１ｋ,１１ｍ, １１ｎに穿
孔された接続孔２８内の導体膜２９を通じて第２層配線
２２ｃと電気的に接続されている。導体膜２９は、例え
ばＴｉＮ膜およびタングステン膜が下層から順に堆積さ
れてなる。
【０２３２】このような本実施の形態３によれば、前記
実施の形態１と同様の効果を得ることが可能となる。
実施の形態１と同様の効果を得ることが可能となる。
【０２３３】（実施の形態４）図５９は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。
施の形態である半導体集積回路装置の要部断面図であ
る。
【０２３４】本実施の形態４においては、本発明を、例
えばフラッシュメモリ（ＥＥＰＲＯＭ；Electrically E
rasable Programmable ROM）に適用した場合について説
明する。このフラッシュメモリ（ＥＥＰＲＯＭ）のメモ
リセルの断面図を図５９に示す。
えばフラッシュメモリ（ＥＥＰＲＯＭ；Electrically E
rasable Programmable ROM）に適用した場合について説
明する。このフラッシュメモリ（ＥＥＰＲＯＭ）のメモ
リセルの断面図を図５９に示す。
【０２３５】半導体基板１は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなり、その上層部には、ｐウエル３
ｐｗm が形成されている。このｐウエル３ｐｗm 上に
は、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセル４
８が形成されている。
（Ｓｉ）単結晶からなり、その上層部には、ｐウエル３
ｐｗm が形成されている。このｐウエル３ｐｗm 上に
は、フラッシュメモリ（ＥＥＰＲＯＭ）のメモリセル４
８が形成されている。
【０２３６】このメモリセル４８は、２層ゲート構造の
ＭＯＳ・ＦＥＴを基本としており、一対の半導体領域４
８ａ, ４８ｂと、トンネル絶縁膜４８ｉと、浮遊ゲート
４８ｆｇと、層間膜４８Ｌｉと、制御ゲート４８ｃｇと
を有している。
ＭＯＳ・ＦＥＴを基本としており、一対の半導体領域４
８ａ, ４８ｂと、トンネル絶縁膜４８ｉと、浮遊ゲート
４８ｆｇと、層間膜４８Ｌｉと、制御ゲート４８ｃｇと
を有している。
【０２３７】半導体領域４８ａ, ４８ｂは、ソースおよ
びドレインを形成する領域であり、半導体基板１の上部
に互いに離間して形成されている。この半導体領域４８
ａ,４８ｂの間にメモリセル４８のチャネル領域が形成
される。
びドレインを形成する領域であり、半導体基板１の上部
に互いに離間して形成されている。この半導体領域４８
ａ,４８ｂの間にメモリセル４８のチャネル領域が形成
される。
【０２３８】半導体領域４８ａは、半導体領域４８ａ1
とその上層に形成された半導体領域４８ａ2 とを有して
いる。半導体領域４ｄａ1 には、例えばｐ形不純物のホ
ウ素等が導入されている。また、半導体領域４ｄａ2 に
は、例えばｎ形不純物のヒ素（Ａｓ）等が導入されてい
る。
とその上層に形成された半導体領域４８ａ2 とを有して
いる。半導体領域４ｄａ1 には、例えばｐ形不純物のホ
ウ素等が導入されている。また、半導体領域４ｄａ2 に
は、例えばｎ形不純物のヒ素（Ａｓ）等が導入されてい
る。
【０２３９】また、半導体領域４８ｂは、半導体領域４
８ｂ1 とその上層に形成された半導体領域４８ｂ2 とを
有している。半導体領域４８ｂ1 には、例えばｎ形不純
物のリン等が含有されている。また、半導体領域４８ｂ
2 には、例えばｎ形不純物のＡｓ等が含有されている。
８ｂ1 とその上層に形成された半導体領域４８ｂ2 とを
有している。半導体領域４８ｂ1 には、例えばｎ形不純
物のリン等が含有されている。また、半導体領域４８ｂ
2 には、例えばｎ形不純物のＡｓ等が含有されている。
【０２４０】トンネル絶縁膜４８ｉは、例えばＳｉＯ2
からなり、半導体基板１上に形成されている。このトン
ネル絶縁膜４８ｉ上には浮遊ゲート４８ｆｇが形成され
ている。この浮遊ゲート４８ｆｇは、例えば低抵抗ポリ
シリコンからなる。
からなり、半導体基板１上に形成されている。このトン
ネル絶縁膜４８ｉ上には浮遊ゲート４８ｆｇが形成され
ている。この浮遊ゲート４８ｆｇは、例えば低抵抗ポリ
シリコンからなる。
【０２４１】この浮遊ゲート４８ｆｇ上には、層間膜４
Ｌｉを介して制御ゲート４ｃｇが形成されている。この
層間膜４Ｌｉは、例えばＳｉＯ2 膜、窒化シリコン（Ｓ
ｉ3Ｎ4 ）膜およびＳｉＯ2 膜が下層から順に積み重ね
られて形成されている。
Ｌｉを介して制御ゲート４ｃｇが形成されている。この
層間膜４Ｌｉは、例えばＳｉＯ2 膜、窒化シリコン（Ｓ
ｉ3Ｎ4 ）膜およびＳｉＯ2 膜が下層から順に積み重ね
られて形成されている。
【０２４２】制御ゲート４８ｃｇは、ワード線の一部を
構成しており、例えば低抵抗ポリシリコン上にタングス
テンシリサイド（ＷＳｉ2 ）またはモリブデンシリサイ
ド（ＭｏＳｉ2 ）等のようなシリサイド膜が堆積されて
構成されている。
構成しており、例えば低抵抗ポリシリコン上にタングス
テンシリサイド（ＷＳｉ2 ）またはモリブデンシリサイ
ド（ＭｏＳｉ2 ）等のようなシリサイド膜が堆積されて
構成されている。
【０２４３】この制御ゲート電極４８ｃｇを、例えば低
抵抗ポリシリコン膜上に窒化タングステン膜等を介して
タングステン膜を積み重ねて構成するようにしても良
い。これにより、フラッシュメモリ（ＥＥＰＲＯＭ）の
ワード線における信号伝送速度を向上させることが可能
となる。
抵抗ポリシリコン膜上に窒化タングステン膜等を介して
タングステン膜を積み重ねて構成するようにしても良
い。これにより、フラッシュメモリ（ＥＥＰＲＯＭ）の
ワード線における信号伝送速度を向上させることが可能
となる。
【０２４４】この制御ゲート４８ｃｇ上には、例えば窒
化シリコン等からなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６、浮遊ゲート電極４８
ｆｇ、層間膜４８Ｌｉおよび制御ゲート電極４８ｃｇの
側面には、例えばＳｉＯ2 等からなるサイドウォールＳ
Ｗを介して、例えば窒化シリコン等からなるサイドウォ
ール９が形成されており、サイドウォール９が浮遊ゲー
ト電極４８ｆｇ、層間膜４８Ｌｉおよび制御ゲート電極
４８ｃｇに直接接触しない構造となっている（図４参
照）。
化シリコン等からなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６、浮遊ゲート電極４８
ｆｇ、層間膜４８Ｌｉおよび制御ゲート電極４８ｃｇの
側面には、例えばＳｉＯ2 等からなるサイドウォールＳ
Ｗを介して、例えば窒化シリコン等からなるサイドウォ
ール９が形成されており、サイドウォール９が浮遊ゲー
ト電極４８ｆｇ、層間膜４８Ｌｉおよび制御ゲート電極
４８ｃｇに直接接触しない構造となっている（図４参
照）。
【０２４５】サイドウォールＳＷは、上記したのと同じ
理由から浮遊ゲート電極４８ｆｇ、層間膜４８Ｌｉおよ
び制御ゲート電極４８ｃｇの全側面を覆うように形成さ
れているが、キャップ絶縁膜６の側面全部は覆っておら
ずキャップ絶縁膜６の側面下部または側面中部程度まで
を覆っている。
理由から浮遊ゲート電極４８ｆｇ、層間膜４８Ｌｉおよ
び制御ゲート電極４８ｃｇの全側面を覆うように形成さ
れているが、キャップ絶縁膜６の側面全部は覆っておら
ずキャップ絶縁膜６の側面下部または側面中部程度まで
を覆っている。
【０２４６】このようなサイドウォールＳＷを設けたこ
とにより、浮遊ゲート電極４８ｆｇ、層間膜４８Ｌｉお
よび制御ゲート電極４８ｃｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。
とにより、浮遊ゲート電極４８ｆｇ、層間膜４８Ｌｉお
よび制御ゲート電極４８ｃｇ等の側面から半導体基板１
に向かってリーク電流が流れてしまうのを防止すること
が可能となっている。
【０２４７】また、制御ゲート電極４８ｃｇ等の構成材
料として窒化タングステンやタングステン等を用いた場
合でも、それらの金属膜が、窒化シリコンからなる絶縁
膜７の堆積工程に際して酸化してしまうのを防止するこ
とが可能となっている。
料として窒化タングステンやタングステン等を用いた場
合でも、それらの金属膜が、窒化シリコンからなる絶縁
膜７の堆積工程に際して酸化してしまうのを防止するこ
とが可能となっている。
【０２４８】このような半導体基板１上には、層間絶縁
膜４９が堆積されており、これによってメモリセル４８
が被覆されている。この層間絶縁膜４９は、例えばＳｉ
Ｏ2等からなり、その上面には第１層配線５０が形成さ
れている。この第１層配線５０は、層間絶縁膜４９に穿
孔された接続孔５１を通じてメモリセル４８の半導体領
域４８ａと電気的に接続されている。なお、第１層配線
５０は、前記実施の形態１の第１層配線と同様の導体膜
によって形成されている。
膜４９が堆積されており、これによってメモリセル４８
が被覆されている。この層間絶縁膜４９は、例えばＳｉ
Ｏ2等からなり、その上面には第１層配線５０が形成さ
れている。この第１層配線５０は、層間絶縁膜４９に穿
孔された接続孔５１を通じてメモリセル４８の半導体領
域４８ａと電気的に接続されている。なお、第１層配線
５０は、前記実施の形態１の第１層配線と同様の導体膜
によって形成されている。
【０２４９】この接続孔５１は、その形成に際して、サ
イドウォール９をエッチングストッパとして自己整合的
に形成されている。これにより、接続孔５１の形成位置
が多少ずれてしまい、その接続孔５１のパターンが平面
的に制御ゲート電極４８ｃｇに重なったとしても、接続
孔５１からは制御ゲート電極４８ｃｇが露出するような
ことがない。このため、接続孔５１の形成時における合
わせ余裕を小さくすることができる。したがって、本実
施の形態４においては、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）の信頼性を損なうことなく、そのメモリセル４８の
微細化が可能となる。
イドウォール９をエッチングストッパとして自己整合的
に形成されている。これにより、接続孔５１の形成位置
が多少ずれてしまい、その接続孔５１のパターンが平面
的に制御ゲート電極４８ｃｇに重なったとしても、接続
孔５１からは制御ゲート電極４８ｃｇが露出するような
ことがない。このため、接続孔５１の形成時における合
わせ余裕を小さくすることができる。したがって、本実
施の形態４においては、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）の信頼性を損なうことなく、そのメモリセル４８の
微細化が可能となる。
【０２５０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０２５１】例えば前記実施の形態１〜４においては、
メモリセル選択用ＭＯＳ・ＦＥＴおよび半導体基板上の
ＭＯＳ・ＦＥＴのゲート電極をポリシリコン膜上に金属
膜を積み重ねてなる構造とした場合について説明した
が、これに限定されるものではなく、例えば低抵抗ポリ
シリコンの単体膜またはポリシリコン膜上にタングステ
ンシリサイド等のようなシリサイド膜を積み重ねてなる
構造としても良い。
メモリセル選択用ＭＯＳ・ＦＥＴおよび半導体基板上の
ＭＯＳ・ＦＥＴのゲート電極をポリシリコン膜上に金属
膜を積み重ねてなる構造とした場合について説明した
が、これに限定されるものではなく、例えば低抵抗ポリ
シリコンの単体膜またはポリシリコン膜上にタングステ
ンシリサイド等のようなシリサイド膜を積み重ねてなる
構造としても良い。
【０２５２】また、前記実施の形態１〜４においては、
ビット線の上層に情報蓄積用容量素子を設けた場合につ
いて説明したが、これに限定されるものではなく、ビッ
ト線の下層に情報蓄積用容量素子を設ける構造としても
良い。
ビット線の上層に情報蓄積用容量素子を設けた場合につ
いて説明したが、これに限定されるものではなく、ビッ
ト線の下層に情報蓄積用容量素子を設ける構造としても
良い。
【０２５３】また、前記実施の形態１〜４においては、
情報蓄積用容量素子をクラウン形状とした場合について
説明したが、これに限定されるものではなく、例えばフ
ィン形状等でも良い。
情報蓄積用容量素子をクラウン形状とした場合について
説明したが、これに限定されるものではなく、例えばフ
ィン形状等でも良い。
【０２５４】また、前記実施の形態１〜５においては、
半導体基板としてＳｉ単結晶単体からなる基板を用いた
場合について説明したが、これに限定されるものではな
く、例えば絶縁膜上に薄い半導体層を設けてなるＳＯＩ
（Silicon On Insulator）基板を用いても良い。
半導体基板としてＳｉ単結晶単体からなる基板を用いた
場合について説明したが、これに限定されるものではな
く、例えば絶縁膜上に薄い半導体層を設けてなるＳＯＩ
（Silicon On Insulator）基板を用いても良い。
【０２５５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０２５６】(1).本発明の半導体集積回路装置によれ
ば、メモリセル選択用ＭＩＳトランジスタのゲート電極
の側面にリーク電流防止用の側壁絶縁膜を設けたことに
より、接続孔を自己整合的に形成するのに用いる窒化物
系絶縁膜がゲート電極の側面に直接接触しない構造とす
ることができるので、その窒化物系絶縁膜がゲート電極
に直接接触した場合にゲート電極の側面から半導体基板
側にリーク電流が流れてしまうのを防止することが可能
となる。
ば、メモリセル選択用ＭＩＳトランジスタのゲート電極
の側面にリーク電流防止用の側壁絶縁膜を設けたことに
より、接続孔を自己整合的に形成するのに用いる窒化物
系絶縁膜がゲート電極の側面に直接接触しない構造とす
ることができるので、その窒化物系絶縁膜がゲート電極
に直接接触した場合にゲート電極の側面から半導体基板
側にリーク電流が流れてしまうのを防止することが可能
となる。
【０２５７】(2).上記(1) により、メモリセル選択用Ｍ
ＩＳトランジスタの信頼性を損なうことなく、ＤＲＡＭ
のメモリセルのサイズを縮小することが可能となる。し
たがって、ＤＲＡＭを機能の向上およびコスト低減を推
進することが可能となる。
ＩＳトランジスタの信頼性を損なうことなく、ＤＲＡＭ
のメモリセルのサイズを縮小することが可能となる。し
たがって、ＤＲＡＭを機能の向上およびコスト低減を推
進することが可能となる。
【０２５８】(3).本発明の半導体集積回路装置によれ
ば、メモリセル選択用ＭＩＳトランジスタのゲート電極
を低抵抗多結晶シリコン上にバリア導体膜を介して金属
膜を積み重ねた構造とすることにより、当該ゲート電
極、すなわち、ワード線の配線抵抗を大幅に低減するこ
とが可能となる。
ば、メモリセル選択用ＭＩＳトランジスタのゲート電極
を低抵抗多結晶シリコン上にバリア導体膜を介して金属
膜を積み重ねた構造とすることにより、当該ゲート電
極、すなわち、ワード線の配線抵抗を大幅に低減するこ
とが可能となる。
【０２５９】(4).上記(3) により、ＤＲＡＭの動作速度
を向上させることが可能となる。
を向上させることが可能となる。
【０２６０】(5).上記(3) により、ワード線に接続可能
なメモリセルの数を増加させることができるので、ＤＲ
ＡＭを有する半導体チップのサイズを縮小することが可
能となる。したがって、ＤＲＡＭのコスト低減を推進す
ることが可能となる。
なメモリセルの数を増加させることができるので、ＤＲ
ＡＭを有する半導体チップのサイズを縮小することが可
能となる。したがって、ＤＲＡＭのコスト低減を推進す
ることが可能となる。
【０２６１】(6).本発明の半導体集積回路装置によれ
ば、ゲート電極のバリア導体膜を、酸化耐性が高く、ゲ
ート絶縁膜の耐圧確保が可能であり、かつ、酸化による
抵抗増大がほとんどない窒化タングステンとしたことに
より、ＤＲＡＭの信頼性および動作速度を向上させるこ
とが可能となる。
ば、ゲート電極のバリア導体膜を、酸化耐性が高く、ゲ
ート絶縁膜の耐圧確保が可能であり、かつ、酸化による
抵抗増大がほとんどない窒化タングステンとしたことに
より、ＤＲＡＭの信頼性および動作速度を向上させるこ
とが可能となる。
【０２６２】(7).本発明の半導体集積回路装置の製造方
法によれば、低抵抗多結晶シリコン膜上にバリア導体膜
を介して金属膜を積み重ねてなるゲート電極の側面にリ
ーク電流防止用の側壁絶縁膜を形成した後、接続孔を自
己整合的に形成するのに用いる窒化物系絶縁膜を堆積す
ることにより、その窒化物系絶縁膜の堆積工程に際して
ゲート電極の側面が露出している場合にゲート電極を構
成するバリア導体膜や金属膜が酸化してしまうのを防止
することが可能となる。
法によれば、低抵抗多結晶シリコン膜上にバリア導体膜
を介して金属膜を積み重ねてなるゲート電極の側面にリ
ーク電流防止用の側壁絶縁膜を形成した後、接続孔を自
己整合的に形成するのに用いる窒化物系絶縁膜を堆積す
ることにより、その窒化物系絶縁膜の堆積工程に際して
ゲート電極の側面が露出している場合にゲート電極を構
成するバリア導体膜や金属膜が酸化してしまうのを防止
することが可能となる。
【０２６３】(8).本発明の半導体集積回路装置の製造方
法によれば、リーク電流防止用の側壁絶縁膜をテトラエ
トキシシランガスとオゾンガスとをソースガスとして用
いたＣＶＤ法によって形成する場合に、テトラエトキシ
シランガスを流してからオゾンガスを反応させることに
より、ゲート電極が低抵抗多結晶シリコン膜上にバリア
導体膜を介して金属膜を積み重ねてなる構造の場合にそ
のバリア導体膜や金属膜がリーク電流防止用の側壁絶縁
膜の形成工程によって酸化してしまうのを防止すること
が可能となる。
法によれば、リーク電流防止用の側壁絶縁膜をテトラエ
トキシシランガスとオゾンガスとをソースガスとして用
いたＣＶＤ法によって形成する場合に、テトラエトキシ
シランガスを流してからオゾンガスを反応させることに
より、ゲート電極が低抵抗多結晶シリコン膜上にバリア
導体膜を介して金属膜を積み重ねてなる構造の場合にそ
のバリア導体膜や金属膜がリーク電流防止用の側壁絶縁
膜の形成工程によって酸化してしまうのを防止すること
が可能となる。
【０２６４】(9).上記(7) または(8) により、ゲート電
極の構成部の酸化に起因する抵抗増大をすることができ
るので、低抵抗多結晶シリコン膜上にバリア導体膜を介
して金属膜を積み重ねてなるゲート電極を用いた場合に
得られるＤＲＡＭの動作速度の向上を維持することが可
能となる。
極の構成部の酸化に起因する抵抗増大をすることができ
るので、低抵抗多結晶シリコン膜上にバリア導体膜を介
して金属膜を積み重ねてなるゲート電極を用いた場合に
得られるＤＲＡＭの動作速度の向上を維持することが可
能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図２】図１の半導体集積回路装置の拡大断面図であ
る。
る。
【図３】図１の半導体集積回路装置の拡大断面図であ
る。
る。
【図４】図１の半導体集積回路装置の拡大断面図であ
る。
る。
【図５】水蒸気／水素混合ガスを使った酸化還元反応の
平行蒸気圧比の温度依存性を示すグラフ図である。
平行蒸気圧比の温度依存性を示すグラフ図である。
【図６】（ａ）〜（ｃ）はゲート絶縁膜の耐圧を説明す
るためのグラフ図である。
るためのグラフ図である。
【図７】（ａ）〜（ｃ）はゲート電極のバリア金属とし
て窒化チタンを用いた場合のゲート絶縁膜の耐圧を説明
するためのグラフ図である。
て窒化チタンを用いた場合のゲート絶縁膜の耐圧を説明
するためのグラフ図である。
【図８】ゲート電極縦方向抵抗特性を示すグラフ図であ
る。
る。
【図９】ゲート電極のバリア金属として窒化チタンを用
いた場合のゲート電極縦方向抵抗特性を示すグラフ図で
ある。
いた場合のゲート電極縦方向抵抗特性を示すグラフ図で
ある。
【図１０】図５〜図９の結果を纏めて示した説明図であ
る。
る。
【図１１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図３９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図４９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図５０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図５１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図５２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図５３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図５４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図５５】本発明の他の実施の形態である半導体集積回
路装置の回路構成を説明するための説明図である。
路装置の回路構成を説明するための説明図である。
【図５６】図５０の半導体集積回路装置の論理集積回路
部の要部断面図である。
部の要部断面図である。
【図５７】図５６の半導体集積回路装置の拡大断面図で
ある。
ある。
【図５８】図５６の半導体集積回路装置の拡大断面図で
ある。
ある。
【図５９】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
１ 半導体基板 ２ｎｗ 深いｎウエル ３ｐｗm ｐウエル ３ｐｗp ｐウエル ３ｎｗp ｎウエル ３ｐｗa ｐウエル ３ｎｗa ｎウエル ４ 素子分離領域 ４ａ 分離溝 ４ｂ1,４ｂ2 分離用の絶縁膜 ５ａ, ５ｂ 半導体領域 ５ｉ ゲート絶縁膜 ５ｇ ゲート電極 ６ キャップ絶縁膜 ７ 絶縁膜 ８ａ, ８ｂ 半導体領域 ８ａ1,８ｂ1 低濃度領域 ８ａ2,８ｂ2 高濃度領域 ８ｃ シリサイド層 ８ｉ ゲート絶縁膜 ８ｇ ゲート電極 ９ サイドウォール １０ａ, １０ｂ 半導体領域 １０ａ1,１０ｂ1 低濃度領域 １０ａ2,１０ｂ2 高濃度領域 １０ｃ シリサイド層 １０ｉ ゲート絶縁膜 １０ｇ ゲート電極 １１ａ〜１１ｎ 層間絶縁膜 １２ａ, １２ｂ 接続孔 １３ａ, １３ｂ プラグ １４, １４ａ〜１４ｃ 第１層配線 １５ 接続孔 １６ 絶縁膜 １７ 接続孔 １８ 接続孔 １９ プラグ ２０ 開口部 ２１ａ 蓄積電極 ２１ｂ 容量絶縁膜 ２１ｃ プレート電極 ２２, ２２ａ, ２２ｂ 第２層配線 ２３ 接続孔 ２４ 導体膜 ２５, ２５ａ〜２５ｃ 第３層配線 ２６ 接続孔 ２７ 導体膜 ２８ 接続孔 ２９ 導体膜 ３０ パッド膜 ３１ 耐酸化性膜 ３２ａ〜３２ｘ フォトレジスト ３３ 絶縁膜 ３３ａ 絶縁膜 ３４ ポリシリコン膜 ３５ バリア金属膜（バリア導体膜） ３６ 金属膜 ３７ 絶縁膜 ３８ 導体膜 ３９ 導体膜 ４０ 絶縁膜 ４１ ＣＰＵ ４２ メモリ部 ４３ 周辺回路ブロック ４４ 論理集積回路部 ４５ アナログ回路部 ４６ａ, ４６ｂ 半導体領域 ４６ａ1,４６ｂ1 低濃度領域 ４６ａ2,４６ｂ2 高濃度領域 ４６ｃ シリサイド層 ４６ｉ ゲート絶縁膜 ４６ｇ ゲート電極 ４７ａ, ４７ｂ 半導体領域 ４７ａ1,４７ｂ1 低濃度領域 ４７ａ2,４７ｂ2 高濃度領域 ４７ｃ シリサイド層 ４７ｉ ゲート絶縁膜 ４７ｇ ゲート電極 ４８ メモリセル（ＭＩＳトランジスタ構造の集積回路
素子） ４８ａ 半導体領域 ４８ａ1,４８ａ2 半導体領域 ４８ｂ 半導体領域 ４８ｂ1,４８ｂ2 半導体領域 ４８ｉ トンネル絶縁膜 ４８ｆｇ 浮遊ゲート電極 ４８Ｌｉ層間膜 ４８ｃｇ 制御ゲート電極 ４９ 層間絶縁膜 ５０ 第１層配線 Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ キャパシタ（情報蓄積用容量素子） Ｑｐ ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｐa ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｎ ｎチャネル形のＭＯＳ・ＦＥＴ Ｑｎa ｎチャネル形のＭＯＳ・ＦＥＴ ＷＬ ワード線 ＢＬ ビット線 ＳＷ サイドウォール（リーク電流防止用の側壁絶縁
膜）
素子） ４８ａ 半導体領域 ４８ａ1,４８ａ2 半導体領域 ４８ｂ 半導体領域 ４８ｂ1,４８ｂ2 半導体領域 ４８ｉ トンネル絶縁膜 ４８ｆｇ 浮遊ゲート電極 ４８Ｌｉ層間膜 ４８ｃｇ 制御ゲート電極 ４９ 層間絶縁膜 ５０ 第１層配線 Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ キャパシタ（情報蓄積用容量素子） Ｑｐ ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｐa ｐチャネル形のＭＯＳ・ＦＥＴ Ｑｎ ｎチャネル形のＭＯＳ・ＦＥＴ Ｑｎa ｎチャネル形のＭＯＳ・ＦＥＴ ＷＬ ワード線 ＢＬ ビット線 ＳＷ サイドウォール（リーク電流防止用の側壁絶縁
膜）
フロントページの続き (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 山本 直樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (17)
- 【請求項１】 半導体基板主面にＭＩＳトランジスタ構
造の集積回路素子を設けてなる半導体集積回路装置であ
って、（ａ）前記ＭＩＳトランジスタ構造の集積回路素
子におけるゲート電極の側面に接触した状態で形成され
たリーク電流防止用の側壁絶縁膜と、（ｂ）前記ゲート
電極の表面および前記リーク電流防止用の側壁絶縁膜の
表面を被覆する窒化物系絶縁膜と、（ｃ）前記半導体基
板上に前記ＭＩＳトランジスタ構造の集積回路素子を被
覆するように形成された絶縁膜であって、前記窒化物系
絶縁膜に対するエッチング選択比を大きくとれる材料か
らなる層間絶縁膜と、（ｄ）前記層間絶縁膜と前記窒化
物系絶縁膜とのエッチング選択比を大きくした状態での
エッチング処理により、前記層間絶縁膜に前記ＭＩＳト
ランジスタ構造の集積回路素子におけるソース・ドレイ
ン用の半導体領域が露出するように自己整合的に穿孔さ
れた接続孔とを有することを特徴とする半導体集積回路
装置。 - 【請求項２】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭが半導体基板上に設けられた半導体集
積回路装置であって、（ａ）前記メモリセル選択用ＭＩ
Ｓトランジスタを含むＭＩＳトランジスタのゲート電極
の側面に接触した状態で形成されたリーク電流防止用の
側壁絶縁膜と、（ｂ）前記ゲート電極の表面および前記
リーク電流防止用の側壁絶縁膜の表面を被覆する窒化物
系絶縁膜と、（ｃ）前記半導体基板上に前記メモリセル
選択用ＭＩＳトランジスタを含むＭＩＳトランジスタを
被覆するように形成された絶縁膜であって、前記窒化物
系絶縁膜に対するエッチング選択比を大きくとれる材料
からなる層間絶縁膜と、（ｄ）前記層間絶縁膜と前記窒
化物系絶縁膜とのエッチング選択比を大きくした状態で
のエッチング処理により、前記層間絶縁膜に前記メモリ
セル選択用ＭＩＳトランジスタのソース・ドレイン用の
半導体領域が露出するように自己整合的に穿孔された接
続孔とを有することを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記リーク電流防止用の側壁絶縁膜は、
前記ゲート電極の側面を完全に覆うように形成され、か
つ、前記接続孔から露出されない高さで形成されている
ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記リーク電流防止用の側壁絶縁膜が酸
化物系絶縁膜からなることを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置において、前記ゲート電極は、低抵抗多結晶シリコ
ン膜上にバリア導体膜を介して金属膜を積み重ねてなる
ことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、前記バリア導体膜が窒化タングステンからなるこ
とを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１または２記載の半導体集積回路
装置において、前記ゲート電極は、低抵抗多結晶シリコ
ン膜上にシリサイド膜を積み重ねてなることを特徴とす
る半導体集積回路装置。 - 【請求項８】 請求項１または２記載の半導体集積回路
装置において、前記窒化物系絶縁膜は、前記ゲート電極
の上面に形成された窒化シリコンからなるキャップ絶縁
膜と、前記ゲート電極およびキャップ絶縁膜の側面側
に、前記キャップ絶縁膜の側面および前記リーク電流防
止用の側壁絶縁膜の表面を覆うように設けられた窒化シ
リコンからなる側壁絶縁膜とによって構成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項９】 請求項１または２記載の半導体集積回路
装置において、前記窒化物系絶縁膜は、前記ゲート電極
の上面に形成された窒化シリコンからなるキャップ絶縁
膜と、前記半導体基板上に、その半導体基板の主面、前
記リーク電流防止用の側壁絶縁膜の表面および前記キャ
ップ絶縁膜の表面を覆うように設けられた窒化シリコン
からなる被覆絶縁膜とによって構成されていることを特
徴とする半導体集積回路装置。 - 【請求項１０】 半導体基板主面にＭＩＳトランジスタ
構造の集積回路素子を設けてなる半導体集積回路装置の
製造方法であって、（ａ）前記半導体基板主面にゲート
絶縁膜を形成した後、前記ＭＩＳトランジスタ構造の集
積回路素子のゲート電極を形成する工程と、（ｂ）前記
ゲート電極形成後の半導体基板上にリーク電流防止用の
側壁絶縁膜を形成するための絶縁膜を堆積した後、その
絶縁膜をエッチバックすることにより、前記ゲート電極
の側面に接触した状態でリーク電流防止用の側壁絶縁膜
を形成する工程と、（ｃ）前記ゲート電極の表面および
前記リーク電流防止用の側壁絶縁膜の表面を窒化物系絶
縁膜で被覆する工程と、（ｄ）前記窒化物系絶縁膜の被
覆工程後の半導体基板上に窒化物系絶縁膜に対するエッ
チング選択比を大きくとれる材料からなる層間絶縁膜を
堆積する工程と、（ｅ）前記層間絶縁膜と前記窒化物系
絶縁膜とのエッチング選択比を大きくした状態でのエッ
チング処理により、前記層間絶縁膜に前記ＭＩＳトラン
ジスタ構造の集積回路素子におけるソース・ドレイン用
の半導体領域が露出するような接続孔を自己整合的に穿
孔する工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項１１】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭが半導体基板主面に設けられた半導体
集積回路装置の製造方法であって、（ａ）前記半導体基
板主面にゲート絶縁膜を形成した後、前記メモリセル選
択用ＭＩＳトランジスタを含むＭＩＳトランジスタのゲ
ート電極を形成する工程と、（ｂ）前記ゲート電極形成
後の半導体基板上にリーク電流防止用の側壁絶縁膜を形
成するための絶縁膜を堆積した後、その絶縁膜をエッチ
バックすることにより、前記ゲート電極の側面に接触し
た状態でリーク電流防止用の側壁絶縁膜を形成する工程
と、（ｃ）前記ゲート電極の表面および前記リーク電流
防止用の側壁絶縁膜の表面を窒化物系絶縁膜で被覆する
工程と、（ｄ）前記窒化物系絶縁膜の被覆工程後の半導
体基板上に窒化物系絶縁膜に対するエッチング選択比を
大きくとれる材料からなる層間絶縁膜を堆積する工程
と、（ｅ）前記層間絶縁膜と前記窒化物系絶縁膜とのエ
ッチング選択比を大きくした状態でのエッチング処理に
より、前記層間絶縁膜に前記メモリセル選択用ＭＩＳト
ランジスタのソース・ドレイン用の半導体領域が露出す
るような接続孔を自己整合的に穿孔する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項１０または１１記載の半導体集
積回路装置の製造方法において、前記ゲート電極は、前
記ゲート絶縁膜形成後の半導体基板上に、低抵抗多結晶
シリコン膜、バリア導体膜、金属膜および窒化物系絶縁
膜を下層から順に堆積した後、これらの積層膜をパター
ニングすることにより形成することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
の製造方法において、前記バリア導体膜が窒化タングス
テンからなることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１４】 請求項１２または１３記載の半導体集
積回路装置の製造方法において、前記リーク電流防止用
の側壁絶縁膜形成用の絶縁膜を、テトラエトキシシラン
ガスとオゾンガスとをソースガスとして用いたＣＶＤ法
により形成する際に、前記テトラエトキシシランガスを
流した後、オゾンガスを反応させることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項１５】 請求項１０または１１記載の半導体集
積回路装置の製造方法において、前記窒化物系絶縁膜の
被覆工程は、（ａ）前記ゲート絶縁膜形成後の半導体基
板上に、ゲート電極形成用の導体膜および窒化シリコン
からなる絶縁膜を下層から順に堆積した後、その導体膜
および絶縁膜をパターニングすることにより、ゲート電
極を形成するとともに、その上面に窒化シリコンからな
るキャップ絶縁膜を形成する工程と、（ｂ）前記ゲート
電極の側面に前記リーク電流防止用の側壁絶縁膜を形成
した後の半導体基板上に、その半導体基板の主面、前記
リーク電流防止用の側壁絶縁膜の表面およびキャップ絶
縁膜の表面を覆うように窒化シリコンからなる被覆絶縁
膜を堆積した後、その被覆絶縁膜をエッチバックするこ
とにより、前記ゲート電極およびキャップ絶縁膜の側面
側に、前記キャップ絶縁膜の側面および前記リーク電流
防止用の側壁絶縁膜の表面を覆う窒化シリコンからなる
側壁絶縁膜を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１６】 請求項１０または１１記載の半導体
集積回路装置の製造方法において、前記窒化物系絶縁膜
の被覆工程は、（ａ）前記ゲート絶縁膜形成後の半導体
基板上に、ゲート電極形成用の導体膜および窒化シリコ
ンからなる絶縁膜を下層から順に堆積した後、その導体
膜および絶縁膜をパターニングすることにより、ゲート
電極を形成するとともに、その上面に窒化シリコンから
なるキャップ絶縁膜を形成する工程と、（ｂ）前記ゲー
ト電極の側面に前記リーク電流防止用の側壁絶縁膜を形
成した後の半導体基板上に、その半導体基板の主面、前
記リーク電流防止用の側壁絶縁膜の表面およびキャップ
絶縁膜の表面を覆うように窒化シリコンからなる被覆絶
縁膜を堆積する工程とを有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項１７】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭが半導体基板主面に設けられた半導体
集積回路装置の製造方法であって、（ａ）前記半導体基
板主面にゲート絶縁膜を形成する工程と、（ｂ）前記ゲ
ート絶縁膜を形成した後の半導体基板上に、低抵抗多結
晶シリコン膜、バリア導体膜、金属膜および窒化シリコ
ンからなる絶縁膜を堆積した後、これらの積層膜をパタ
ーニングすることにより、前記メモリセル選択用ＭＩＳ
トランジスタを含むＭＩＳトランジスタのゲート電極お
よびその上面に窒化シリコンからなるキャップ絶縁膜を
形成する工程と、（ｃ）前記ゲート電極形成後の半導体
基板に対して絶縁膜修復用の酸化処理を施す工程と、
（ｄ）前記絶縁膜修復用の酸化処理後の半導体基板上に
リーク電流防止用の側壁絶縁膜形成用の絶縁膜を堆積し
た後、その絶縁膜をエッチバックすることにより、前記
ゲート電極の側面に接触した状態でリーク電流防止用の
側壁絶縁膜を形成する工程と、（ｅ）前記リーク電流防
止用の側壁絶縁膜を形成した後の半導体基板上に、窒化
シリコンからなる被覆絶縁膜を堆積する工程と、（ｆ）
前記被覆絶縁膜上において、前記ＤＲＡＭのメモリセル
領域にマスク膜を形成した状態でエッチバック処理を施
すことにより、前記ＤＲＡＭのメモリセル領域において
は、前記半導体基板の主面、リーク電流防止用の側壁絶
縁膜の表面およびキャップ絶縁膜の表面を被覆する被覆
絶縁膜を形成するとともに、前記ＤＲＡＭのメモリセル
領域以外においては、前記ゲート電極およびキャップ絶
縁膜の側面側に、前記キャップ絶縁膜の側面およびリー
ク電流防止用の側壁絶縁膜の表面を覆う側壁絶縁膜を形
成する工程と、（ｇ）前記窒化シリコンからなる被覆絶
縁膜の被覆工程後の半導体基板上に窒化シリコンに対す
るエッチング選択比を大きくとれる材料からなる層間絶
縁膜を堆積する工程と、（ｈ）前記層間絶縁膜と前記窒
化シリコンとのエッチング選択比を大きくした状態での
エッチング処理により、前記層間絶縁膜に前記メモリセ
ル選択用ＭＩＳトランジスタのソース・ドレイン用の半
導体領域が露出するような接続孔を自己整合的に穿孔す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173366A JPH1126714A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173366A JPH1126714A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126714A true JPH1126714A (ja) | 1999-01-29 |
Family
ID=15959074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173366A Pending JPH1126714A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642585B2 (en) | 1998-10-08 | 2003-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode of stacked structure including polysilicon layer and metal layer and method of manufacturing the same |
| KR101486426B1 (ko) * | 2009-01-30 | 2015-01-26 | 삼성전자주식회사 | 스택형 로드리스 반도체 메모리 소자 |
-
1997
- 1997-06-30 JP JP9173366A patent/JPH1126714A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642585B2 (en) | 1998-10-08 | 2003-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode of stacked structure including polysilicon layer and metal layer and method of manufacturing the same |
| US6897534B2 (en) | 1998-10-08 | 2005-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode of stacked structure including polysilicon layer and metal layer and method of manufacturing the same |
| KR101486426B1 (ko) * | 2009-01-30 | 2015-01-26 | 삼성전자주식회사 | 스택형 로드리스 반도체 메모리 소자 |
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