JPH1127129A - プログラマブルバッファ回路 - Google Patents
プログラマブルバッファ回路Info
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- JPH1127129A JPH1127129A JP9177939A JP17793997A JPH1127129A JP H1127129 A JPH1127129 A JP H1127129A JP 9177939 A JP9177939 A JP 9177939A JP 17793997 A JP17793997 A JP 17793997A JP H1127129 A JPH1127129 A JP H1127129A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】より少ない素子数で構成されたプログラマブル
バッファ回路を提供する。 【解決手段】外部チップイネーブル端子１及び選択信号
発生回路１８を入力とするノア回路５を設け、ノア回路
５の出力を回路部１６、１７に共通に供給する。回路部
１６は、電源端子間に直列接続されたトランジスタ７、
スイッチ素子８及び９、トランジスタ１０からなり、回
路部１７は、インバータ回路６と、電源端子間に直列接
続されたトランジスタ１１、スイッチ素子１２及び１
３、トランジスタ１４からなる。スイッチ素子８及び９
の接続点、スイッチ素子１２及び１３の接続点はともに
内部チップイネーブル端子１５に接続される。
バッファ回路を提供する。 【解決手段】外部チップイネーブル端子１及び選択信号
発生回路１８を入力とするノア回路５を設け、ノア回路
５の出力を回路部１６、１７に共通に供給する。回路部
１６は、電源端子間に直列接続されたトランジスタ７、
スイッチ素子８及び９、トランジスタ１０からなり、回
路部１７は、インバータ回路６と、電源端子間に直列接
続されたトランジスタ１１、スイッチ素子１２及び１
３、トランジスタ１４からなる。スイッチ素子８及び９
の接続点、スイッチ素子１２及び１３の接続点はともに
内部チップイネーブル端子１５に接続される。
Description
【発明の属する技術分野】本発明は制御信号を受けるバ
ッファ回路に関し、特に半導体メモリ等の半導体装置へ
の適用が好適なプログラマブルバッファ回路に関する。
ッファ回路に関し、特に半導体メモリ等の半導体装置へ
の適用が好適なプログラマブルバッファ回路に関する。
【０００１】
【従来の技術】一般に、マイクロプロセッサやダイナミ
ック・ランダム・アクセスメモリ（ＤＲＡＭ）、マスク
ＲＯＭ等の半導体装置は、いずれも装置外部への信号の
出力、及び装置外部からの信号の入力のために各種信号
ピンが多数設けられている。これら信号ピンには、デー
タを入出力するものやアドレスを入出力するものの他
に、通常、制御信号を受ける制御信号ピンがあり、かか
るピンに供給される制御信号によりその半導体装置を活
性化又は非活性化させたり、その半導体装置がもつ複数
の動作モードを選択すること等が行われる。上述したマ
スクＲＯＭを例に挙げれば、通常マスクＲＯＭにはチッ
プイネーブル端子（ＣＥ端子）が設けられており、チッ
プ外部からＣＥ端子に供給されるチップイネーブル信号
（ＣＥ信号）に基づき、チップを活性状態とするか非活
性状態とするかを制御できるようになっている。つま
り、これがローレベルであれば活性、ハイレベルであれ
ば非活性の如くである（ローアクティブ）。
ック・ランダム・アクセスメモリ（ＤＲＡＭ）、マスク
ＲＯＭ等の半導体装置は、いずれも装置外部への信号の
出力、及び装置外部からの信号の入力のために各種信号
ピンが多数設けられている。これら信号ピンには、デー
タを入出力するものやアドレスを入出力するものの他
に、通常、制御信号を受ける制御信号ピンがあり、かか
るピンに供給される制御信号によりその半導体装置を活
性化又は非活性化させたり、その半導体装置がもつ複数
の動作モードを選択すること等が行われる。上述したマ
スクＲＯＭを例に挙げれば、通常マスクＲＯＭにはチッ
プイネーブル端子（ＣＥ端子）が設けられており、チッ
プ外部からＣＥ端子に供給されるチップイネーブル信号
（ＣＥ信号）に基づき、チップを活性状態とするか非活
性状態とするかを制御できるようになっている。つま
り、これがローレベルであれば活性、ハイレベルであれ
ば非活性の如くである（ローアクティブ）。
【０００２】しかしながら、このような制御端子に入力
される信号は、ユーザの要求によりローレベルであれば
活性、ハイレベルであれば非活性という場合（ローアク
ティブ）もあれば、逆の場合（ハイアクティブ）もあ
る。このような要求に対し、メーカがローアクティブの
製品とハイアクティブの製品を別々に製造することは、
いたずらに製品の多品種化をもたらし、その結果製造コ
ストが増大するため経済的に好ましくない。
される信号は、ユーザの要求によりローレベルであれば
活性、ハイレベルであれば非活性という場合（ローアク
ティブ）もあれば、逆の場合（ハイアクティブ）もあ
る。このような要求に対し、メーカがローアクティブの
製品とハイアクティブの製品を別々に製造することは、
いたずらに製品の多品種化をもたらし、その結果製造コ
ストが増大するため経済的に好ましくない。
【０００３】かかる観点から、チップ内部にプログラマ
ブルバッファ回路を設け、これをプログラムすることに
より、ローアクティブ若しくはハイアクティブのいずれ
にも使用可能とする技術が一般に知られている。かかる
技術は、例えば特開昭６１−９０１７号公報に記載され
ている。
ブルバッファ回路を設け、これをプログラムすることに
より、ローアクティブ若しくはハイアクティブのいずれ
にも使用可能とする技術が一般に知られている。かかる
技術は、例えば特開昭６１−９０１７号公報に記載され
ている。
【０００４】次に、かかる従来のプログラマブルバッフ
ァ回路について説明する。図６は、半導体メモリチップ
に適用される従来のプログラマブルバッファ回路を示す
図である。図において５０は、外部からチップイネーブ
ル信号が供給される外部チップイネーブル端子であり、
５１は内部回路（メモリセルアレイ、制御回路等）に内
部チップイネーブル信号を供給する内部チップイネーブ
ル端子である。
ァ回路について説明する。図６は、半導体メモリチップ
に適用される従来のプログラマブルバッファ回路を示す
図である。図において５０は、外部からチップイネーブ
ル信号が供給される外部チップイネーブル端子であり、
５１は内部回路（メモリセルアレイ、制御回路等）に内
部チップイネーブル信号を供給する内部チップイネーブ
ル端子である。
【０００５】図に示すように、外部チップイネーブル端
子５０と内部チップイネーブル端子５１との間はノア回
路５２及びエクスクルーシブオア回路５３が接続されて
おり、ノア回路５２には選択信号５６、エクスクルーシ
ブオア回路５３には選択信号５７が供給されている。か
かる選択信号５６は、選択信号発生回路５４より供給さ
れ、選択信号５７は、選択信号発生回路５５より供給さ
れる。選択信号発生回路５４、５６内にあるスイッチ
は、選択信号５６、５７の論理レベルを決定するための
スイッチであり、ユーザの要求により導通又は非導通に
設定される。
子５０と内部チップイネーブル端子５１との間はノア回
路５２及びエクスクルーシブオア回路５３が接続されて
おり、ノア回路５２には選択信号５６、エクスクルーシ
ブオア回路５３には選択信号５７が供給されている。か
かる選択信号５６は、選択信号発生回路５４より供給さ
れ、選択信号５７は、選択信号発生回路５５より供給さ
れる。選択信号発生回路５４、５６内にあるスイッチ
は、選択信号５６、５７の論理レベルを決定するための
スイッチであり、ユーザの要求により導通又は非導通に
設定される。
【０００６】かかる従来のプログラマブルバッファ回路
の動作について説明する。まず、本半導体メモリがロー
アクティブ品、すなわち内部チップイネーブル端子５１
がローレベルである場合に活性状態となる半導体メモリ
であるとし、ユーザの要求もローアクティブであれば、
選択信号５６がローレベル、選択信号５７がハイレベル
となるよう、選択信号発生回路５４、５６内のスイッチ
を設定すればよい。これにより、内部チップイネーブル
端子５１に現れる信号の論理レベルは、外部チップイネ
ーブル端子５０に供給される信号と同相となり、ユーザ
の要求を満たす。
の動作について説明する。まず、本半導体メモリがロー
アクティブ品、すなわち内部チップイネーブル端子５１
がローレベルである場合に活性状態となる半導体メモリ
であるとし、ユーザの要求もローアクティブであれば、
選択信号５６がローレベル、選択信号５７がハイレベル
となるよう、選択信号発生回路５４、５６内のスイッチ
を設定すればよい。これにより、内部チップイネーブル
端子５１に現れる信号の論理レベルは、外部チップイネ
ーブル端子５０に供給される信号と同相となり、ユーザ
の要求を満たす。
【０００７】逆に、ユーザの要求がハイアクティブであ
れば、選択信号５６、５７がともにローレベルとなるよ
う、選択信号発生回路５４、５６内のスイッチを設定す
れば、内部チップイネーブル端子５１に現れる信号の論
理レベルは、外部チップイネーブル端子５０に供給され
る信号と逆相となり、ユーザの要求を満たす。
れば、選択信号５６、５７がともにローレベルとなるよ
う、選択信号発生回路５４、５６内のスイッチを設定す
れば、内部チップイネーブル端子５１に現れる信号の論
理レベルは、外部チップイネーブル端子５０に供給され
る信号と逆相となり、ユーザの要求を満たす。
【０００８】一方、ユーザの要求がドントケア、すなわ
ち外部チップイネーブル端子５０に供給される信号の論
理レベルに関わらずアクティブとなるものが要求される
場合は、選択信号５６がハイレベル、選択信号５７がロ
ーレベルとなるよう、選択信号発生回路５４、５６内の
スイッチを設定すれば、内部チップイネーブル端子５１
に現れる信号の論理レベルは、外部チップイネーブル端
子５０に供給される信号の論理レベルとは関係なく常に
ローレベルとなり、ユーザの要求を満たす。
ち外部チップイネーブル端子５０に供給される信号の論
理レベルに関わらずアクティブとなるものが要求される
場合は、選択信号５６がハイレベル、選択信号５７がロ
ーレベルとなるよう、選択信号発生回路５４、５６内の
スイッチを設定すれば、内部チップイネーブル端子５１
に現れる信号の論理レベルは、外部チップイネーブル端
子５０に供給される信号の論理レベルとは関係なく常に
ローレベルとなり、ユーザの要求を満たす。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のプログラマブルバッファ回路は比較的多くの素
子を必要とし、そのためかかる回路により多くのチップ
面積が占有されるという問題があった。
た従来のプログラマブルバッファ回路は比較的多くの素
子を必要とし、そのためかかる回路により多くのチップ
面積が占有されるという問題があった。
【００１０】すなわち、図６に示したプログラマブルバ
ッファ回路には、ノア回路５２及びエクスクルーシブオ
ア回路５３が必要であるが、これら回路は図７及び図８
に示すとおり、多くの素子により構成され、特にエクス
クルーシブオア回路は１４個のトランジスタを必要とす
る。尚、図７はノア回路５２をトランジスタレベルで表
した図、図８はエクスクルーシブオア回路５３をトラン
ジスタレベルで表した図である。
ッファ回路には、ノア回路５２及びエクスクルーシブオ
ア回路５３が必要であるが、これら回路は図７及び図８
に示すとおり、多くの素子により構成され、特にエクス
クルーシブオア回路は１４個のトランジスタを必要とす
る。尚、図７はノア回路５２をトランジスタレベルで表
した図、図８はエクスクルーシブオア回路５３をトラン
ジスタレベルで表した図である。
【００１１】これら図から、かかるプログラマブルバッ
ファ回路には合計１８個のトランジスタが必要であるこ
とが分かる。しかも、この他に選択信号発生回路５４、
５６を構成するスイッチ素子が必要であるので、これら
を形成するための領域は、比較的大きなものとなってい
た。
ファ回路には合計１８個のトランジスタが必要であるこ
とが分かる。しかも、この他に選択信号発生回路５４、
５６を構成するスイッチ素子が必要であるので、これら
を形成するための領域は、比較的大きなものとなってい
た。
【００１２】したがって、本発明はより少ない素子数に
より構成されるプログラマブルバッファ回路を提供し、
これによってプログラマブルバッファ回路が占有するチ
ップ面積を最小限に止め、高集積化に寄与することを目
的とする。
より構成されるプログラマブルバッファ回路を提供し、
これによってプログラマブルバッファ回路が占有するチ
ップ面積を最小限に止め、高集積化に寄与することを目
的とする。
【００１３】
【課題を解決するための手段】本発明によるプログラマ
ブルバッファ回路は、入力端子と、出力端子と、第１、
第２の入力端及び出力端を有し前記第１の入力端が前記
入力端子に接続された論理ゲート回路と、第１若しくは
第２の論理レベルの選択信号を発生しこれを前記論理ゲ
ート回路の前記第２の入力端に供給する選択信号発生回
路と、それぞれ入力端及び出力端を有するトライステー
トインバータ回路及びトライステートバッファ回路とを
有し、前記トライステートインバータ回路及びトライス
テートバッファ回路の入力端はともに前記論理ゲート回
路の前記出力端に接続され、前記トライステートインバ
ータ回路及びトライステートバッファ回路の出力端はと
もに前記出力端子に接続されていることを特徴とする。
ブルバッファ回路は、入力端子と、出力端子と、第１、
第２の入力端及び出力端を有し前記第１の入力端が前記
入力端子に接続された論理ゲート回路と、第１若しくは
第２の論理レベルの選択信号を発生しこれを前記論理ゲ
ート回路の前記第２の入力端に供給する選択信号発生回
路と、それぞれ入力端及び出力端を有するトライステー
トインバータ回路及びトライステートバッファ回路とを
有し、前記トライステートインバータ回路及びトライス
テートバッファ回路の入力端はともに前記論理ゲート回
路の前記出力端に接続され、前記トライステートインバ
ータ回路及びトライステートバッファ回路の出力端はと
もに前記出力端子に接続されていることを特徴とする。
【００１４】これにより、より少ない素子数でプログラ
マブルバッファ回路を構成することができる。
マブルバッファ回路を構成することができる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１６】図１は、本発明の一実施形態によるプログ
ラマブルバッファ回路１００を示す図であり、マイクロ
プロセッサ、ＤＲＡＭ、マスクＲＯＭ等、種々の半導体
装置に適用可能である。
ラマブルバッファ回路１００を示す図であり、マイクロ
プロセッサ、ＤＲＡＭ、マスクＲＯＭ等、種々の半導体
装置に適用可能である。
【００１７】図に示すように、プログラマブルバッファ
回路１００は、ノア回路５、選択信号発生回路１８、回
路部１６及び１７により構成され、チップ外部から外部
チップイネーブル端子１に供給されるチップイネーブル
信号を、ユーザの要求に応じて、内部チップイネーブル
端子１５に供給する回路である。内部チップイネーブル
端子１５に供給される内部チップイネーブル信号は、チ
ップの内部回路、例えばタイミングジェネレータ等に供
給される。尚、プログラマブルバッファ回路１００は、
チップイネーブル信号に限定されず、各種制御信号、例
えばライトイネーブル信号やアウトプットイネーブル信
号等であってもよく、本発明は様々な制御信号に対して
適用可能である。
回路１００は、ノア回路５、選択信号発生回路１８、回
路部１６及び１７により構成され、チップ外部から外部
チップイネーブル端子１に供給されるチップイネーブル
信号を、ユーザの要求に応じて、内部チップイネーブル
端子１５に供給する回路である。内部チップイネーブル
端子１５に供給される内部チップイネーブル信号は、チ
ップの内部回路、例えばタイミングジェネレータ等に供
給される。尚、プログラマブルバッファ回路１００は、
チップイネーブル信号に限定されず、各種制御信号、例
えばライトイネーブル信号やアウトプットイネーブル信
号等であってもよく、本発明は様々な制御信号に対して
適用可能である。
【００１８】選択信号発生回路１８は、図のように電源
端子間に直列に接続されたスイッチ素子２及び３からな
り、これらスイッチ素子２及び３の接続点において選択
信号４を発生する。選択信号４はノア回路５の一方の入
力端に接続されており、他方の入力端には外部チップイ
ネーブル端子１より供給される外部チップイネーブル信
号が供給される。ノア回路５の具体的な回路構成は図７
に示したとおりである。ノア回路５の出力は、回路部１
６及び１７に共通に供給されている。
端子間に直列に接続されたスイッチ素子２及び３からな
り、これらスイッチ素子２及び３の接続点において選択
信号４を発生する。選択信号４はノア回路５の一方の入
力端に接続されており、他方の入力端には外部チップイ
ネーブル端子１より供給される外部チップイネーブル信
号が供給される。ノア回路５の具体的な回路構成は図７
に示したとおりである。ノア回路５の出力は、回路部１
６及び１７に共通に供給されている。
【００１９】回路部１６は、図のように電源端子間に直
列に接続されたＰチャンネルＭＯＳトランジスタ７、ス
イッチ素子８及び９、ＮチャンネルＭＯＳトランジスタ
１０からなり、これらトランジスタ７及び１０のゲート
にはノア回路５の出力が供給される。また、スイッチ素
子８及び９の接続点は内部チップイネーブル端子１５に
接続されている。
列に接続されたＰチャンネルＭＯＳトランジスタ７、ス
イッチ素子８及び９、ＮチャンネルＭＯＳトランジスタ
１０からなり、これらトランジスタ７及び１０のゲート
にはノア回路５の出力が供給される。また、スイッチ素
子８及び９の接続点は内部チップイネーブル端子１５に
接続されている。
【００２０】一方、回路部１７は、インバータ回路６
と、電源端子間に直列に接続されたＰチャンネルＭＯＳ
トランジスタ１１、スイッチ素子１２及び１３、Ｎチャ
ンネルＭＯＳトランジスタ１４とからなり、インバータ
回路６の入力にはノア回路５の出力が供給され、インバ
ータ回路６の出力はトランジスタ１１及び１４のゲート
に共通に供給される。また、スイッチ素子１２及び１３
の接続点は内部チップイネーブル端子１５に接続されて
いる。
と、電源端子間に直列に接続されたＰチャンネルＭＯＳ
トランジスタ１１、スイッチ素子１２及び１３、Ｎチャ
ンネルＭＯＳトランジスタ１４とからなり、インバータ
回路６の入力にはノア回路５の出力が供給され、インバ
ータ回路６の出力はトランジスタ１１及び１４のゲート
に共通に供給される。また、スイッチ素子１２及び１３
の接続点は内部チップイネーブル端子１５に接続されて
いる。
【００２１】尚、特に限定されないが、スイッチ素子
は、図３に示すようにゲート・ソース間が短絡されたＮ
チャンネルＭＯＳトランジスタ１９により構成すること
が可能である。この場合、チャネル領域へのイオン注入
量の設定により、ソース・ドレイン間の導通・非導通を
設定することができる。すなわち、イオン注入によるし
きい値の設定により、かかるトランジスタをエンハンス
メント型とすれば、ゲート・ソース間の短絡によりこれ
がオンすることがないので、非導通状態に設定されたス
イッチ素子として機能し、逆にイオン注入によるしきい
値の設定によりデプレション型とすれば、ゲート・ソー
ス間の短絡により常にオンしているので、導通状態に設
定されたスイッチ素子として機能することになる。
は、図３に示すようにゲート・ソース間が短絡されたＮ
チャンネルＭＯＳトランジスタ１９により構成すること
が可能である。この場合、チャネル領域へのイオン注入
量の設定により、ソース・ドレイン間の導通・非導通を
設定することができる。すなわち、イオン注入によるし
きい値の設定により、かかるトランジスタをエンハンス
メント型とすれば、ゲート・ソース間の短絡によりこれ
がオンすることがないので、非導通状態に設定されたス
イッチ素子として機能し、逆にイオン注入によるしきい
値の設定によりデプレション型とすれば、ゲート・ソー
ス間の短絡により常にオンしているので、導通状態に設
定されたスイッチ素子として機能することになる。
【００２２】例として、スイッチ素子をトランジスタに
より構成した場合における選択信号発生回路１８の回路
構成を図４に示す。
より構成した場合における選択信号発生回路１８の回路
構成を図４に示す。
【００２３】尚、スイッチ素子としてのトランジスタ１
９等は、他のトランジスタ７、８等のトランジスタサイ
ズよりも小さく設計することが可能である。
９等は、他のトランジスタ７、８等のトランジスタサイ
ズよりも小さく設計することが可能である。
【００２４】次に、本実施例によるプログラマブルバッ
ファ回路１００の動作につき、図２を用いて説明する。
以下、内部チップイネーブル端子１５に接続される内部
回路がローアクティブであるものとして説明をするが、
本発明がこれに限定されず、ハイアクティブの場合にも
適用可能であることは言うまでもない。
ファ回路１００の動作につき、図２を用いて説明する。
以下、内部チップイネーブル端子１５に接続される内部
回路がローアクティブであるものとして説明をするが、
本発明がこれに限定されず、ハイアクティブの場合にも
適用可能であることは言うまでもない。
【００２５】まず、顧客（ユーザ）の要求がロー選択
（ローアクティブ）である場合は、外部チップイネーブ
ル端子１に供給される信号の論理レベルと、内部チップ
イネーブル端子１５に現れる信号の論理レベルとが同相
であればよい。このため、図２の「ロー選択」の欄に示
した通り、スイッチ素子３、８及び９を導通させる。こ
の場合、選択信号４はローレベルに固定されるので、ノ
ア回路５は外部チップイネーブル端子１の反転信号を出
力することになる。かかるノア回路５の出力は、回路部
１６に供給されるところ、スイッチ素子８及び９が導通
状態となっており、これによって回路部１６が全体とし
てインバータ回路として機能するので、結局、内部チッ
プイネーブル端子１５には外部チップイネーブル端子１
に供給される信号と同相の信号が現れ、ユーザの要求を
満たす。尚、スイッチ素子１２及び１３はともに非導通
なので、回路部１７にいかなる信号が入力されようとも
内部チップイネーブル端子１５へは影響を及ぼさない。
（ローアクティブ）である場合は、外部チップイネーブ
ル端子１に供給される信号の論理レベルと、内部チップ
イネーブル端子１５に現れる信号の論理レベルとが同相
であればよい。このため、図２の「ロー選択」の欄に示
した通り、スイッチ素子３、８及び９を導通させる。こ
の場合、選択信号４はローレベルに固定されるので、ノ
ア回路５は外部チップイネーブル端子１の反転信号を出
力することになる。かかるノア回路５の出力は、回路部
１６に供給されるところ、スイッチ素子８及び９が導通
状態となっており、これによって回路部１６が全体とし
てインバータ回路として機能するので、結局、内部チッ
プイネーブル端子１５には外部チップイネーブル端子１
に供給される信号と同相の信号が現れ、ユーザの要求を
満たす。尚、スイッチ素子１２及び１３はともに非導通
なので、回路部１７にいかなる信号が入力されようとも
内部チップイネーブル端子１５へは影響を及ぼさない。
【００２６】一方、顧客（ユーザ）の要求がハイ選択
（ハイアクティブ）である場合は、外部チップイネーブ
ル端子１に供給される信号の論理レベルと、内部チップ
イネーブル端子１５に現れる信号の論理レベルとが逆相
であればよい。このため、スイッチ素子３、１２及び１
３を導通させる。この場合も、選択信号４はローレベル
に固定されるので、ノア回路５は外部チップイネーブル
端子１の反転信号を出力することになるが、スイッチ素
子１２及び１３が導通状態となっており、これによって
回路部１７が全体としてバッファ回路として機能するの
で、結局、内部チップイネーブル端子１５には外部チッ
プイネーブル端子１に供給される信号と逆相の信号が現
れ、ユーザの要求を満たす。尚、スイッチ素子８及び９
はともに非導通なので、回路部１６にいかなる信号が入
力されようとも内部チップイネーブル端子１５へは影響
を及ぼさない。
（ハイアクティブ）である場合は、外部チップイネーブ
ル端子１に供給される信号の論理レベルと、内部チップ
イネーブル端子１５に現れる信号の論理レベルとが逆相
であればよい。このため、スイッチ素子３、１２及び１
３を導通させる。この場合も、選択信号４はローレベル
に固定されるので、ノア回路５は外部チップイネーブル
端子１の反転信号を出力することになるが、スイッチ素
子１２及び１３が導通状態となっており、これによって
回路部１７が全体としてバッファ回路として機能するの
で、結局、内部チップイネーブル端子１５には外部チッ
プイネーブル端子１に供給される信号と逆相の信号が現
れ、ユーザの要求を満たす。尚、スイッチ素子８及び９
はともに非導通なので、回路部１６にいかなる信号が入
力されようとも内部チップイネーブル端子１５へは影響
を及ぼさない。
【００２７】さらに、顧客（ユーザ）の要求がドントケ
ア、すなわち外部チップイネーブル端子１に供給される
信号の論理レベルに関わらずアクティブとなるものが要
求される場合は、スイッチ素子２、１２及び１３を導通
させる。この場合は、選択信号４がハイレベルに固定さ
れるので、ノア回路５は外部チップイネーブル端子１に
供給される信号の論理レベルに関わらずローレベルを出
力することになる。ここで、スイッチ素子１２及び１３
が導通状態となっており、回路部１７が全体としてバッ
ファ回路として機能しているので、内部チップイネーブ
ル端子１５には常にローレベルの信号が現れ、ユーザの
要求を満たす。尚、スイッチ素子８及び９はともに非導
通なので、回路部１６は内部チップイネーブル端子１５
へ影響を及ぼさない。
ア、すなわち外部チップイネーブル端子１に供給される
信号の論理レベルに関わらずアクティブとなるものが要
求される場合は、スイッチ素子２、１２及び１３を導通
させる。この場合は、選択信号４がハイレベルに固定さ
れるので、ノア回路５は外部チップイネーブル端子１に
供給される信号の論理レベルに関わらずローレベルを出
力することになる。ここで、スイッチ素子１２及び１３
が導通状態となっており、回路部１７が全体としてバッ
ファ回路として機能しているので、内部チップイネーブ
ル端子１５には常にローレベルの信号が現れ、ユーザの
要求を満たす。尚、スイッチ素子８及び９はともに非導
通なので、回路部１６は内部チップイネーブル端子１５
へ影響を及ぼさない。
【００２８】尚、上記ドントケアの場合には、スイッチ
素子２、１２及び１３を導通させているが、スイッチ素
子１２は非導通状態としてもよい。インバータ回路６の
出力がローレベルとなり、トランジスタ１１が導通する
ことがあり得ないからである。しかしながら、スイッチ
素子１２を導通させると、ユーザの要求がハイ選択であ
る場合とドントケアである場合とで、回路部１７内のス
イッチの導通状態が共通となり、したがって設計が容易
となるとともに、回路部１７をトライステートバッファ
として捉えることができるため、ＣＡＤを用いた設計が
容易となる。
素子２、１２及び１３を導通させているが、スイッチ素
子１２は非導通状態としてもよい。インバータ回路６の
出力がローレベルとなり、トランジスタ１１が導通する
ことがあり得ないからである。しかしながら、スイッチ
素子１２を導通させると、ユーザの要求がハイ選択であ
る場合とドントケアである場合とで、回路部１７内のス
イッチの導通状態が共通となり、したがって設計が容易
となるとともに、回路部１７をトライステートバッファ
として捉えることができるため、ＣＡＤを用いた設計が
容易となる。
【００２９】同様に、回路部１６は全体としてトライス
テートのインバータと見ることができる。
テートのインバータと見ることができる。
【００３０】このように、本実施例によるプログラマブ
ルバッファ回路１００によれば、ユーザの要求がロー選
択、ハイ選択及びドントケアのいずれであっても上述し
たようなスイッチ素子の選択によってのみこれを満たす
ことができることはもちろん、従来に比べ少ない素子数
でこれを構成することができる。すなわち、本実施例に
よるプログラマブルバッファ回路１００は、１０個のト
ランジスタ（うち４個はノア回路５を構成し、２個はイ
ンバータ回路６を構成する）と６個のスイッチ素子によ
って構成されており、従来技術として示したプログラマ
ブルバッファ回路が１８個のトランジスタと４個のスイ
ッチ素子を必要としているのに比べ、占有面積を小さく
することが可能となり、チップの高集積化に寄与する。
ルバッファ回路１００によれば、ユーザの要求がロー選
択、ハイ選択及びドントケアのいずれであっても上述し
たようなスイッチ素子の選択によってのみこれを満たす
ことができることはもちろん、従来に比べ少ない素子数
でこれを構成することができる。すなわち、本実施例に
よるプログラマブルバッファ回路１００は、１０個のト
ランジスタ（うち４個はノア回路５を構成し、２個はイ
ンバータ回路６を構成する）と６個のスイッチ素子によ
って構成されており、従来技術として示したプログラマ
ブルバッファ回路が１８個のトランジスタと４個のスイ
ッチ素子を必要としているのに比べ、占有面積を小さく
することが可能となり、チップの高集積化に寄与する。
【００３１】尚、上記実施形態において用いたスイッチ
素子は、トランジスタにより構成する他、金属配線（好
ましくはアルミ配線）を用いて構成したり、ヒューズ素
子を用いて構成したりでき、その種類については特に限
定されない。さらに、ヒューズ素子を用いた場合では、
大電流を流しこれを溶断することで導通、非導通を選択
したり、レーザにより溶断することで導通、非導通を選
択したり、その方法についても特に限定されない。
素子は、トランジスタにより構成する他、金属配線（好
ましくはアルミ配線）を用いて構成したり、ヒューズ素
子を用いて構成したりでき、その種類については特に限
定されない。さらに、ヒューズ素子を用いた場合では、
大電流を流しこれを溶断することで導通、非導通を選択
したり、レーザにより溶断することで導通、非導通を選
択したり、その方法についても特に限定されない。
【００３２】図５は、これらスイッチ素子をすべてトラ
ンジスタ２０〜２５により構成した例を示したものであ
り、マスクＲＯＭへの適用が特に好適である。すなわ
ち、一般にマスクＲＯＭでは、メモリセルアレイを構成
する各メモリセルはＭＯＳトランジスタにより構成され
ており、これらトランジスタへのイオン注入の有無によ
ってしきい値が決定され所望の論理レベルを記憶するの
で、図５に示したプログラマブルバッファ回路では、こ
れらスイッチ素子にメモリセルトランジスタと同様のト
ランジスタを使用することができる利点がある。つま
り、メモリセルトランジスタの形成と同時にスイッチ素
子２０〜２５を形成し、かつメモリセルトランジスタへ
のイオン注入と同時にスイッチ素子２０〜２５に対して
も同時にイオン注入を行えば、特に工程を増やすことな
く、スイッチ素子の形成及び導通・非導通の設定を行う
ことができる。
ンジスタ２０〜２５により構成した例を示したものであ
り、マスクＲＯＭへの適用が特に好適である。すなわ
ち、一般にマスクＲＯＭでは、メモリセルアレイを構成
する各メモリセルはＭＯＳトランジスタにより構成され
ており、これらトランジスタへのイオン注入の有無によ
ってしきい値が決定され所望の論理レベルを記憶するの
で、図５に示したプログラマブルバッファ回路では、こ
れらスイッチ素子にメモリセルトランジスタと同様のト
ランジスタを使用することができる利点がある。つま
り、メモリセルトランジスタの形成と同時にスイッチ素
子２０〜２５を形成し、かつメモリセルトランジスタへ
のイオン注入と同時にスイッチ素子２０〜２５に対して
も同時にイオン注入を行えば、特に工程を増やすことな
く、スイッチ素子の形成及び導通・非導通の設定を行う
ことができる。
【００３３】尚、このように本発明をマスクＲＯＭに適
用し、これらスイッチ素子をメモリセルトランジスタと
同様のトランジスタにより構成する場合も、トランジス
タサイズはメモリセルトランジスタよりも大きく設計す
ることが好ましい。なぜなら、メモリセルトランジスタ
のチャネル幅は例えば０．５μｍと非常に小さく、電流
供給能力も小さいので、スイッチ素子をメモリセルトラ
ンジスタと同一サイズで形成すると内部チップイネーブ
ル端子１５に現れる信号の応答性が悪くなるからであ
り、これを防ぐためにはスイッチ素子のチャネル幅を約
３μｍ程度に設定することが好ましい。
用し、これらスイッチ素子をメモリセルトランジスタと
同様のトランジスタにより構成する場合も、トランジス
タサイズはメモリセルトランジスタよりも大きく設計す
ることが好ましい。なぜなら、メモリセルトランジスタ
のチャネル幅は例えば０．５μｍと非常に小さく、電流
供給能力も小さいので、スイッチ素子をメモリセルトラ
ンジスタと同一サイズで形成すると内部チップイネーブ
ル端子１５に現れる信号の応答性が悪くなるからであ
り、これを防ぐためにはスイッチ素子のチャネル幅を約
３μｍ程度に設定することが好ましい。
【００３４】一方、その他のトランジスタ、すなわちノ
ア回路５を構成するトランジスタ、インバータ回路６を
構成するトランジスタ、及びトランジスタ７、１０、１
１、１４のトランジスタサイズとしては、チャネル幅を
約５〜１０μｍ程度に設定することが好ましい。
ア回路５を構成するトランジスタ、インバータ回路６を
構成するトランジスタ、及びトランジスタ７、１０、１
１、１４のトランジスタサイズとしては、チャネル幅を
約５〜１０μｍ程度に設定することが好ましい。
【００３５】このように、好ましいトランジスタサイズ
としては、スイッチ素子のトランジスタサイズよりもそ
の他のトランジスタのトランジスタサイズの方が大き
い。したがって、従来に比してその他のトランジスタ数
を８個少なく設計できる本発明の効果は、実際の半導体
装置の設計において非常に大きいことが理解できる。
としては、スイッチ素子のトランジスタサイズよりもそ
の他のトランジスタのトランジスタサイズの方が大き
い。したがって、従来に比してその他のトランジスタ数
を８個少なく設計できる本発明の効果は、実際の半導体
装置の設計において非常に大きいことが理解できる。
【００３６】さらに、プログラマブルバッファ回路１０
０において用いたノア回路５は、ナンド回路であっても
よい。この場合には、顧客の要求に応じて導通させるス
イッチ素子は図９に示す通りとなる。
０において用いたノア回路５は、ナンド回路であっても
よい。この場合には、顧客の要求に応じて導通させるス
イッチ素子は図９に示す通りとなる。
【００３７】
【発明の効果】以上のとおり、本発明によれば、より少
ない素子数でプログラマブルバッファ回路を構成するこ
とができるので、チップ上においてプログラマブルバッ
ファ回路が占有する面積を小さく抑えることができ、チ
ップの高集積化に寄与するという効果を有する。
ない素子数でプログラマブルバッファ回路を構成するこ
とができるので、チップ上においてプログラマブルバッ
ファ回路が占有する面積を小さく抑えることができ、チ
ップの高集積化に寄与するという効果を有する。
【図１】本発明の一実施形態によるプログラマブルバッ
ファ回路１００を示す回路図である。
ファ回路１００を示す回路図である。
【図２】プログラマブルバッファ回路１００の動作を説
明するための真理値表である。
明するための真理値表である。
【図３】プログラマブルバッファ回路１００に用いられ
るスイッチ素子の一例を示す図である。
るスイッチ素子の一例を示す図である。
【図４】プログラマブルバッファ回路１００に用いられ
る選択信号発生回路１８の一例を示す図である。
る選択信号発生回路１８の一例を示す図である。
【図５】プログラマブルバッファ回路１００に用いられ
るスイッチ素子をトランジスタにより構成した例を示す
回路図である。
るスイッチ素子をトランジスタにより構成した例を示す
回路図である。
【図６】従来のプログラマブルバッファ回路を示す回路
図である。
図である。
【図７】ノア回路５、５２の具体的回路構成を示す図で
ある。
ある。
【図８】エクスクルーシブオア回路５３の具体的回路構
成を示す図である。
成を示す図である。
【図９】プログラマブルバッファ回路１００に用いられ
るノア回路５をナンド回路に置き換えた場合における真
理値表である。
るノア回路５をナンド回路に置き換えた場合における真
理値表である。
１ 外部チップイネーブル端子 ２，３，８，９，１２，１３ スイッチ素子 ４ 選択信号 ５ ノア回路 ６ インバータ回路 ７，１１ ＰチャンネルＭＯＳトランジスタ １０，１４ ＮチャンネルＭＯＳトランジスタ １５ 内部チップイネーブル端子 １６，１７ 回路部 １８ 選択信号発生回路 １９〜２５ スイッチ素子を構成するＮチャンネルＭＯ
Ｓトランジスタ
Ｓトランジスタ
Claims (8)
- 【請求項１】 入力端子と、出力端子と、第１、第２の
入力端及び出力端を有し前記第１の入力端が前記入力端
子に接続された論理ゲート回路と、第１若しくは第２の
論理レベルの選択信号を発生しこれを前記論理ゲート回
路の前記第２の入力端に供給する選択信号発生回路と、
それぞれ入力端及び出力端を有するトライステートイン
バータ回路及びトライステートバッファ回路とを有し、
前記トライステートインバータ回路及びトライステート
バッファ回路の入力端はともに前記論理ゲート回路の前
記出力端に接続され、前記トライステートインバータ回
路及びトライステートバッファ回路の出力端はともに前
記出力端子に接続されていることを特徴とするプログラ
マブルバッファ回路。 - 【請求項２】 前記トライステートインバータ回路は、
電源端子間に直列にこの順で接続された第１のトランジ
スタと、第１及び第２のスイッチ素子と、第２のトラン
ジスタとを含み、前記第１及び第２のスイッチ素子間が
前記トライステートインバータ回路の前記出力端である
ことを特徴とする請求項１記載のプログラマブルバッフ
ァ回路。 - 【請求項３】 前記トライステートバッファ回路は、入
力端及び出力端を有するインバータ回路と、電源端子間
に直列にこの順で接続された第３のトランジスタと、第
３及び第４のスイッチ素子と、第４のトランジスタとを
含み、前記インバータ回路の入力端は前記トライステー
トバッファ回路の前記入力端であり、前記インバータ回
路の出力端は前記第３及び第４のトランジスタのゲート
に共通接続され、前記第３及び第４のスイッチ素子間は
前記トライステートバッファ回路の前記出力端であるこ
とを特徴とする請求項１記載のプログラマブルバッファ
回路。 - 【請求項４】 前記選択信号発生回路は、電源端子間に
直列に接続された第５及び第６のスイッチ素子を含み、
前記第５及び第６のスイッチ素子間において前記選択信
号を発生することを特徴とする請求項１、２又は３記載
のプログラマブルバッファ回路。 - 【請求項５】 前記第１、２、３、４、５及び６のスイ
ッチ素子は、いずれもゲート・ソース間が短絡されたＭ
ＯＳトランジスタからなり、そのしきい値により導通・
非導通が設定されていることを特徴とする請求項４記載
のプログラマブルバッファ回路。 - 【請求項６】 前記論理ゲート回路は、ノア回路及びナ
ンド回路のいずれか一方であることを特徴とする請求項
請求項１、２又は３記載のプログラマブルバッファ回
路。 - 【請求項７】 制御信号入力端子と、内部端子と、第
１、第２の入力端及び出力端を有し前記第１の入力端が
前記制御信号入力端子に接続された論理ゲート回路と、
第１若しくは第２の論理レベルの選択信号を発生しこれ
を前記論理ゲート回路の前記第２の入力端に供給する選
択信号発生回路と、それぞれ入力端及び出力端を有する
トライステートインバータ回路及びトライステートバッ
ファ回路とを有し、前記トライステートインバータ回路
及びトライステートバッファ回路の入力端はともに前記
論理ゲート回路の前記出力端に接続され、前記トライス
テートインバータ回路及びトライステートバッファ回路
の出力端はともに前記内部出力端子に接続されたプログ
ラマブルバッファ回路を備え、前記内部端子に現れる信
号の論理レベルにより活性状態若しくは非活性状態とな
ることを特徴とするマスクＲＯＭ装置。 - 【請求項８】 メモリセルトランジスタへのイオン注入
によりデータが書き込まれるマスクＲＯＭ装置に適用さ
れるプログラマブルバッファ回路であって、前記メモリ
セルトランジスタへのイオン注入と同時に選択的にイオ
ン注入される第１、２、３、４、５及び６のトランジス
タと、前記第１及び第２のトランジスタ間と前記第３及
び第４のトランジスタ間に共通に接続された内部端子
と、前記第１のトランジスタ及び一方の電源端子間に接
続された第７のトランジスタと、前記第２のトランジス
タ及び他方の電源端子間に接続された第８のトランジス
タと、前記第３のトランジスタ及び前記一方の電源端子
間に接続された第９のトランジスタと、前記第４のトラ
ンジスタ及び前記他方の電源端子間に接続された第１０
のトランジスタと、外部から供給される制御信号を受け
る入力端子と、一方の入力端が前記入力端子に接続さ
れ、他方の入力端が前記第５及び第６のトランジスタの
接続点に接続された論理ゲート回路と、前記論理ゲート
回路からの出力信号を前記第７及び第８のトランジスタ
のゲート電極に共通に供給する第１の供給手段と、前記
論理ゲート回路からの前記出力信号の反転信号を前記第
９及び第１０のトランジスタのゲート電極に共通に供給
する第２の供給手段とを備えるプログラマブルバッファ
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177939A JP3022415B2 (ja) | 1997-07-03 | 1997-07-03 | プログラマブルバッファ回路 |
| US09/109,092 US6107828A (en) | 1997-07-03 | 1998-07-02 | Programmable buffer circuit and a mask ROM device having the same |
| TW087110746A TW421916B (en) | 1997-07-03 | 1998-07-02 | Programmable buffer circuit and a mask ROM device having the same |
| KR1019980026607A KR100335452B1 (ko) | 1997-07-03 | 1998-07-02 | 프로그래머블버퍼회로및이를구비한마스크롬장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177939A JP3022415B2 (ja) | 1997-07-03 | 1997-07-03 | プログラマブルバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127129A true JPH1127129A (ja) | 1999-01-29 |
| JP3022415B2 JP3022415B2 (ja) | 2000-03-21 |
Family
ID=16039720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177939A Expired - Fee Related JP3022415B2 (ja) | 1997-07-03 | 1997-07-03 | プログラマブルバッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6107828A (ja) |
| JP (1) | JP3022415B2 (ja) |
| KR (1) | KR100335452B1 (ja) |
| TW (1) | TW421916B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113646841A (zh) * | 2019-04-09 | 2021-11-12 | 美光科技公司 | 具有非目标odt功能的输出缓冲电路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594227B1 (ko) * | 2003-06-19 | 2006-07-03 | 삼성전자주식회사 | 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기 |
| JP5241288B2 (ja) * | 2008-03-31 | 2013-07-17 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその動作モード設定方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200326A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | データ処理装置 |
| US4612459A (en) * | 1984-05-31 | 1986-09-16 | Rca Corporation | Programmable buffer selectively settable to operate in different modes |
| US5751165A (en) * | 1995-08-18 | 1998-05-12 | Chip Express (Israel) Ltd. | High speed customizable logic array device |
-
1997
- 1997-07-03 JP JP9177939A patent/JP3022415B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-02 TW TW087110746A patent/TW421916B/zh not_active IP Right Cessation
- 1998-07-02 US US09/109,092 patent/US6107828A/en not_active Expired - Lifetime
- 1998-07-02 KR KR1019980026607A patent/KR100335452B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113646841A (zh) * | 2019-04-09 | 2021-11-12 | 美光科技公司 | 具有非目标odt功能的输出缓冲电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6107828A (en) | 2000-08-22 |
| JP3022415B2 (ja) | 2000-03-21 |
| KR19990013542A (ko) | 1999-02-25 |
| KR100335452B1 (ko) | 2002-06-20 |
| TW421916B (en) | 2001-02-11 |
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