JPH11272447A

JPH11272447A - ビット複写によりビット深さを増加する方法

Info

Publication number: JPH11272447A
Application number: JP10376215A
Authority: JP
Inventors: Robert A Ulichney; エイウリッチニーロバート; Shiufun Cheung; シウフンチェウン
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1997-12-02
Filing date: 1998-12-02
Publication date: 1999-10-08
Also published as: US6038576A; EP0921461A2; EP0921461A3

Abstract

(57)【要約】【課題】デジタルデータの数値精度を高める技術を提
供する。【解決手段】開始ビットで始まりそして終了ビットで
終わる逐次に順序付けされた第１の数のオリジナルビッ
トで表されたデジタルデータをビット深さ増加するため
の方法が提供される。拡張表示でデータをビット深さ増
加するために、オリジナルビットは、開始ビットで始ま
る逐次の順序で複写されて、複写ビットを形成する。オ
リジナルビットは、第２の数の複写ビットが付随され
て、デジタルデータの拡張表示を形成する。付随される
複写ビットは、開始ビットでスタートし、そしてオリジ
ナルビットの逐次の順序にされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、デジタル
データの計算に係り、より詳細には、デジタルデータの
数値精度を高めることに係る。

【０００２】

【従来の技術】項目を測定するときには、異なる精度の
スケールを使用することができる。例えば、３つの目盛
マーク（０から２）をもつスケール、又は１０個の目盛
マーク（０から９）をもつ同じ大きさのスケールで物を
測定することができる。多数の目盛をもつスケールは、
少数の目盛をもつスケールよりも精度が高い。コンピュ
ータでは、処理及び記憶に制約があるために、数値が種
々の精度で表される。例えば、２つのビット（０ないし
３のスケール）を使用して数値を表すこともできるし、
又は５つのビット（０ないし３１のスケール）を使用し
て同じ数値を表すこともできる。数値を表すのに使用さ
れるビットの数を一般的に「ビット深さ」と称する。

【０００３】ビット深さが小さい場合は、数値データを
表すための記憶スペースが節約されるが、処理及び他の
目的で記憶データの精度を高めることが時々有効とな
る。例えば、ビデオデータを４ビットピクセル値として
記憶し、そして表示のために８ビットに精度を高めるの
が効率的である。これらのやり方では、オリジナルの低
いスケールの全範囲を新たな高いスケールの全範囲にマ
ップすることが必要となる。従来の例では、４ビット値
の０が９ビット値の０へとマップし、一方、１５が２５
５へとマップする。このビット深さの増加は、次のよう
に数式で特徴付けることができる。ビット深さがｑのデ
ータでは、レベルＬ_iが次の範囲からとなる。Ｌ_i∈｛０、１、２、・・・２⁹−１｝この入力データは、次の範囲からの出力レベルＬ₀を生
じさせるためにはそれらのビット深さをｍへと増加しな
ければならない。

【０００４】Ｌ₀∈｛０、・・・２^m−１｝これは、次のように理想的な利得で乗算を行い、Ｇ＝（２^m−１）／（２⁹−１）その後、次のように最も近い整数に丸めることにより達
成できる。Ｌ₀＝丸め｛ＧｘＬ_i｝特定のデータを表すビットの数を拡張するための技術
は、多数のものが提案されている。コンピュータグラフ
ィックに通常使用されている従来の技術は、元々受け取
られたビットに付加的な０ビットを単に詰めてデータを
表すことにより、ビットの数を拡張することである。こ
のような技術を用いると、受信したデータビットに０ビ
ットが付随され、ビット長さを所望のビット数へと拡張
する。

【０００５】例えば、３ビットで表されたデータが上記
の従来技術を用いて８ビットへ拡張される場合には、３
つの１ビットで表される数字７を、８ビットの拡張表示
において３つの１ビットと、その後の５つの０ビットと
で表すことができる。

【０００６】

【発明が解決しようとする課題】当業者に明らかなよう
に、３ビット表示は、数字０ないし７を表すように使用
でき、一方、８ビット表示は、数字０ないし２５５を表
すように使用できる。従って、数字７の３ビット表示
は、数字２５５の８ビット表示へと理想的に拡張され
る。しかしながら、図１に示すように、オリジナルビッ
トに０ビットを単に詰めて８ビット表示を形成するだけ
では、利得が理想以下である。それ故、詰められるデー
タは、オリジナルデータの不正確な表示となる。厳密な
解を得るために、オリジナルデータビットで表された数
字に所望の利得比を乗算することができる。例えば、図
１に示すビット深さ増加では、所望の利得比が２５５／
７である。従って、オリジナルの３ビットで表された数
字にビット深さ増加を正確に受けさせるために、数字に
利得比をアップ乗算することができ、このアップ乗算さ
れた数字が拡張データ表示の８ビットで表される。しか
しながら、これは乗算器を必要とし、それ故、オリジナ
ルデータにビット深さ増加を受けさせるに必要な処理オ
ーバーヘッドを追加することになる。当業者に明らかな
ように、乗算器は非常に高価であり、通常は、ハードウ
ェアで実施される。更に、オリジナルの３ビットで表さ
れた数字に利得比を乗算しても、必ずしも整数が得られ
ないので、アップ乗算の結果をそれに最も近い整数へと
丸めねばならず、従って、８ビット表示は完全なもので
はない。従って、完全に近いビット深さ増加を得るだけ
で、多大な処理時間及びハードウェア費用が必要とな
る。

【０００７】図１は、公知のビット深さ増加装置を示
し、これは、１組の３つのレジスタを有する３ビット入
力レジスタ１１０と、１組の８つのレジスタを有する８
ビット出力レジスタ１２０とを含む。入力レジスタ１１
０の３つのレジスタは、例えばワイヤ１４０のようなコ
ネクタを経て出力レジスタ１２０の３つの最上位ビット
レジスタへ固定布線される。パッダ１３０は、コネクタ
１５０を経て残りのレジスタ、即ち出力レジスタ１２０
の最下位５ビットのレジスタへ固定布線される。当業者
に明らかなように、３ビットの入力レジスタ１１０は、
数字０−７を記憶することができ、一方、８ビットの出
力レジスタ１２０は、数字０−２５５を記憶することが
できる。図示されたように、入力レジスタ１１０は、数
字５を表す入力データを記憶する。入力データを拡張さ
れた８ビット表示へとビット深さ増加するために、入力
データは、入力レジスタ１１０からコネクタ１４０を経
て出力レジスタ１２０へとマップ及び送信され、示され
たシーケンスで３つの最上位ビットとして記憶される。
出力レジスタ１２０の残りのレジスタには、ワイヤ又は
コネクタ１５０を経て送信された０がパッダ１３０によ
り詰められる。出力レジスタ１２０は、出力レジスタ１
２０の８つのレジスタの値で表された８ビットフォーマ
ットで数字５の不正確な近似を出力する。

【０００８】上記のように、出力信号の精度を改善する
ために、入力レジスタに記憶されたビットは、正確な利
得係数でアップ乗算することができ、その結果が８ビッ
ト表示を用いて出力レジスタに記憶される。図２に示す
ように、入力レジスタ２１０は、入力データの３ビット
表示を記憶する。図２に示すように、入力レジスタ２１
０に記憶されたビットは、数字５を表す。この記憶され
た情報は、入力レジスタ２１０からコネクタ２５０を経
て乗算器２３０へ送信される。この乗算器２３０は、数
字５に利得係数２５５／７をアップ乗算して対応する８
ビット値を計算し、これは、入力レジスタ２１０に記憶
された３ビット入力データを正確にビット深さ増加す
る。図２に示すように、この乗算の結果は、非整数、即
ち１８２．１４に等しく、これはコネクタ２６０を経て
丸め装置２４０へ送られる。この数字は、次いで、それ
に最も近い整数値、即ち１８２に丸められ、出力レジス
タ２２０に記憶される８ビットで表される。このよう
に、３ビット入力データのより正確な８ビット表示が形
成され、そして出力レジスタ２２０から出力されて、例
えば、８ビットプロセッサで使用することができる。

【０００９】図３Ａ−３Ｃは、データが図２のシステム
に通されるときのビット深さ増加プロセスを詳細に示
す。図３Ａは、数字５を表す３つの入力ビットを示し、
これは入力レジスタ２１０に記憶されそしてコネクタ２
５０を経て乗算器２３０へ送られる。図３Ｂは、ビット
深さ増加を受けた後に乗算器２３０から出力されるビッ
ト深さ増加された信号を示す。図示されたように、乗算
器は、数字１８２を表す８つの整数ビット３２０Ａを出
力し、そして数字０．１４を表す４つの小数ビット３２
０Ｂも含み、これらはコネクタ２６０を経て丸め装置２
４０へ送られる。丸め装置２４０は、受け取ったデータ
をそれに最も近い整数値へと丸める。従って、図３Ｃに
示すように、丸め装置２４０からコネクタ２７０を経て
出力レジスタ２２０へ出力される８ビット表示は、１８
２に等しい数値を表す。例えば、小数ビットが０．５０
以上に等しい場合には、図３Ｃに表される数値は、１８
３となる。この場合も、ビット３３０で表される８ビッ
トデータは、丸めエラーのために正確なものではない。

【００１０】上記のように、図２に示す乗算器２３０及
び丸め装置２４０を実施するには、かなりの経費を伴
う。更に、乗算及び丸め操作は、拡張信号を得るための
信号処理時間を増大する。従って、図２に示すシステム
は、図１に示すシステムに比して入力データのより正確
な表示を与えるが、この精度増加は、システムコスト、
ハードウェア要件及び処理時間を著しく犠牲にして得ら
れるものである。

【００１１】

【課題を解決するための手段】そこで、本発明の目的
は、付加的なプロセッサハードウェアを必要とせずに、
拡張形態でデジタルデータの正確な表示を与えることで
ある。本発明の別の目的は、著しい処理オーバーヘッド
を必要とせずに、拡張形態でデジタルデータの正確な表
示を与えることである。本発明の更に別の目的は、乗算
及び丸め操作を使用せずに、拡張形態でデジタルデータ
の正確な表示を与えることである。本発明の更に別の目
的、効果及び新規な特徴は、以下の詳細な説明を含むこ
の開示、及び本発明の実施から当業者に明らかとなろ
う。本発明は、好ましい実施形態を参照して以下に説明
するが、本発明はこれに限定されるものでないことを理
解されたい。当業者であれば、ここに示す技術を読め
ば、ここに開示する発明の範囲内に包含されそして本発
明を顕著に利用できるような付加的な実施、変更及び他
の利用分野が理解されよう。

【００１２】本発明によれば、最上位ビットで開始しそ
して最下位ビットで終了する多数の逐次に順序付けされ
たオリジナルビットで表されたデジタルデータは、ビッ
ト深さ増加を受けて、拡張されたビット長さをもつデジ
タルデータが形成される。デジタルデータの長いビット
長さ表示を形成するために、オリジナルビットが複写さ
れて、複写(replication) ビットが形成される。オリジ
ナルビットには、オリジナルビットの最上位ビットで始
まる多数の複写ビットが付随されて、デジタルデータが
ビット深さ増加される。付随される複写ビットは、オリ
ジナルビットと同じ逐次順序である。複写ビットの数
は、拡張ビット長さにおけるビット数よりオリジナルビ
ット数だけ小さいものに等しい。即ち、オリジナルビッ
トの逐次順序における複写されたオリジナルビットは、
デジタルデータの完全に拡張されたビット長さ表示が形
成されるまで、オリジナルビットに繰り返し付随され
る。従って、オリジナルビットの全部又は一部分が１回
又は１回以上複写されて、複写ビットが形成される。オ
リジナルビットに付随される複写ビットの数は、オリジ
ナルビットのあるものを他のものよりも多く複写する。

【００１３】デジタルデータの拡張されたビット長さ表
示を形成するために必要以上の複写ビットが形成される
場合には、オリジナルビットに付随されない複写ビット
が破棄される。即ち、小数の複写ビットは単に無視され
る。従って、所望の拡張ビット長さ表示におけるビット
数をオリジナルビット数で除算したものが非整数に等し
い場合には、全ての小数ビットが落とされる。本発明の
１つの実施形態において、デジタルデータをビット深さ
増加するための装置は、多数の入力レジスタと、非常に
多数の出力レジスタとを含む。入力レジスタは、最上位
ビットでスタートしそして最下位ビットで終了する逐次
に順序付けされたオリジナルデータビットを記憶するよ
うに構成される。出力レジスタは、オリジナルデータビ
ット及び複写ビットを記憶するように構成される。

【００１４】出力レジスタの数に等しい多数のコネクタ
が設けられる。各コネクタは、入力レジスタの１つを出
力レジスタの１つに接続するように構成される。各入力
レジスタは、少なくとも１つの出力レジスタに接続され
る。最上位ビットを記憶する入力レジスタは、多数の出
力レジスタに接続される。所望の拡張に基づき、他の入
力レジスタも多数の出力レジスタに接続することができ
る。好ましくは、コネクタは、出力レジスタの各々を入
力レジスタの１つのみに接続するように構成される。
又、コネクタは、逐次に順序付けされたオリジナルデー
タビットが出力レジスタに最上位ビットとして記憶され
るように構成されるのが好ましい。複写ビットは、オリ
ジナルデータビットの全部又は一部分を複写し、そして
オリジナルデータビットの逐次の順序で最下位ビットと
して出力レジスタに記憶される。コネクタを適切に構成
することにより、複写ビットは、オリジナルデータビッ
トの全部又は任意の部分を１回以上複写するように形成
することができ、例えば、オリジナルデータビットのあ
るものは、オリジナルデータビットの他のものよりも多
く複写される。

【００１５】第２の実施形態では、複写装置は、入力シ
フトレジスタ及び出力シフトレジスタを含む。当業者に
明らかなように、シフトレジスタに記憶されたデータの
逐次の順序は、データがレジスタから送信され及び／又
はレジスタにより受信されるたびに変化しない。入力シ
フトレジスタは、オリジナルデータビットを記憶するよ
うに構成された多数のレジスタを有する。オリジナルデ
ータビットは、最初、最上位ビットでスタートしそして
最下位ビットで終了する逐次の順序でシフトレジスタ内
に記憶される。出力シフトレジスタは、オリジナルデー
タビットと、複写されたオリジナルビットをオリジナル
データビットの逐次の順序で表す多数の複写データビッ
トとを記憶するように構成される。第１のコネクタは、
逐次に順序付けされたオリジナルデータビットが入力シ
フトレジスタから出力シフトレジスタへ送信されるよう
に、入力シフトレジスタを出力シフトレジスタへ接続す
る。第２のコネクタは、送信されたオリジナルデータビ
ットの各々が第１のシフトレジスタへ返送されてそのレ
ジスタの１つに記憶されるように、第１のコネクタを入
力シフトレジスタに接続する。オリジナルデータビット
は、第２のシフトレジスタがいっぱいになるまで第１の
シフトレジスタから第１のコネクタを経て第２のシフト
レジスタへ逐次の順序で連続的に送信され、即ちサイク
ル動作される。

【００１６】コネクタは、逐次に順序付けされたオリジ
ナルデータビットが最上位ビットとして全出力シフトレ
ジスタに記憶され、そして複写ビットが１つ以上のオリ
ジナルデータビットを複写しそしてオリジナルデータビ
ットの逐次の順序で最下位ビットとして出力シフトレジ
スタに記憶されるように構成されるのが好ましい。この
場合も、複写ビットは、オリジナルビットの数、及びデ
ジタルデータの所望の拡張ビット長さ表示に基づいて、
オリジナルデータビットの１つ以上及びおそらくはその
全てを１回以上複写することができる。

【００１７】

【発明の実施の形態】図４は、本発明によるビット深さ
増加システムを示し、このシステムは、入力データを受
け取るための入力レジスタ４１０を備えている。入力レ
ジスタ４１０は、従来例を示す図１及び２の入力レジス
タ１１０及び２１０と同様に、数字５の３ビット表示を
記憶するように示された３ビットレジスタを含む。入力
レジスタ４１０内の各レジスタは、コネクタ４３０によ
り出力レジスタ４２０内の多数のレジスタに固定布線さ
れる。もちろん、好ましい実施形態は、特定の入力及び
出力ビット長さを参照してここに説明するが、ここに述
べるシステム及びそれらの動作は、いかなる入力及び出
力ビット長さに対しても容易に適応できることを理解さ
れたい。出力レジスタ４２０は、整数ビットを記憶する
部分４２０Ａと、小数ビットを記憶する部分４２０Ｂと
して示されたレジスタのサブセットを有する。図示され
たように、入力レジスタ４１０の各レジスタは、出力レ
ジスタ４２０の両方の部分にマップされる。従って、整
数及び小数の両方のビットが出力レジスタ４２０に記憶
される。入力レジスタ４１０に記憶されたビット値は、
それらビット値が出力レジスタ４２０のレジスタにおい
て繰り返し何回も複写されるように、出力レジスタ４２
０のレジスタにマップされる。その結果、ここでは、図
４に示すように、出力レジスタ４２０に記憶される最上
位３ビットで表されるオリジナルビットには、オリジナ
ルビットをそれらのオリジナルのシーケンスで複写する
複写ビットが付随されて、冗長ビットが形成される。

【００１８】従って、出力レジスタ４２０からのデータ
出力は、出力レジスタ部分４２０Ａに記憶されるデータ
のみとなる。以下に詳細に述べるように、出力レジスタ
部分４２０Ａに記憶される整数ビット値の丸めは、実際
には、拡張表示の精度を減少し得る。図５Ａ−５Ｃは、
図４の複写システムで実行されるビット複写を示す。図
示されたように、数字５を表す３つの入力ビット５１０
は、１８２．１３に等しい８整数ビット及び４小数ビッ
ト表示５２０へと拡張される。拡張された全表示は、５
２０Ａとして示された整数１８２を表す８ビットと、５
２０Ｂで示された複写データの小数部分０．１３を表す
４ビットとを含む。図５Ｃにおいて、出力ビット５３０
は、数字１８２に対応する丸められない８個の整数ビッ
トのみで構成される。小数ビット５２０Ｂは無視されそ
して破棄される。

【００１９】図６は、本発明によるビット深さ増加シス
テムの更に別の実施形態を示す。図６において、入力レ
ジスタ６１０は、図４のレジスタ４１０と同様である
が、このレジスタ６１０は、整数ビットを記憶する出力
レジスタ６２０内のレジスタのみに固定布線される。従
って、出力レジスタ６２０には小数ビットが記憶されな
い。コネクタ６３０は、入力レジスタ６１０の各レジス
タを出力レジスタ６２０の適当なレジスタに接続する。
図７Ａ及び７Ｂは、図６のシステムにより実行されるビ
ット深さ増加を示す。図示されたように、入力レジスタ
６１０に記憶された入力データを表すオリジナルの３ビ
ット７１０は、図７Ｂに示すように、数字１８２を表す
８つの整数ビット７２０へとビット深さ増加される。

【００２０】図８は、本発明によるビット深さ増加シス
テムの更に別の実施形態を示す。図示されたように、こ
のシステムは、３ビット入力信号を受け取るための入力
レジスタ８１０を含む。入力レジスタ８１０は、数値５
の３ビット表示を最初に記憶するシフトレジスタである
として示されている。この複写システムの動作中に、レ
ジスタ内に記憶された最上位ビットは、コネクタ８３０
を経て出力シフトレジスタ８２０へ送信される。入力シ
フトレジスタ８１０からの最上位ビットが送信される
と、入力レジスタ８１０内に記憶された各ビットが１レ
ジスタだけ前方にシフトされる。例えば、クロック８５
０の第１サイクル中の第１シフトにおいて、ビット値１
が入力レジスタからコネクタ８３０を経て送信され、そ
してビット値０がその送信されたビット値により空きと
なったレジスタへシフトされる。入力レジスタ８１０に
記憶された最下位の１ビットも、前方に移動され、入力
レジスタ８１０に記憶された第２の最上位ビットとな
る。

【００２１】又、送信されたビット値１は、コネクタ８
３０からコネクタ８４０を経て入力レジスタ８１０へと
返送され、レジスタ８１０内に最下位ビットとして記憶
される。送信されたビットは、最初、出力レジスタ８２
０のレジスタにも記憶され、これは、最終的に、ビット
深さ増加されたデータの最下位ビットを記憶する。従っ
て、第１シフトでは、出力レジスタ８２０に記憶されて
示された最上位ビット１は、実際には、最初、出力シフ
トレジスタ８２０の最も右のレジスタに最下位ビットと
して記憶されたものである。従って、出力シフトレジス
タ８２０のレジスタをいっぱいにするために、必要に応
じて、入力シフトレジスタ８１０に最初に記憶されたシ
ーケンスビットを通して繰り返すことにより、複写ビッ
トが付随したオリジナル入力ビットを表す整数ビットを
図示のごとく出力レジスタ８２０に形成することができ
る。

【００２２】図８に示された複写システムにより実行さ
れる実際のビット深さ増加は、図７Ａ及び７Ｂに示すも
のと同一である。しかしながら、図６に示すビット深さ
増加システムは複写ビットを並列に形成するが、図８に
示すシステムは、複写ビットを直列に形成する。当業者
に明らかなように、図９は、入力データビット長さの拡
張中のクロック８５０の異なるサイクルにおける入力レ
ジスタ８１０及び出力レジスタ８２０のビット順序を示
す。クロックサイクル０において示されたように、入力
データは入力レジスタ８１０においてそのオリジナルシ
ーケンスにある。出力レジスタは完全に空である。クロ
ックサイクル１において、最上位１ビットが入力レジス
タ８１０及び出力レジスタ８２０の両方の最下位ビット
に送られる。クロックサイクル２において、クロックサ
イクル１の終わりに最上位ビットであった０ビットが入
力レジスタ８１０及び出力レジスタ８２０の両方の最下
位ビットレジスタに送られる。このビットシフト及び記
憶は、拡張ビット長さの全発生物が出力レジスタ８２０
に記憶されるまで続けられる。オリジナルビットを単に
複写して入力データの拡張表示を形成することにより、
入力ビットの数及び出力ビットの数が互いの厳密な整数
倍になるという厳密な解決策が得られる。更に、入力デ
ータ値が０である場合は、厳密な出力データ値も０に等
しくなければならず、従って、全ての入力及び出力レジ
スタが０ビットを記憶することになる。同様に、上記の
３から８ビットへの拡張において、入力データ値が入力
レジスタにおける３つの１ビットで表される７である場
合には、入力データビットを所与のシーケンスで複写ビ
ットとして複写し、即ち５つの１ビットをオリジナルビ
ットに付随させて拡張表示を形成するだけで、正確な出
力データ表示が得られる。

【００２３】しかしながら、多くの場合に、入力ビット
数も入力データ値も、入力ビット数の整数倍とならな
い。上記のように、従来の技術は、小数ビットを使用し
て最も近い整数値に丸め、拡張ビット表示の精度の改善
を試みていた。しかしながら、小数ビットを使用して最
も近い整数値に丸めることは、入力データの拡張表示の
精度を実際に減少し得ることが分かっている。出力レジ
スタに記憶されたビット数を入力レジスタに記憶された
ビット数で除算したものが非整数であるときは、上記の
オリジナルビットの複写が、ある限定されたケースを除
いて、不正確な表示をもたらす。従って、全ての小数ビ
ットは、単に無視され又は切り捨てられ、そして使用さ
れない。これは、小数ビットがビット深さ増加に考慮さ
れた場合に得られるものよりも正確な拡張表示を与え
る。

【００２４】図１０を参照すれば、保持される小数ビッ
トの数の関数として出力エラーがグラフにされている。
図示された特定のグラフは、５ビット入力及び８ビット
出力に対するものである。しかしながら、いかなる数の
出力ビットに対しいかなる数の入力ビットについても同
様のグラフを容易に形成することができる。指示された
ように、このグラフは、図１０においては、小数ビット
がない場合、１つの小数ビットが考えられる場合及び２
つの小数ビットが考えられる場合について作成されてい
る。このグラフは、理想的な状態即ちゼロ出力エラー
と、オリジナルビットを０、１又は２の小数ビットに複
写することによりビット深さ増加が実行される場合に得
られるエラーとの間の相違を示す。図示された全部で３
２の入力に対する総体的エラーを見ると、小数ビットが
落とされた場合に、平均エラーは０である。ここで、小
数ビットの作用を考慮することにより、バイアスが生じ
る。例えば、グラフに示すように、小数ビットを考慮す
ると、正のエラーバイアスが生じる。この正のエラーバ
イアスは、実際には、２ではなく１つのみの小数ビット
を考慮した場合に著しく減少される。しかしながら、小
数ビットを考慮しない場合には、平均エラーは０に減少
される。従って、あまり作業を行わないのが実際上有益
であり、得られる結果を改善しながら処理時間オーバー
ヘッドを減少することができる。従って、最も好ましい
実施形態では、整数ビットのみがビット深さ増加され
る。整数ビットを越えてビット深さ増加を行うと、正の
エラーバイアスが導入される。

【００２５】図１１は、５つの入力ビットで表されたデ
ータを８つの出力ビットに拡張することに関連した種々
の入力及び出力ビット値に対する理想的な解決策を示す
テーブルである。図示されたように、上記技術を用いて
得られる値のエラーは、小数ビットを考慮しないときに
０の平均となる。全てのエラーは、１未満であることに
注意されたい。ある限定されたケースでは、エラーが
０．５より大きい。これらのケースでは、乗算器が使用
されるときに小数ビットを考慮する場合に得られるもの
よりも解決策の精度が若干悪くなる。しかしながら、そ
れが有益であるこれらの若干のケースにおいて丸め操作
の実行に関するコストが、実際に、得られるべき利益を
一般的に越える。又、エラーが完全に対称的であること
にも注意されたい。丸め操作の試みは、対称性に潜在的
に影響し、従って、全体的な平均エラーを高める。従っ
て、図２の公知システムについて述べたように、乗算器
及び丸め装置を用いると、若干良好な結果が得られる
が、上記技術及びシステムを用いて入力データのビット
長さを拡張すると、著しいコスト節減でほぼ完全な結果
が得られる。

【００２６】図１２は、４ビット入力を１２ビット出力
へと拡張する場合に上記のように得られる出力ビットの
値に比して出力ビットの理想的な値を示すテーブルであ
る。出力ビットと入力ビットとの比が整数であるので、
オリジナルビットを単に複写しそしてその複写されたビ
ットをオリジナルビットに付随させることにより得られ
る解決策は、入力信号の厳密な出力複写を与える。従っ
て、出力ビット長さと入力ビット長さとの比が整数であ
る場合には、乗算又は丸め操作を必要とせずに完全な複
写を得ることができる。又、本発明は、１つ以上の好ま
しい実施形態について説明したが、本発明はこれに限定
されるものでないことが当業者に明らかであろう。上記
した本発明の種々の特徴及び観点は、個別に使用するこ
ともできるし、又は一緒に使用することもできる。更
に、本発明は、特定の環境及び特定の目的に対する実施
について説明したが、当業者であれば、その有効性がこ
れに限定されるものではなくそして本発明は、いかなる
数の環境及び実施においても有益に利用できることが明
らかであろう。従って、特許請求の範囲は、ここに開示
した本発明の範囲及び精神に鑑みて構成されたものとす
る。

【図面の簡単な説明】

【図１】公知のビット深さ増加システムを示す図であ
る。

【図２】公知の別のビット深さ増加システムを示す図で
ある。

【図３Ａ】図２のシステムにより実行されるビット深さ
増加を示す図である。

【図３Ｂ】図２のシステムにより実行されるビット深さ
増加を示す図である。

【図３Ｃ】図２のシステムにより実行されるビット深さ
増加を示す図である。

【図４】本発明によるビット深さ増加システムの第１の
実施形態を示す図である。

【図５Ａ】本発明により図４のシステムで行われるビッ
ト深さ増加を示す図である。

【図５Ｂ】本発明により図４のシステムで行われるビッ
ト深さ増加を示す図である。

【図５Ｃ】本発明により図４のシステムで行われるビッ
ト深さ増加を示す図である。

【図６】本発明によるビット深さ増加システムの第２の
実施形態を示す図である。

【図７Ａ】本発明により図６のシステムで行われるビッ
ト深さ増加を示す図である。

【図７Ｂ】本発明により図６のシステムで行われるビッ
ト深さ増加を示す図である。

【図８】本発明によるビット深さ増加システムの第３の
実施形態を示す図である。

【図９】本発明により図４のシステムで行われるビット
シフトを示す図である。

【図１０】保持される小数ビットの数の関数として出力
エラーを示す図である。

【図１１】図４、６及び８に示す複写システムを使用し
て得られる種々の入力及び出力値に対する複写値のエラ
ーを示すテーブルである。

【図１２】図１１と同様であるが、異なる入力及び出力
ビット長さに対するテーブルである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者チェウンシウフンアメリカ合衆国マサチューセッツ州 02154 ウォルサムビショップスフォレストドライヴ 27

Claims

【特許請求の範囲】

【請求項１】開始ビット及び終了ビットを有する逐次
的に順序付けされたビットである第１の数のオリジナル
ビットにより表されたデジタルデータをビット深さ増加
して、拡張されたデータ表示を形成する方法において、上記オリジナルビットを複写して、複写ビットを形成
し、そして上記オリジナルビットに第２の数の複写ビッ
トを付随させて、拡張されたデータ表示を形成する、と
いう段階を備えたことを特徴とする方法。
【請求項２】上記複写ビットは、開始ビットでスター
トして逐次の順序で付随される請求項１に記載のデジタ
ルデータをビット深さ増加する方法。
【請求項３】上記オリジナルビットは、開始ビットで
スタートして逐次の順序で複写される請求項１に記載の
デジタルデータをビット深さ増加する方法。
【請求項４】上記拡張されたデータ表示は、上記第１
の数より大きなビット長さを有し、そして上記第２の数
は、そのビット長さより第１の数だけ小さいものに等し
い請求項１に記載のデジタルデータをビット深さ増加す
る方法。
【請求項５】上記オリジナルビットの少なくとも１つ
は、１回以上複写されて、複写ビットを形成する請求項
１に記載のデジタルデータをビット深さ増加する方法。
【請求項６】上記付随される複写ビットは、オリジナ
ルビットのあるものをオリジナルビットの他のものより
も非常に多数回複写する請求項１に記載のデジタルデー
タをビット深さ増加する方法。
【請求項７】上記オリジナルビットに付随される複写
ビットは、整数ビットである請求項１に記載のデジタル
データをビット深さ増加する方法。
【請求項８】上記ビット長さを第１の数で除算したも
のは、非整数に等しい請求項１に記載のデジタルデータ
をビット深さ増加する方法。
【請求項９】デジタルデータをビット深さ増加する装
置において、オリジナルデータビットを記憶するように構成された第
１の数の入力レジスタと、オリジナルデータビット及び複写ビットを記憶するよう
に構成された上記第１の数より大きい第２の数の出力レ
ジスタと、入力レジスタの各々が少なくとも１つの出力レジスタに
接続されそして入力レジスタの少なくとも１つが多数の
出力レジスタに接続されるように、入力レジスタの１つ
を出力レジスタの１つに接続するよう各々構成された多
数のコネクタとを備えたことを特徴とする装置。
【請求項１０】入力レジスタは、最上位ビットでスタ
ートしそして最下位ビットで終了する逐次の順序でオリ
ジナルデータビットを記憶する請求項９に記載の装置。
【請求項１１】多数の出力レジスタに接続される入力
レジスタの上記少なくとも１つは、最上位ビットを記憶
する入力レジスタを含む請求項１０に記載の装置。
【請求項１２】上記コネクタは、更に、出力レジスタ
の各々が入力レジスタの１つのみに接続されるように、
入力レジスタを出力レジスタに接続するよう構成される
請求項１０に記載の装置。
【請求項１３】上記コネクタは、更に、オリジナルデ
ータビットが逐次の順序で最上位ビットとして出力レジ
スタに記憶され、そして複写ビットがオリジナルデータ
ビットの少なくとも一部分を複写しそして逐次の順序で
最下位ビットとして出力レジスタに記憶されるように構
成される請求項１０に記載の装置。
【請求項１４】上記コネクタは、更に、複写ビットが
オリジナルデータビットの少なくとも１つを１回以上複
写するように構成される請求項１３に記載の装置。
【請求項１５】上記コネクタは、更に、複写ビットが
オリジナルデータビットのあるものをオリジナルデータ
ビットの他のものよりも多く複写するように構成される
請求項１３に記載の装置。
【請求項１６】デジタルデータをビット深さ増加する
装置において、オリジナルデータビットを記憶するように構成された第
１の数のレジスタを有する入力シフトレジスタと、オリジナルデータビットと、複写されたオリジナルビッ
トを表す複写データビットとを記憶するように構成され
た上記第１の数より大きな第２の数のレジスタを有する
出力シフトレジスタと、オリジナルデータビットが入力シフトレジスタから出力
シフトレジスタへ送信されるように入力シフトレジスタ
を出力シフトレジスタに接続するよう構成された第１コ
ネクタと、出力シフトレジスタへ送信されたオリジナルデータビッ
トの各々が第１シフトレジスタへ返送されて第１の数の
レジスタの１つに記憶されるように、第１コネクタを入
力シフトレジスタに接続するよう構成された第２コネク
タとを備え、オリジナルデータビットは、第２の数のレジスタの各々
がオリジナルデータビット及び複写ビットの１つを記憶
するまで、第１コネクタを経て第１シフトレジスタから
第２シフトレジスタへ逐次に送信されることを特徴とす
る装置。
【請求項１７】入力シフトレジスタは、最初に、最上
位ビットでスタートしそして最下位ビットで終了する逐
次の順序でオリジナルデータビットを記憶する請求項１
６に記載の装置。
【請求項１８】複写ビットは、複写されたオリジナル
ビットを逐次の順序で表す請求項１７に記載の装置。
【請求項１９】オリジナルビットは、入力シフトレジ
スタから出力シフトレジスタへ逐次の順序で送信される
請求項１７に記載の装置。
【請求項２０】オリジナルビットは、逐次の順序で最
上位ビットとして出力シフトレジスタに記憶され、そし
て複写ビットは、オリジナルデータビットの１つ以上を
複写し、そして逐次の順序で最下位ビットとして出力シ
フトレジスタに記憶される請求項１６に記載の装置。
【請求項２１】複写ビットは、オリジナルデータビッ
トの少なくとも１つを１回以上複写する請求項１６に記
載の装置。
【請求項２２】複写ビットは、オリジナルデータビッ
トのあるものをオリジナルデータビットの他のものより
多く複写する請求項１６に記載の装置。