JPH11272828A - 集積回路を有するチップカ―ド - Google Patents

集積回路を有するチップカ―ド

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JPH11272828A
JPH11272828A JP11030024A JP3002499A JPH11272828A JP H11272828 A JPH11272828 A JP H11272828A JP 11030024 A JP11030024 A JP 11030024A JP 3002499 A JP3002499 A JP 3002499A JP H11272828 A JPH11272828 A JP H11272828A
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Abstract

(57)【要約】 【課題】 望ましくないアクセスをできるだけ確実に防
止する、マイクロプロセッサおよびメモリを有するチッ
プカードを提供する。 【解決手段】 マイクロプロセッサが複数のレジスタを
含み、これらのレジスタの内少なくともＰＳＷレジスタ
がプログラム状況ワードを含み、このプログラム状況ワ
ードにおいて、少なくとも１つの予め決められたモード
ビットの値がユーザモードまたはシステムモードを決定
し、前記ＰＳＷレジスタの少なくとも一部と、前記シス
テムモードにおいてのみ使用されるすべてのレジスタお
よびメモリセグメントとに対するアクセスを、前記モー
ドビットが前記ユーザモードを示す場合、禁止するよう
にした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サおよびメモリの形態における制御ユニットを設けた集
積回路を含むチップカードに関係する。
【０００２】
【従来の技術】この種のチップカードは、しばしば、当
該カードが秘密関連情報を含む用途に使用される。これ
は、例えば、預金残高または貸出し限度額、および個人
秘密番号も含む銀行カードの場合か、例えば個人秘密番
号の入力後のみに読み出し可能とすべき患者に関する秘
密情報を含む患者カードの場合である。さらに、これら
のようなカードは、与えられた部屋または建物へのアク
セスを制御するのにも使用される。あるチップカード
は、別個のユーザプログラムを前記メモリに含み、所望
のプログラムのみをアクセス可能にすることができ、複
数の用途に好適であることが望ましい。これらのような
場合において、あるユーザプログラムのデータおよび部
品に他のユーザプログラムによってアクセスできないこ
とが特に重要である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、明白
にあるユーザプログラムのデータの、他のユーザプログ
ラムまたは他の操作による読み出しまたは変更の目的の
ための、非承認すなわち望ましくないアクセスをできる
だけ確実に防止する、マイクロプロセッサおよびメモリ
を有するチップカードを提供することである。
【０００４】
【課題を解決するための手段】前記目的は、本発明によ
り、主として、プログラム状況ワードレジスタ（ＰＳＷ
レジスタ）が、値がユーザモードまたはシステムモード
を示す少なくとも１つのモードビットを含むことにおい
て達成される。前記ユーザモードにおいて、前記モード
ビットの対応するビット値は、前記ＰＳＷレジスタの少
なくとも一部と、前記システムモードにおいてのみ使用
されるすべてのレジスタおよびメモリセグメントとへの
アクセスを禁止する。したがって、秘密関連情報を含
む、すべてのこれらのようなレジスタおよびメモリに
は、前記システムモードにおいてのみアクセスすること
ができる。前記システムモードは、明らかに外部から読
み出しまたは変更ができない、常時格納されたプログラ
ムによって動作する。このプログラムは、関連した用途
に依存しない。
【０００５】これは、このようなシステムプログラム
を、リリースするために、その秘密関連機能に関して一
回のみテストすればよいという利点を提供する。銀行ま
たは健康保険会社のような適切な機関によって発生さ
れ、前記カードにロードされた、前記ユーザプログラム
を、この場合において特別にテストする必要はない。ア
プリケーションプログラムの枠組みにおける秘密データ
への各アクセスは、前記システムプログラムによって独
占的に起こる。前記システムプログラムは、すべての異
なったユーザプログラムが明確且つ確実に互いに分離さ
れ、ユーザプログラムが、どのような他のプログラムま
たはそこで使用されるデータにもアクセスできないこと
を保証する。
【０００６】ユーザプログラムにおいて使用される秘密
データの承認されたアクセスに対して、所定のジャンプ
が前記システムプログラムにおいて常にトリガされ、前
記モードビットを切り替える。全レジスタおよび全記憶
場所は、前記システムモードにおいてアクセス可能であ
る。他方において、しかしながら、前記システムモード
において、要求されたアクセスが実際に許可されるかど
うかを容易に検査することができる。このテストを、不
正なユーザによって不活性化することはできない。ま
た、すべてのデータ入力動作およびすべての出力動作
は、秘密データへのアクセスと等価である。
【０００７】記憶場所の禁止と、個々のユーザプログラ
ムに関する所定の記憶場所セグメントの解放とは、前記
メモリを、セグメントとも呼ばれる所定の区域に再分す
ることによって簡単に実現され、このとき、異なったユ
ーザプログラムは、異なったセグメントに実際に関係す
る。したがって、異なったユーザプログラムのメモリ区
域は、互いに確実に分離する。
【０００８】さらに、あるセグメント内で、このセグメ
ントの一部のみへのアクセスを可能にし、あるセグメン
ト内の境界アドレスを示す追加のレジスタを設けること
ができる。各アドレス、すなわち、最下位ビットを、こ
のようなレジスタの内容と自動的に比較する。これらの
レジスタは、再び前記システムモードにおいてのみ、読
み出すことができ、書き込むことができる。
【０００９】さらに、前記セグメントレジスタは、好適
には、書き込まれたデータと共にその値を前記記憶場所
に書き込まれたビットグループを格納する。このとき、
読み出しに応じて、前記記憶場所の対応する区域の内容
が、このビットグループに対応するかどうかを検査す
る。対応していない場合、読み出しを禁止する。
【００１０】ユーザプログラムが前記ユーザモードにお
いてレジスタまたは記憶場所にアクセスすることを望
み、このようなアクセスがこのユーザプログラムによっ
て許可されていない場合、特別なシステムメッセージの
代わりに、単に、空のメモリセル、すなわち、前記カー
ドの製造後に書き込まれていないセルに対応する値を出
力することができる。このようにして、不正なユーザ
は、彼または彼女が、実際に、空の記憶場所にアクセス
したのか、禁止された記憶場所にアクセスしたのかを認
識することができない。さらに、このような値は、前記
システムモードにおける無条件ジャンプに対応する。
【００１１】このようにして、すべての許可されないメ
モリ区域の禁止は、前記システムモードにおいてのみ変
更可能なレジスタによって起こる。これらのレジスタ
は、特別機能すなわちＳＦレジスタの少なくとも一部を
形成する。これらのレジスタを、当該レジスタ内のバス
を介して相互接続する。さらにこの内部レジスタバス
は、内部データバスに対するインタフェースを有し、こ
のインタフェースを経て、データを前記データバスから
前記レジスタに書き込みことができ、または、前記レジ
スタを前記データバスに対して読み出すことができる。
好適には、前記レジスタバスを、前記システムモードに
おいてのみ閉じられるスイッチによって再分する。これ
は、関連したレジスタと、したがって間接的にすべての
アクセス不可能な記憶場所とを禁止する、きわめて簡単
な可能性を構成する。
【００１２】
【発明の実施の形態】図１は、本発明にとって本質的に
重要な、マイクロプロセッサの部分を図式的に示す。デ
ータバスを経て所定のアドレスに設定することができ、
そうでない場合は自律的にカウントするプログラムカウ
ンタ１０を、多数のデータ線および制御線を含む内部バ
ス１１に接続する。明瞭にするために、この図および他
の図において、必要な制御信号を、前記プログラムカウ
ンタに対しても、他の要素に対しても示さない。
【００１３】プログラムカウンタ１０は、その内容をメ
モリ管理ユニットＭＭＵ １４に与え、メモリ管理ユニ
ットＭＭＵ １４は、メモリ２０にアドレス信号および
制御信号を、接続部１５を経て供給する。メモリ２０
は、実際には、複数のメモリユニット、すなわち、特
に、前記システムプログラムまたはその主要な部分のた
めのＲＯＭと、ユーザプログラムおよび、秘密番号のよ
うな所定の固定されたデータのためのＥＥＰＲＯＭと、
明白に、個々の処理ステップ中に中間結果を格納するた
めに働く揮発性ＲＡＭとから成る。これらの個々のメモ
リを、接続部１５を経て制御信号によって選択する。接
続部２９を経て、アドレスされた記憶場所から読み出し
たデータを出力し、書き込み可能な記憶場所に書き込む
べきデータを供給する。
【００１４】さらに、バス１１からのデータをアドレス
としてメモリ２０に供給するために、ＭＭＵ １４をバ
ス１１に直接接続する。さらに、ＭＭＵ １４を、簡単
にするために１つのブロックとして示したレジスタ１８
に接続し、このレジスタ１８は、メモリ２０におけるど
のユニットを選択すべきかについての指示と、加えて、
選択されたメモリユニットにおけるどのメモリ区域また
はアドレス区域がアドレスされるかについての指示とを
含む。この目的のため、明白に、前記ＥＥＰＲＯＭメモ
リユニットを、一般的にセグメントと呼ばれる区域に再
分する。各ユーザプログラムを、関連するユーザプログ
ラムが書き込まれるときに規定されるプログラム情報お
よびデータに関する１つ以上の所定のセグメントに割り
当てる。これらの割り当てを、以下に詳細に説明するよ
うに、前記システムプログラムによって独占的に変更す
ることができる。
【００１５】演算および論理ユニットＡＬＵ １２の入
力部をバス１１に接続する。明白に、演算ユニットおよ
び累算器と他のレジスタとを含む、このユニットの内部
構造は、それ自体既知であり、したがって詳細には示さ
ない。ユニット１２の結果を、バス１１に再び供給す
る。さらに、けた上げ信号、けたあふれ信号またはゼロ
値のような、計算の実行中に生じるいくつかの信号を、
接続部１３を経て、いわゆるプログラム状況ワードの一
部を含むレジスタ２６に供給する。前記プログラム状況
ワードの第２の部分を、レジスタ２８に格納する。
【００１６】例えば、本チップカードの外部から、また
は、本チップカード内、すなわち前記マイクロプロセッ
サと同じチップにおけるコプロセッサからの、データの
入力または出力のために、接続部２５を経て前記マイク
ロプロセッサの外部からロードすることができると共
に、データをこの外部に出力することもできるレジスタ
２４を設ける。
【００１７】レジスタ１８、２８および２４を、接続ユ
ニット３０に至る特別バス２３を介して相互接続する。
他のレジスタを、接続ユニット３０に続く点線によって
示すように、バス２３に接続してもよい。接続ユニット
３０を、前記プログラム状況ワードの一部のためのレジ
スタ２６に至る内部バス２１と、結合ユニット２２とに
も接続し、この結合ユニット２２は、別個には図示しな
い制御線を経て適切に駆動される場合、バス２１をバス
１１に接続する。バス２１および２３は、マイクロプロ
セッサにおける特別な機能レジスタに関する慣例的な内
部バスを構成する。これらの２つの部分は、接続ユニッ
ト３０が前記２つのバス部分を、線２７を経た制御によ
って相互接続する場合、単一のバスを構成する。
【００１８】制御線２７を、モードビットを含むレジス
タ２８の所定の部分に接続する。このビットの値は、前
記マイクロプロセッサが、前記システムモードにおいて
動作するか、前記ユーザモードにおいて動作するかを決
定する。このビットの値が前記システムモードを示す場
合、接続ユニット３０は、２つのバス部分２１および２
３を相互接続し、したがって単一のバスを形成するよう
に駆動され、この単一のバスを経て、図示したレジスタ
１８、２４、２６および２８や、図示しない可能な他の
レジスタのような、すべての特別機能レジスタが相互接
続される。前記ユーザモードにおけるモードビットの対
応する他のビットのため、接続ユニット３０は制御線２
７を介して駆動され、２つのバス部分２１および２３は
互いに分離する。このとき、バス２３に接続されたレジ
スタ１８、２８および２４と他のレジスタとには、もは
やアクセスすることができず、すなわち、書き込みも読
み出しもできない。
【００１９】前記ユーザモードからシステムモードへの
移行を、特別ジャンプ命令の制御の下で行ない、この特
別ジャンプ命令によって、レジスタ２８におけるモード
ビットを前記システムモードに切り替える。同時に、前
記システムプログラムの開始を要求し、変更することが
できないように、その主要な内容を固定する。前記シス
テムプログラムにおいて、例えば、レジスタ１８を変更
し、その後のユーザプログラム中の、他のメモリユニッ
トまたはメモリユニットにおける他のセグメントのアク
セスを可能にすることができる。前記システムプログラ
ムの終了時に、レジスタ２８におけるモードビットは再
び元に切り替えられ、したがって、バス２３に対する接
続部は、制御線２７を経て接続ユニット３０において再
び遮断され、その結果、この接続部に接続されているレ
ジスタには、もはやアクセスすることができなくなる。
【００２０】図２は、接続ユニット３０の構造のより詳
細な表現である。バス２１からバス２３へのデータの伝
送は、スイッチ３０２を経て起こり、バス２３からバス
２１へ伝送すべきデータは、スイッチ３０４を経て伝わ
る。スイッチ３０２および３０４を、共に制御線２７を
経て駆動する。図２に示すスイッチ３０２および３０４
の位置において、前記接続部は遮断され、固定されたデ
ータ値を有する線３０６から来るデータは、バス２１に
伝送される。このデータ値は、例えば、前記システムモ
ードへのジャンプを行なう前記ジャンプ命令の値に対応
する。したがって、許可されないレジスタに、ユーザプ
ログラムにおいて禁止された方法においてアクセスして
も、前記ジャンプ命令に対応する値が読み出される。こ
の値を命令として判断すべき場合、このような禁止され
たアクセスは、ユーザによって変更することができない
固定された命令列のみが実行される前記システムモード
へのジャンプを常にトリガする。
【００２１】図３は、ＭＭＵ １４のいくつかの部分の
より詳細な表現である。バス１１に対する接続部は、ア
ドレス計算機１４０に通じ、このアドレス計算機１４０
において、バス１１からのデータをアドレスとして、図
１におけるレジスタ１８から接続部１９を経て来る上位
アドレス部分と結合し、接続部１４１を経て出力するよ
うにする。接続部１４１は、ブロッキングユニット１４
４および比較器１４２に通じる。比較器１４２の第２入
力部をレジスタ３２の出力部に接続し、このレジスタ３
２を特別機能レジスタとしてバス２３にも接続し、前記
システムモードにおいてのみアクセス可能とし、前記シ
ステムモードにおいてアドレス制限に関する値をロード
することができる。前記アドレス制限を、好適には、接
続部１４１におけるアドレス対と比較し、前記アドレス
が予め決められた制限内にある場合、比較器１４２は、
線１４１を経てブロッキングユニット１４４を使用可能
にし、前記アドレスを図１のメモリ２０に接続部１５を
経て供給する。このようにして、関連したユーザプログ
ラムに関係するセグメントの一部へのアクセスを、前記
ユーザモードにおいて禁止することができる。
【００２２】禁止されたデータへのアクセスに対する他
の防衛を、図４において図式的に示す。図１のメモリ２
０の記憶場所の内容を読み出し、対応するデータを接続
部２９を経て出力する場合、前記データを比較器４２
と、さらにブロッキングユニット４０とに供給する。比
較器４２の他の入力部は、バス２３を経てロードされて
いるレジスタ１８からデータを受ける。比較器４２は、
接続部２９におけるデータワードの所定の部分が、レジ
スタ１８によって供給されるデータと一致することを検
査する。ブロッキングユニット４０は、一致する場合に
おいてのみ線４３を経て解放され、このとき、データ
は、接続部４５を経て出力される。このデータを、デー
タレジスタ４４に、分離して示さない制御線における適
切な制御信号に応じて書き込み、前記データレジスタ４
４が前記データをバス１１に供給するか、命令レジスタ
４６に書き込み、この命令レジスタが、このデータを命
令として命令デコーダ（図示せず）に供給する。
【００２３】データを、バス１１からデータレジスタ４
４を経て図１のメモリ２０に書き込むべき場合、このデ
ータを再びブロッキングユニット４０に伝送し、ブロッ
キングユニット４０において、接続部２９を経てメモリ
２０に書き込んだ後、レジスタ１８の内容と一致するデ
ータを追加する。結果として、このデータが、関連する
ユーザプログラム中に読み出されると、レジスタ１８の
内容との必要な一致が検知される。したがって、このテ
ストデータが異なった値を有する他のユーザプログラム
中、異なったユーザプログラムのデータにアクセスする
ことができない。
【００２４】図５は、保護されたシステム区域５０と、
保護されていないユーザ区域６０とへの再分を象徴的に
示す。ユーザ区域６０において、スタックメモリ６２お
よびプログラムカウンタ６４へのアクセスは可能であ
る。さらに、前記プログラム状況ワード用のレジスタ５
９の一方の半分は、前記ユーザ区域に対して利用可能で
ある。レジスタ５９の他方の部分は、システム区域５０
に対してのみ利用可能である。この部分において、シス
テムスタックメモリ５７０、５７１に、レジスタ５７を
経てアクセスすることができ、さらに、インタフェース
５２を経て、前記メモリにおける書き込み許可を制御す
るレジスタ５６や、メモリのアクセス用のレジスタ５５
や、入力／出力動作用レジスタ５４や、好適には同じチ
ップ上に設けられたコプロセッサ用のレジスタ５３のよ
うな特別機能レジスタにもアクセスすることができる。
この種の他のレジスタ（図示せず）を設けてもよい。
【００２５】システム区域５０において示したユニット
には、前記モードビットがセットされている場合にのみ
アクセスすることができる。前記ユーザ区域において、
ここに示したユニット６２および６４にアクセスするこ
とができるが、システム区域５０において示さないユニ
ットにはアクセスすることができない。
【００２６】図６は、プログラム状況ワード７０の構成
の一例を示す。セクション７２は、プログラム実行を検
査するのに使用できるビットを含み、これは、プログラ
ムの形成に顕著に重要である。セクション７３の内容
は、レジスタ選択のために働く。セクション７４の内容
は、割込み要求をマスクするために働く。これらのセク
ションは、前記システムモードにおいてのみ変更するこ
とができる前記プログラム状況ワードの半分に属する。
【００２７】二重線の後の部分を、前記ユーザモードに
おいて、読み出すことも変更することもでき、この部分
は、２つのセクション７５および７６を具え、これらの
セクションは、図１のＡＬＵ １２において生じるけた
上げ信号を格納する。セクション７７を、実際的に、前
記ユーザプログラムと別個に規定することができる。セ
クション７８は、図１のＡＬＵ １２においてけたあふ
れが生じたというメッセージを格納する。セクション７
９は、ＡＬＵ １２において否定的な結果が生じたこと
を示し、セクションは、計算中に値ゼロが生じたことを
示す。図１のＡＬＵ １２の信号のみがあるため、これ
らのセクションのアクセスも、前記ユーザモードにおい
て可能にしなければならない。
【図面の簡単な説明】
【図１】 チップカード用マイクロプロセッサの主要部
分のブロック図である。
【図２】 図１の一部を詳細に示す線図である。
【図３】 アドレス制限のテストに関するブロック図で
ある。
【図４】 記憶場所のテストに関するブロック図であ
る。
【図５】 保護されたシステム区域と、保護されていな
いユーザ区域とへの再分を象徴的に示す線図である。
【図６】 ２つの別個のレジスタにおけるプログラム状
況ワードの配置の一例を示す線図である。
【符号の説明】
１０、６４ プログラムカウンタ １１、２１ 内部バス １２ 論理ユニットＡＬＵ １３、１５、１９、２５、２９、４５、１４１ 接続部 １４ メモリ管理ユニットＭＭＵ １８、２４、２６、２８、３２、５７ レジスタ ２０ メモリ ２２ 結合ユニット ２３ 特別バス ２７ 制御線 ３０ 接続ユニット ４０、１４４ ブロッキングユニット ４２、１４２ 比較器 ４３、３０６ 線 ４４ データレジスタ ４６ 命令レジスタ ５０ システム区域 ５２ インタフェース ５３ コプロセッサ用レジスタ ５４ 入力／出力動作用レジスタ ５５ メモリアクセス用レジスタ ５６ 書き込み許可制御用レジスタ ５９ プログラム状況ワード用レジスタ ６０ ユーザ区域 ６２ スタックメモリ ７０ プログラム状況ワード １４０ アドレス計算機 ３０２、３０４ スイッチ ５７０、５７１ システムスタックメモリ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサと、アドレスを経て
    アクセスすることができる複数の記憶場所を持つ少なく
    とも１つのメモリとの形態における制御ユニットを設け
    た集積回路を含むチップカードであって、前記マイクロ
    プロセッサが複数のレジスタを含み、これらのレジスタ
    の内少なくともＰＳＷレジスタがプログラム状況ワード
    を含み、このプログラム状況ワードにおいて、少なくと
    も１つの予め決められたモードビットの値がユーザモー
    ドまたはシステムモードを決定し、前記ＰＳＷレジスタ
    の少なくとも一部と、前記システムモードにおいてのみ
    使用されるすべてのレジスタおよびメモリセグメントと
    に対するアクセスを、前記モードビットが前記ユーザモ
    ードを示す場合、禁止することを特徴とするチップカー
    ド。
  2. 【請求項２】 請求項１に記載のチップカードにおい
    て、前記ＰＳＷレジスタが、少なくとも１つの第１サブ
    レジスタと少なくとも１つの第２サブレジスタとから成
    り、前記第１サブレジスタが、前記モードビットと、複
    数のレジスタブロックから１つを選択することについて
    の情報とを含み、前記第１サブレジスタを、前記システ
    ムモードにおいてのみ、読み出し可能および変更可能と
    したことを特徴とするチップカード。
  3. 【請求項３】 請求項１または２に記載のチップカード
    において、前記ユーザモードにおいて生じる各割り込み
    要求が、前記モードビットを切り替える前記システムモ
    ードへのジャンプをトリガし、入力／出力動作と、前記
    マイクロプロセッサに結合された制御回路の制御とのた
    めに働くすべてのレジスタを、前記システムモードにお
    いてのみ使用するようにしたことを特徴とするチップカ
    ード。
  4. 【請求項４】 請求項１ないし３のいずれか１項に記載
    のチップカードにおいて、前記レジスタの少なくとも１
    つを、現在実行されているプログラムに関するデータを
    含んでいるメモリセグメントのアドレスを含む第１セグ
    メントアドレスレジスタとし、少なくとも１つの他のレ
    ジスタを、好適には他のメモリセグメントのアドレスを
    含む第２セグメントアドレスレジスタとし、前記第１お
    よび第２セグメントアドレスレジスタの変更を、前記ユ
    ーザモードにおいて禁止するようにしたことを特徴とす
    るチップカード。
  5. 【請求項５】 請求項１ないし４のいずれか１項に記載
    のチップカードにおいて、他のレジスタをアドレスレジ
    スタとし、これらのアドレスレジスタの各々が、前記セ
    グメントアドレスレジスタによって示されるメモリ区域
    内の個々のアドレスを示し、各々のアドレスレジスタ
    が、前記システムモードにおいてのみ変更することがで
    きると共に少なくとも前記アドレスの最上位ビットおよ
    びテスト情報を含む関連する補助アドレスレジスタを有
    し、前記補助アドレスレジスタのテスト情報を、アドレ
    スされた記憶場所の予め決められたビット場所から読み
    出された情報と比較し、前記ユーザモードにおいて、ア
    ドレスされた記憶場所から読み出された情報の更なる輸
    送、または、アドレスされた記憶場所の情報の変更を、
    前記テスト情報と読み出された情報とが一致した場合に
    のみ可能にするする比較器を設けたことを特徴とするチ
    ップカード。
  6. 【請求項６】 請求項１ないし５のいずれか１項に記載
    のチップカードにおいて、前記ユーザモードにおいてア
    ドレスされ、前記システムモードにおいてのみ使用され
    るレジスタが、好適には前記集積回路の製造後に変更さ
    れていない記憶場所のビットパターンである、予め決め
    られたビットパターンのみを出力するようにしたことを
    特徴とするチップカード。
  7. 【請求項７】 請求項１ないし６のいずれか１項に記載
    のチップカードにおいて、前記レジスタを、バスを経
    て、前記マイクロプロセッサの回路の残りの部分に、前
    記システムモードにおいてのみ使用されるレジスタを前
    記マイクロプロセッサから離れたバスの端において配置
    し、前記モードビットによってのみ制御される抑止ゲー
    トを前記バスにおいて前記レジスタの前に置かれるよう
    に挿入するようにして接続したことを特徴とするチップ
    カード。
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