JPH11273255A - ディスク記憶装置 - Google Patents
ディスク記憶装置Info
- Publication number
- JPH11273255A JPH11273255A JP10071694A JP7169498A JPH11273255A JP H11273255 A JPH11273255 A JP H11273255A JP 10071694 A JP10071694 A JP 10071694A JP 7169498 A JP7169498 A JP 7169498A JP H11273255 A JPH11273255 A JP H11273255A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- storage device
- disk storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/005—Reproducing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
- H04L2025/03439—Fixed structures
- H04L2025/03445—Time domain
- H04L2025/03464—Neural networks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- Artificial Intelligence (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Health & Medical Sciences (AREA)
- General Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【課題】再生信号処理回路を有するディスク記憶装置に
おいて、ＭＬＰ型波形等化回路を使用して再生信号の非
線形歪み成分の影響を除去してデータ検出誤り率を抑制
できると共に、回路規模と処理時間の増大化を抑制でき
るようにして、高容量でかつ高性能のディスク記憶装置
を提供することにある。 【解決手段】多層パーセプトロン型ニューラルネットワ
ーク方式（ＭＬＰ型）の等化回路において、入力層と各
中間ノード間の結合の重み付け係数を算出しかつ各中間
ノードで共用されるように構成された演算回路６０を有
する。具体的には、当該演算回路６０は、入力信号の複
数通りの倍数値を算出するためのレジスタ回路６１およ
び当該レジスタ回路６１の出力を加算するための加算回
路６２を有する。
おいて、ＭＬＰ型波形等化回路を使用して再生信号の非
線形歪み成分の影響を除去してデータ検出誤り率を抑制
できると共に、回路規模と処理時間の増大化を抑制でき
るようにして、高容量でかつ高性能のディスク記憶装置
を提供することにある。 【解決手段】多層パーセプトロン型ニューラルネットワ
ーク方式（ＭＬＰ型）の等化回路において、入力層と各
中間ノード間の結合の重み付け係数を算出しかつ各中間
ノードで共用されるように構成された演算回路６０を有
する。具体的には、当該演算回路６０は、入力信号の複
数通りの倍数値を算出するためのレジスタ回路６１およ
び当該レジスタ回路６１の出力を加算するための加算回
路６２を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、記録媒体としてデ
ィスクを使用し、光学的、磁気的または光磁気的なデー
タの記録再生を行なうディスク記憶装置に関し、特にデ
ータ再生動作に使用する信号処理回路に関する。
ィスクを使用し、光学的、磁気的または光磁気的なデー
タの記録再生を行なうディスク記憶装置に関し、特にデ
ータ再生動作に使用する信号処理回路に関する。
【０００２】
【従来の技術】従来、光学的、磁気的、または光磁気的
にデータをディスク（記憶媒体）上に記録しかつ再生す
るディスク記憶装置では、リードヘッド（リード／ライ
ト兼用のヘッドも含む）によりディスクから読出された
再生信号（リード信号）からデータ（ディスク上に記録
したデータ）を再生する（復号化する）ための再生信号
処理回路が設けられている。ディスク記憶装置として
は、具体的にはハードディスクドライブ（ＨＤＤ）と呼
ばれる磁気ディスク装置、光ディスク装置、および光磁
気ディスク装置がある。また、再生信号処理回路は具体
的には、リード／ライト回路として記録再生機能が一体
的に含まれた専用ＩＣにより構成されている場合が多
い。
にデータをディスク（記憶媒体）上に記録しかつ再生す
るディスク記憶装置では、リードヘッド（リード／ライ
ト兼用のヘッドも含む）によりディスクから読出された
再生信号（リード信号）からデータ（ディスク上に記録
したデータ）を再生する（復号化する）ための再生信号
処理回路が設けられている。ディスク記憶装置として
は、具体的にはハードディスクドライブ（ＨＤＤ）と呼
ばれる磁気ディスク装置、光ディスク装置、および光磁
気ディスク装置がある。また、再生信号処理回路は具体
的には、リード／ライト回路として記録再生機能が一体
的に含まれた専用ＩＣにより構成されている場合が多
い。
【０００３】再生信号処理回路は大別して、ヘッドから
読出された再生信号を増幅するアンプ回路と、再生信号
波形を波形等化する波形等化回路と、データ検出処理
（２値化の識別処理）を行なうためのデータ検出回路
と、記録データに復号化するためのデコーダ（復号化回
路）とから構成されている。
読出された再生信号を増幅するアンプ回路と、再生信号
波形を波形等化する波形等化回路と、データ検出処理
（２値化の識別処理）を行なうためのデータ検出回路
と、記録データに復号化するためのデコーダ（復号化回
路）とから構成されている。
【０００４】波形等化回路は、ディスク上にデータを記
録するときに記録チャネル（記録媒体／ヘッドからなる
系）を通過した結果により生じた波形の歪みを補正し、
データ検出処理における検出誤り率を許容範囲内にする
ために設けられている。従来では、記録チャネルを線形
系にモデル化して、再生信号の線形的な歪みを補正する
線形等化方式が採用されている。具体的には、記録チャ
ネルの特性変化に適応的に追従する適応型ディジタルフ
ィルタが採用されることが多い。
録するときに記録チャネル（記録媒体／ヘッドからなる
系）を通過した結果により生じた波形の歪みを補正し、
データ検出処理における検出誤り率を許容範囲内にする
ために設けられている。従来では、記録チャネルを線形
系にモデル化して、再生信号の線形的な歪みを補正する
線形等化方式が採用されている。具体的には、記録チャ
ネルの特性変化に適応的に追従する適応型ディジタルフ
ィルタが採用されることが多い。
【０００５】データ検出回路としては、近年ではＰＲＭ
Ｌ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕ
ｍ Ｌｉｋｅｌｉｈｏｏｄ）方式の信号処理技術が採用
されつつある。このＰＲＭＬ方式は、再生信号波形の前
後の相関を利用してシーケンス的にデータを検出する方
式であり、具体的にはビタビデコーダを使用する。
Ｌ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕ
ｍ Ｌｉｋｅｌｉｈｏｏｄ）方式の信号処理技術が採用
されつつある。このＰＲＭＬ方式は、再生信号波形の前
後の相関を利用してシーケンス的にデータを検出する方
式であり、具体的にはビタビデコーダを使用する。
【０００６】近年、ディスク記憶装置の記憶容量の大容
量化を図るために、例えばＨＤＤでは数Ｇビット／平方
インチのような高記録密度化が実現されている。このよ
うな高記録密度では、従来の記録チャネルの応答特性
が、ディスク上に記録したバイナリ・データに対して線
形的なモデルを設定することは不可能であり、非線形的
要素を考慮する必要がある。ここで、非線形な歪みの割
合が大きくなると、線形的等化回路では等化残留誤差が
増大し、データ検出処理において許容範囲内の検出誤り
率を確保することは困難となる。
量化を図るために、例えばＨＤＤでは数Ｇビット／平方
インチのような高記録密度化が実現されている。このよ
うな高記録密度では、従来の記録チャネルの応答特性
が、ディスク上に記録したバイナリ・データに対して線
形的なモデルを設定することは不可能であり、非線形的
要素を考慮する必要がある。ここで、非線形な歪みの割
合が大きくなると、線形的等化回路では等化残留誤差が
増大し、データ検出処理において許容範囲内の検出誤り
率を確保することは困難となる。
【０００７】再生信号波形の非線形的な歪みを等化する
方式としては、階層型ネットワークまたは多層パーセプ
トロン（ｍｕｔｉｌａｙｅｒ ｐｅｒｃｅｐｔｒｏｎ型
ニューラルネットワーク方式（以下ＭＬＰ型と呼ぶ）を
利用した波形等化回路が提案されている（例えば特願平
８−２５９８６６号公報を参照）。従来の再生信号処理
回路では、当該ＭＬＰ型波形等化回路により非線形の波
形歪みが除去された再生信号は、従来のデータ検出回路
によりデータ検出処理が実行されている。
方式としては、階層型ネットワークまたは多層パーセプ
トロン（ｍｕｔｉｌａｙｅｒ ｐｅｒｃｅｐｔｒｏｎ型
ニューラルネットワーク方式（以下ＭＬＰ型と呼ぶ）を
利用した波形等化回路が提案されている（例えば特願平
８−２５９８６６号公報を参照）。従来の再生信号処理
回路では、当該ＭＬＰ型波形等化回路により非線形の波
形歪みが除去された再生信号は、従来のデータ検出回路
によりデータ検出処理が実行されている。
【０００８】ここで、従来の再生信号処理回路で使用さ
れているＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ）型線形等化回路は、例えば図６に示すよ
うな構成である。即ち、チャネルクロック周期と同じ遅
延時間を有する遅延素子２０を直列に接続した構成の複
数タップの遅延回路、乗算回路２１、および加算回路２
２からなる。各乗算回路２１は、各タップからの遅延さ
れた信号（信号サンプル値Ｓn,k）に等化係数Ｗn（ゲイ
ン）を乗算して出力する。加算回路２２は各乗算回路２
１の出力を加算して、線形等化回路の出力値ｙｋを出力
する。
れているＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ）型線形等化回路は、例えば図６に示すよ
うな構成である。即ち、チャネルクロック周期と同じ遅
延時間を有する遅延素子２０を直列に接続した構成の複
数タップの遅延回路、乗算回路２１、および加算回路２
２からなる。各乗算回路２１は、各タップからの遅延さ
れた信号（信号サンプル値Ｓn,k）に等化係数Ｗn（ゲイ
ン）を乗算して出力する。加算回路２２は各乗算回路２
１の出力を加算して、線形等化回路の出力値ｙｋを出力
する。
【０００９】一方、ＭＬＰ型波形等化回路は、例えば図
７に示すような構成である。ここで、図７に示す中間ノ
ード３１の構成は、前記の図６に示すＦＩＲ型線形等化
回路とほぼ同様である。即ち、チャネルクロック周期と
同じ遅延時間を有する遅延素子２０を直列に接続した構
成の複数タップの遅延回路に信号を入力し、各タップか
らの遅延された信号に重み付け係数を乗算した結果を全
て加算している。ＭＬＰ型波形等化回路は、ＦＩＲ型線
形等化回路とは異なり、全てを加算した結果を、図５に
示すようなシグモイド関数（ｓｉｇｍｏｉｄ ｆｕｎｃ
ｔｉｏｎ）と呼ばれる非線形関数で評価した値を中間ノ
ードの出力とする。
７に示すような構成である。ここで、図７に示す中間ノ
ード３１の構成は、前記の図６に示すＦＩＲ型線形等化
回路とほぼ同様である。即ち、チャネルクロック周期と
同じ遅延時間を有する遅延素子２０を直列に接続した構
成の複数タップの遅延回路に信号を入力し、各タップか
らの遅延された信号に重み付け係数を乗算した結果を全
て加算している。ＭＬＰ型波形等化回路は、ＦＩＲ型線
形等化回路とは異なり、全てを加算した結果を、図５に
示すようなシグモイド関数（ｓｉｇｍｏｉｄ ｆｕｎｃ
ｔｉｏｎ）と呼ばれる非線形関数で評価した値を中間ノ
ードの出力とする。
【００１０】さらに、ＭＬＰ型波形等化回路は、相互に
接続関係をもたない入力側の層を共有する中間ノードの
集合で構成される中間層の数、および１つの層を構成す
る中間ノードの数は、等化回路に要求される等化性能に
応じて決定される。図７は、簡単化のために中間層は１
層で、中間ノードの数がｊ個の場合を想定している。遅
延線に最も近い中間層以外の中間層のノードは、１段下
の中間層の各中間ノードの出力に等化係数を乗算した結
果の全てを加算して、その加算結果を図５に示すシグモ
イド関数で評価した値を出力する。出力ノード３０は、
１段下の中間層の各中間ノードの出力に等化係数を乗算
した結果の全てを加算して、その加算結果（ｄk）をそ
のまま出力する。
接続関係をもたない入力側の層を共有する中間ノードの
集合で構成される中間層の数、および１つの層を構成す
る中間ノードの数は、等化回路に要求される等化性能に
応じて決定される。図７は、簡単化のために中間層は１
層で、中間ノードの数がｊ個の場合を想定している。遅
延線に最も近い中間層以外の中間層のノードは、１段下
の中間層の各中間ノードの出力に等化係数を乗算した結
果の全てを加算して、その加算結果を図５に示すシグモ
イド関数で評価した値を出力する。出力ノード３０は、
１段下の中間層の各中間ノードの出力に等化係数を乗算
した結果の全てを加算して、その加算結果（ｄk）をそ
のまま出力する。
【００１１】
【発明が解決しようとする課題】前述したように、ディ
スク記憶装置では高記録密度化に伴って、ディスクから
データを再生するときの再生信号波形に含まれる歪み成
分に占める非線形的な歪み成分が無視できない程度まで
増大している。このため、非線形的な歪み成分を除去す
るための非線形の波形等化処理の必要性が大きくなって
いる。このため、再生信号処理回路では、ＭＬＰ型波形
等化回路が線形等化回路と共に使用されることが一般的
になる。しかしながら、ＭＬＰ型波形等化回路では、図
７に示すように、最下位層の各中間ノードの入力側の遅
延線は各中間ノードで共有できるが、最下位層の中間ノ
ードを構成するだけでも、入力遅延線のタップ数と中間
ノード数を掛けた分の乗算回路（２１）が必要となる。
このため、従来の線形等化回路と比較して、ＭＬＰ型波
形等化回路の回路規模は大きくなる。また、ＭＬＰ型波
形等化回路は少なくとも１つの中間層を有することにな
るから、乗算回路の段数の増加や、シグモイド関数の参
照を伴うための処理時間の増大を招く。
スク記憶装置では高記録密度化に伴って、ディスクから
データを再生するときの再生信号波形に含まれる歪み成
分に占める非線形的な歪み成分が無視できない程度まで
増大している。このため、非線形的な歪み成分を除去す
るための非線形の波形等化処理の必要性が大きくなって
いる。このため、再生信号処理回路では、ＭＬＰ型波形
等化回路が線形等化回路と共に使用されることが一般的
になる。しかしながら、ＭＬＰ型波形等化回路では、図
７に示すように、最下位層の各中間ノードの入力側の遅
延線は各中間ノードで共有できるが、最下位層の中間ノ
ードを構成するだけでも、入力遅延線のタップ数と中間
ノード数を掛けた分の乗算回路（２１）が必要となる。
このため、従来の線形等化回路と比較して、ＭＬＰ型波
形等化回路の回路規模は大きくなる。また、ＭＬＰ型波
形等化回路は少なくとも１つの中間層を有することにな
るから、乗算回路の段数の増加や、シグモイド関数の参
照を伴うための処理時間の増大を招く。
【００１２】そこで、本発明の目的は、再生信号処理回
路を有するディスク記憶装置において、ＭＬＰ型波形等
化回路を使用して再生信号の非線形歪み成分の影響を除
去してデータ検出誤り率を抑制できると共に、回路規模
と処理時間の増大化を抑制できるようにして、高容量で
かつ高性能のディスク記憶装置を提供することにある。
路を有するディスク記憶装置において、ＭＬＰ型波形等
化回路を使用して再生信号の非線形歪み成分の影響を除
去してデータ検出誤り率を抑制できると共に、回路規模
と処理時間の増大化を抑制できるようにして、高容量で
かつ高性能のディスク記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、例えば光ディ
スク装置に適用し、データの高記録密度化に伴ってデー
タの再生動作時に、再生信号に含まれる非線形歪み成分
を補正するためのディジタル信号処理手段を備えたディ
スク記憶装置である。本装置のディジタル信号処理手段
は、Ａ／Ｄ変換手段により変換されたディジタル信号を
入力して所定のディジタル信号処理を実行する多層パー
セプトロン型ニューラルネットワーク方式（ＭＬＰ型）
であり、入力信号を入力するための入力層、複数の中間
ノードを有する中間層、及び出力信号を出力する出力層
を有し、入力層と各中間ノード間の結合の重み付け係数
を算出しかつ各中間ノードで共用されるように構成され
た演算回路を有する。具体的には、当該演算回路は、入
力信号の複数通りの倍数値を算出するためのレジスタ手
段および当該レジスタ手段の出力を加算するための加算
手段を有し、各中間ノードで共用される入力側演算回路
を構成する。
スク装置に適用し、データの高記録密度化に伴ってデー
タの再生動作時に、再生信号に含まれる非線形歪み成分
を補正するためのディジタル信号処理手段を備えたディ
スク記憶装置である。本装置のディジタル信号処理手段
は、Ａ／Ｄ変換手段により変換されたディジタル信号を
入力して所定のディジタル信号処理を実行する多層パー
セプトロン型ニューラルネットワーク方式（ＭＬＰ型）
であり、入力信号を入力するための入力層、複数の中間
ノードを有する中間層、及び出力信号を出力する出力層
を有し、入力層と各中間ノード間の結合の重み付け係数
を算出しかつ各中間ノードで共用されるように構成され
た演算回路を有する。具体的には、当該演算回路は、入
力信号の複数通りの倍数値を算出するためのレジスタ手
段および当該レジスタ手段の出力を加算するための加算
手段を有し、各中間ノードで共用される入力側演算回路
を構成する。
【００１４】このような構成により、各中間ノードの入
力側の結合の重み付け係数を算出するための演算回路を
共用化することにより、従来のＭＬＰ型波形等化回路と
比較して、乗算回路数を減少させることが可能となる。
この場合、ＭＬＰ型波形等化回路には、各中間ノードの
出力はシグモイド関数と呼ばれる非線形関数で評価した
値となるため、乗算回路の等化係数の精度を落としても
等化性能が劣化しにくい特質がある。例えば等化係数と
して２のべき乗または２つの２のべき乗を加算した値し
か取らないことも実用的には可能である。
力側の結合の重み付け係数を算出するための演算回路を
共用化することにより、従来のＭＬＰ型波形等化回路と
比較して、乗算回路数を減少させることが可能となる。
この場合、ＭＬＰ型波形等化回路には、各中間ノードの
出力はシグモイド関数と呼ばれる非線形関数で評価した
値となるため、乗算回路の等化係数の精度を落としても
等化性能が劣化しにくい特質がある。例えば等化係数と
して２のべき乗または２つの２のべき乗を加算した値し
か取らないことも実用的には可能である。
【００１５】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本実施形態に関係する光ディ
スク装置の要部を示すブロック図であり、図２は本実施
形態に関係するＦＩＲ型線形等化回路の構成を示すブロ
ック図であり、図３及び図４は本実施形態に関係するＭ
ＬＰ型構成の信号処理回路の構成を示すブロック図であ
る。 （装置の構成）本実施形態はディスク記憶装置として、
記録再生型の光ディスク装置に適用することを想定して
いる。光ディスク装置は、図１に示すように、記録媒体
である書換え可能な光ディスク１と、光ピックアップ３
と、データ再生系と、データ記録系と、ドライブコント
ローラ１２と、インターフェース１３とを有する。光デ
ィスク１はスピンドルモータ２により回転駆動してい
る。光ピックアップ３はサーボモータ４により移動調整
されて、レーザドライバ１５による駆動で光ディスク１
にレーザ光を照射し、光学的に情報の記録再生を行な
う。スピンドルモータ２とサーボモータ４は、ドライブ
コントローラ１２により駆動制御回路１４を介して駆動
制御される。
の形態を説明する。図１は本実施形態に関係する光ディ
スク装置の要部を示すブロック図であり、図２は本実施
形態に関係するＦＩＲ型線形等化回路の構成を示すブロ
ック図であり、図３及び図４は本実施形態に関係するＭ
ＬＰ型構成の信号処理回路の構成を示すブロック図であ
る。 （装置の構成）本実施形態はディスク記憶装置として、
記録再生型の光ディスク装置に適用することを想定して
いる。光ディスク装置は、図１に示すように、記録媒体
である書換え可能な光ディスク１と、光ピックアップ３
と、データ再生系と、データ記録系と、ドライブコント
ローラ１２と、インターフェース１３とを有する。光デ
ィスク１はスピンドルモータ２により回転駆動してい
る。光ピックアップ３はサーボモータ４により移動調整
されて、レーザドライバ１５による駆動で光ディスク１
にレーザ光を照射し、光学的に情報の記録再生を行な
う。スピンドルモータ２とサーボモータ４は、ドライブ
コントローラ１２により駆動制御回路１４を介して駆動
制御される。
【００１６】データ記録系はレーザドライバ１５および
変調回路１６を有する。変調回路１６は、ドライブコン
トローラ１２から送出された記録データを所定の符号ビ
ット列に変換する符号化処理を実行する。レーザドライ
バ１５は、変調回路１６から出力された符号ビット列に
従ったマークをディスク１上に記録するように光ピック
アップ３を駆動する。
変調回路１６を有する。変調回路１６は、ドライブコン
トローラ１２から送出された記録データを所定の符号ビ
ット列に変換する符号化処理を実行する。レーザドライ
バ１５は、変調回路１６から出力された符号ビット列に
従ったマークをディスク１上に記録するように光ピック
アップ３を駆動する。
【００１７】データ再生系（再生信号処理回路）は、プ
リアンプ５と、可変利得増幅器（ＶＧＡ）６と、Ａ／Ｄ
変換回路７と、線形等化回路８と、多層パーセプトロン
型ニューラルネットワーク方式（ＭＬＰ型）の信号処理
回路（波形等化回路）９と、データ検出回路１０と、デ
コーダ１１とを有する。プリアンプ５とＶＧＡ６は光ピ
ックアップ３により読出された再生信号を増幅する。Ａ
／Ｄ変換回路７は増幅された再生信号を離散時間の量子
化サンプル値であるディジタル信号に変換する。
リアンプ５と、可変利得増幅器（ＶＧＡ）６と、Ａ／Ｄ
変換回路７と、線形等化回路８と、多層パーセプトロン
型ニューラルネットワーク方式（ＭＬＰ型）の信号処理
回路（波形等化回路）９と、データ検出回路１０と、デ
コーダ１１とを有する。プリアンプ５とＶＧＡ６は光ピ
ックアップ３により読出された再生信号を増幅する。Ａ
／Ｄ変換回路７は増幅された再生信号を離散時間の量子
化サンプル値であるディジタル信号に変換する。
【００１８】線形等化回路８は、ＭＬＰ型の信号処理回
路９の等化性能を補強するための回路であり、ディジタ
ルフィルタの一種である。ＭＬＰ型の信号処理回路９
は、図３及び図４に示すように、再生信号から非線形歪
み成分を除去し、データ検出回路１０でのデータ検出処
理に適した特性に信号を等化するための３層パーセプト
ロン（ｐｅｒｃｅｐｔｒｏｎ）型の非線形等化回路を構
成する。データ検出回路１０は、例えばパーシャル・レ
スポンスで等化した再生信号波形からデータを検出する
最尤系列推定方式の信号処理回路であり、具体的にはビ
タビ（ｖｉｔｅｒｂｉ）デコーダからなる。デコーダ１
１は、データ検出回路１０により検出された符号ビット
列を元のデータ（記録データ）に復元する。
路９の等化性能を補強するための回路であり、ディジタ
ルフィルタの一種である。ＭＬＰ型の信号処理回路９
は、図３及び図４に示すように、再生信号から非線形歪
み成分を除去し、データ検出回路１０でのデータ検出処
理に適した特性に信号を等化するための３層パーセプト
ロン（ｐｅｒｃｅｐｔｒｏｎ）型の非線形等化回路を構
成する。データ検出回路１０は、例えばパーシャル・レ
スポンスで等化した再生信号波形からデータを検出する
最尤系列推定方式の信号処理回路であり、具体的にはビ
タビ（ｖｉｔｅｒｂｉ）デコーダからなる。デコーダ１
１は、データ検出回路１０により検出された符号ビット
列を元のデータ（記録データ）に復元する。
【００１９】ドライブコントローラ１２は、装置のメイ
ン制御装置であり、インターフェース１３を介して例え
ばパーソナルコンピュータやテレビジョン受信機と接続
し、記録再生データの転送制御を実行する。なお、本装
置には、図示しないが映像情報の記録再生動作に必要な
動画圧縮回路、動画伸長回路、および復調回路１０によ
り復調されたデータの誤り検出訂正処理を行なう誤り検
出訂正回路も含まれている。 （ＭＬＰ型の信号処理回路９の構成）本実施形態のＭＬ
Ｐ型の信号処理回路９は、図３と図４に示すように、便
宜的に３層のＭＬＰ型のディジタル信号処理回路であ
り、非線形歪み成分を除去するための非線形波形等化回
路として機能することを想定している。
ン制御装置であり、インターフェース１３を介して例え
ばパーソナルコンピュータやテレビジョン受信機と接続
し、記録再生データの転送制御を実行する。なお、本装
置には、図示しないが映像情報の記録再生動作に必要な
動画圧縮回路、動画伸長回路、および復調回路１０によ
り復調されたデータの誤り検出訂正処理を行なう誤り検
出訂正回路も含まれている。 （ＭＬＰ型の信号処理回路９の構成）本実施形態のＭＬ
Ｐ型の信号処理回路９は、図３と図４に示すように、便
宜的に３層のＭＬＰ型のディジタル信号処理回路であ
り、非線形歪み成分を除去するための非線形波形等化回
路として機能することを想定している。
【００２０】入力信号（信号サンプル値Ｚk）は、図４
に示すように、４ビット（Ｂ３，Ｂ２，Ｂ１，Ｂ０）の
ディジタルデータであると仮定する。また、後述する中
間ノード６６の入力側の結合の重み付け係数は、２のべ
き乗または２つの２のべき乗を加え合わせた値しか取ら
ないとする。さらに、入力層の遅延回路６３のタップ数
は「ｑ＋１」個であり、中間ノード数は「ｊ＋１」個で
あるとする。
に示すように、４ビット（Ｂ３，Ｂ２，Ｂ１，Ｂ０）の
ディジタルデータであると仮定する。また、後述する中
間ノード６６の入力側の結合の重み付け係数は、２のべ
き乗または２つの２のべき乗を加え合わせた値しか取ら
ないとする。さらに、入力層の遅延回路６３のタップ数
は「ｑ＋１」個であり、中間ノード数は「ｊ＋１」個で
あるとする。
【００２１】入力層６０は、全ての中間ノード６６で共
用されるように構成されており、レジスタ回路６１及び
複数の加算器６２からなる加算回路を有する。中間ノー
ド６６は、直列接続の複数の遅延回路６３と、複数の加
算器６４と、入力値をシグモイド関数で評価して出力す
る演算回路６５とを有する。
用されるように構成されており、レジスタ回路６１及び
複数の加算器６２からなる加算回路を有する。中間ノー
ド６６は、直列接続の複数の遅延回路６３と、複数の加
算器６４と、入力値をシグモイド関数で評価して出力す
る演算回路６５とを有する。
【００２２】さらに、信号処理回路９は、各中間ノード
６６の出力と等化係数Ｗ0〜Ｗjとを乗算する各乗算回路
６７および各乗算回路６７を加算して出力値ｄkを出力
するための出力ノード６８を有する。
６６の出力と等化係数Ｗ0〜Ｗjとを乗算する各乗算回路
６７および各乗算回路６７を加算して出力値ｄkを出力
するための出力ノード６８を有する。
【００２３】レジスタ回路６１は、図４に示すように、
４個のレジスタ６ａ〜６ｄから構成されている。各レジ
スタ６ａ〜６ｄは、入力信号であるサンプル値Ｚkをそ
れぞれ１ビットづつシフトしてラッチする。即ち、各レ
ジスタ６ａ〜６ｄには、入力サンプル値Ｚkの１倍、２
倍、４倍、８倍の各倍数の値がセットされることにな
る。加算回路は、各レジスタ６ａ〜６ｄの出力と２つの
レジスタ出力とを加算器６２とを加算する。これによ
り、加算回路は、サンプル値Ｚkに対して１０通りの倍
数（Ｘ１〜Ｘ６，Ｘ８〜Ｘ１０，Ｘ１２）を生成する。 （本実施形態の作用効果）ここで、図６に示すＦＩＲ型
線形等化回路と、図２に示すＦＩＲ型線形等化回路とで
は、原理的には同一入力に対して同一の出力ｙkを得る
ことができる。図６に示すＦＩＲ型線形等化回路の構成
では、各乗算回路２１に入力される信号の値と等化係数
Ｗ0〜Ｗnの値が全て異なる。これに対して、図２に示す
ＦＩＲ型線形等化回路の構成では、各乗算回路４１には
全て同一の入力値が入力される。前述したように、ＭＬ
Ｐ型等化回路では、最下位層の中間層の構成はＦＩＲ型
線形等化回路とほぼ同じであるため、図２に示すＦＩＲ
型線形等化回路の構成を適用することが可能である。
４個のレジスタ６ａ〜６ｄから構成されている。各レジ
スタ６ａ〜６ｄは、入力信号であるサンプル値Ｚkをそ
れぞれ１ビットづつシフトしてラッチする。即ち、各レ
ジスタ６ａ〜６ｄには、入力サンプル値Ｚkの１倍、２
倍、４倍、８倍の各倍数の値がセットされることにな
る。加算回路は、各レジスタ６ａ〜６ｄの出力と２つの
レジスタ出力とを加算器６２とを加算する。これによ
り、加算回路は、サンプル値Ｚkに対して１０通りの倍
数（Ｘ１〜Ｘ６，Ｘ８〜Ｘ１０，Ｘ１２）を生成する。 （本実施形態の作用効果）ここで、図６に示すＦＩＲ型
線形等化回路と、図２に示すＦＩＲ型線形等化回路とで
は、原理的には同一入力に対して同一の出力ｙkを得る
ことができる。図６に示すＦＩＲ型線形等化回路の構成
では、各乗算回路２１に入力される信号の値と等化係数
Ｗ0〜Ｗnの値が全て異なる。これに対して、図２に示す
ＦＩＲ型線形等化回路の構成では、各乗算回路４１には
全て同一の入力値が入力される。前述したように、ＭＬ
Ｐ型等化回路では、最下位層の中間層の構成はＦＩＲ型
線形等化回路とほぼ同じであるため、図２に示すＦＩＲ
型線形等化回路の構成を適用することが可能である。
【００２４】従って、最下位層の中間ノードの入力側に
接続された全ての乗算回路において、一方の入力値を同
じにすることが可能となる。最下位層の中間ノードの入
力側に接続された乗算回路の総数は、遅延回路のタップ
数と中間ノード数とを掛けた値である。この場合、これ
らの乗算回路の等化係数の値は、複数の乗算回路で同じ
である場合も多い。図６に示すＦＩＲ型線形等化回路の
構成では、入力信号のタップ位置が異なる場合があるの
で、必ずしも乗算回路を共通にすることはできない。こ
れに対して、図２に示すＦＩＲ型線形等化回路の構成で
は乗算回路を必ず共用できるため、乗算回路の数をその
共用分だけ減少させることができる。
接続された全ての乗算回路において、一方の入力値を同
じにすることが可能となる。最下位層の中間ノードの入
力側に接続された乗算回路の総数は、遅延回路のタップ
数と中間ノード数とを掛けた値である。この場合、これ
らの乗算回路の等化係数の値は、複数の乗算回路で同じ
である場合も多い。図６に示すＦＩＲ型線形等化回路の
構成では、入力信号のタップ位置が異なる場合があるの
で、必ずしも乗算回路を共通にすることはできない。こ
れに対して、図２に示すＦＩＲ型線形等化回路の構成で
は乗算回路を必ず共用できるため、乗算回路の数をその
共用分だけ減少させることができる。
【００２５】さらに、図６に示すＦＩＲ型線形等化回路
の構成では、加算回路２２はｎ個の乗算回路２１の出力
の総和を求めて出力するが、実際にはｎ−１回の２数の
加算処理を実行する。従って、加算回路の素子の動作速
度の制約により、チャネルクロック周期内に全ての演算
が終了できない場合には、中間結果を一旦レジスタに保
存するためのパイプライン処理を実行する必要がある。
このため、中間ノードが１層だけでも、遅延時間が１な
いし数クロック周期分になる。等化回路の遅延時間は、
再生信号処理回路のデータ出力の遅延によるタイミング
を吸収するためにディスク上のフォーマット効率を低下
させたり、また等化出力をフィードバック制御に使用す
る場合には制御帯域を低下させたりするので、極力少な
い方が望ましい。これに対して、図２に示すＦＩＲ型線
形等化回路の構成では、１クロック周期内で１回の２数
の加算処理だけに制限できる。
の構成では、加算回路２２はｎ個の乗算回路２１の出力
の総和を求めて出力するが、実際にはｎ−１回の２数の
加算処理を実行する。従って、加算回路の素子の動作速
度の制約により、チャネルクロック周期内に全ての演算
が終了できない場合には、中間結果を一旦レジスタに保
存するためのパイプライン処理を実行する必要がある。
このため、中間ノードが１層だけでも、遅延時間が１な
いし数クロック周期分になる。等化回路の遅延時間は、
再生信号処理回路のデータ出力の遅延によるタイミング
を吸収するためにディスク上のフォーマット効率を低下
させたり、また等化出力をフィードバック制御に使用す
る場合には制御帯域を低下させたりするので、極力少な
い方が望ましい。これに対して、図２に示すＦＩＲ型線
形等化回路の構成では、１クロック周期内で１回の２数
の加算処理だけに制限できる。
【００２６】以下、図３と図４に示すＭＬＰ型信号処理
回路９の動作を説明する。図３に示すように、１つの中
間ノード６６において、「ｑ＋１」番目のタップに対す
る重み付け係数Ｗq,0が仮に「１」であるとする。この
場合、図４に示すように、入力信号（サンプル値Ｚk）
の１倍の値がセットされているレジスタ６１ａの出力
は、チャネルクロック毎に入力値をラッチすることで遅
延回路として動作するレジスタ６３の中で、最も末端の
レジスタ６３に入力される。
回路９の動作を説明する。図３に示すように、１つの中
間ノード６６において、「ｑ＋１」番目のタップに対す
る重み付け係数Ｗq,0が仮に「１」であるとする。この
場合、図４に示すように、入力信号（サンプル値Ｚk）
の１倍の値がセットされているレジスタ６１ａの出力
は、チャネルクロック毎に入力値をラッチすることで遅
延回路として動作するレジスタ６３の中で、最も末端の
レジスタ６３に入力される。
【００２７】末端のレジスタ（遅延回路）６３の出力
は、１チャネルクロック後に、ｑ番目のタップに対する
重み付け係数を掛けた値に相当する信号と加算されて、
次のレジスタ（遅延回路）６３に入力される。ｑ番目の
タップに対する重み付け係数はここでは「３」である。
この重み付け係数の値を信号に掛けた値に相当する信号
は、１倍の値を出力するレジスタ６１ａと２倍の値を出
力するレジスタ６１ｂの各出力を加算器６２により加算
した値の信号となる。以下同様に、遅延回路を構成する
レジスタ６３と加算器６４との接続構成に応じた出力が
得られる。最終的に最後段のレジスタ６３の出力と１番
目のタップに対する重み付け係数Ｗ0,0を掛けた値に相
当する信号とが加算器６４により加算されて、その加算
結果がシグモイド関数の評価を行なう演算回路６５に入
力される。
は、１チャネルクロック後に、ｑ番目のタップに対する
重み付け係数を掛けた値に相当する信号と加算されて、
次のレジスタ（遅延回路）６３に入力される。ｑ番目の
タップに対する重み付け係数はここでは「３」である。
この重み付け係数の値を信号に掛けた値に相当する信号
は、１倍の値を出力するレジスタ６１ａと２倍の値を出
力するレジスタ６１ｂの各出力を加算器６２により加算
した値の信号となる。以下同様に、遅延回路を構成する
レジスタ６３と加算器６４との接続構成に応じた出力が
得られる。最終的に最後段のレジスタ６３の出力と１番
目のタップに対する重み付け係数Ｗ0,0を掛けた値に相
当する信号とが加算器６４により加算されて、その加算
結果がシグモイド関数の評価を行なう演算回路６５に入
力される。
【００２８】ここで、時刻ｋでの中間ノードの出力Ｈ
0,kは、下記式（１）に示すように、入力の総和をシグ
モイド関数ｆで評価した値になる。即ち、タップに対す
る重み付けの係数を掛けた値に相当する信号と加算され
て、 Ｈ0,k＝ｆ（ΣiＷ0,1・Ｚk-i）…（１） ｆ（ｘ）＝（１−ｅｘｐ（ｘ））／（１＋ｅｘｐ（−ｘ））…（２） であらわされる。
0,kは、下記式（１）に示すように、入力の総和をシグ
モイド関数ｆで評価した値になる。即ち、タップに対す
る重み付けの係数を掛けた値に相当する信号と加算され
て、 Ｈ0,k＝ｆ（ΣiＷ0,1・Ｚk-i）…（１） ｆ（ｘ）＝（１−ｅｘｐ（ｘ））／（１＋ｅｘｐ（−ｘ））…（２） であらわされる。
【００２９】さらに、中間ノード６６の出力に対して
も、乗算回路６７により結合の重み付けの係数（Ｗ0〜
Ｗj）が乗算されて、出力ノード６８の入力の１つとな
る。出力ノード６８の出力、即ちＭＬＰ型信号処理回路
９の時刻ｋにおける出力ｄkは、出力ノード６８の入力
総和となる。よって、当該出力ｄkは、 ｄk＝ΣjＷj（ΣiＷi,j・Ｚk-i）…（３） となる。
も、乗算回路６７により結合の重み付けの係数（Ｗ0〜
Ｗj）が乗算されて、出力ノード６８の入力の１つとな
る。出力ノード６８の出力、即ちＭＬＰ型信号処理回路
９の時刻ｋにおける出力ｄkは、出力ノード６８の入力
総和となる。よって、当該出力ｄkは、 ｄk＝ΣjＷj（ΣiＷi,j・Ｚk-i）…（３） となる。
【００３０】ここで、結合の重み付け係数の値は、例え
ば図７に示す構成のＭＬＰ型等化回路をシミュレートす
るプログラムに誤差逆伝播アルゴリズムを適用し、学習
手順を繰り返すことにより求められたものを使用する。
ば図７に示す構成のＭＬＰ型等化回路をシミュレートす
るプログラムに誤差逆伝播アルゴリズムを適用し、学習
手順を繰り返すことにより求められたものを使用する。
【００３１】以上のように本実施形態によれば、従来の
図７に示すような構成のＭＬＰ型波形等化回路に対し
て、全中間ノードでの乗算回路の共用化を図ることによ
り、乗算回路の総数を減少させることができる。従っ
て、回路規模と処理計算遅延時間の増大を抑制すること
が可能となる。本実施形態のように、光ディスク装置の
再生信号処理回路の中で波形等化回路に適用すれば、再
生信号の非線形歪みを効果的に抑制できる非線形等化回
路を簡単な回路規模で構成することができる。なお、本
実施形態のＭＬＰ型信号処理回路を、非線形等化回路９
とデータ検出回路１０とを一体化した回路にも適用する
ことができる。
図７に示すような構成のＭＬＰ型波形等化回路に対し
て、全中間ノードでの乗算回路の共用化を図ることによ
り、乗算回路の総数を減少させることができる。従っ
て、回路規模と処理計算遅延時間の増大を抑制すること
が可能となる。本実施形態のように、光ディスク装置の
再生信号処理回路の中で波形等化回路に適用すれば、再
生信号の非線形歪みを効果的に抑制できる非線形等化回
路を簡単な回路規模で構成することができる。なお、本
実施形態のＭＬＰ型信号処理回路を、非線形等化回路９
とデータ検出回路１０とを一体化した回路にも適用する
ことができる。
【００３２】
【発明の効果】以上詳述したように本発明によれば、例
えば光ディスク装置などのディスク記憶装置において、
高記録密度化に伴ってＭＬＰ型波形等化回路を使用する
場合に、回路規模と処理時間の増大化を抑制できるＭＬ
Ｐ型の非線形等化回路を実現することができる。従っ
て、ディスク記憶装置の再生信号の非線形歪み成分の影
響を除去してデータ検出誤り率を抑制できると共に、高
容量でかつ高性能のディスク記憶装置を提供することが
可能となる。
えば光ディスク装置などのディスク記憶装置において、
高記録密度化に伴ってＭＬＰ型波形等化回路を使用する
場合に、回路規模と処理時間の増大化を抑制できるＭＬ
Ｐ型の非線形等化回路を実現することができる。従っ
て、ディスク記憶装置の再生信号の非線形歪み成分の影
響を除去してデータ検出誤り率を抑制できると共に、高
容量でかつ高性能のディスク記憶装置を提供することが
可能となる。
【図１】本発明の実施形態に関係する光ディスク装置の
要部を示すブロック図。
要部を示すブロック図。
【図２】本実施形態に関係するＦＩＲ型線形等化回路の
構成を示すブロック図。
構成を示すブロック図。
【図３】本実施形態に関係する多層パーセプトロン型ニ
ューラルネットワーク構成の信号処理回路の構成を示す
ブロック図。
ューラルネットワーク構成の信号処理回路の構成を示す
ブロック図。
【図４】図３に示すレジスタ回路の具体的構成を示すブ
ロック図。
ロック図。
【図５】従来のシグモイド関数を示す特性図。
【図６】従来のＦＩＲ型線形等化回路の構成を示すブロ
ック図。
ック図。
【図７】従来のＭＬＰ型波形等化回路の構成を示すブロ
ック図。
ック図。
１…光ディスク ２…スピンドルモータ ３…光ピックアップ ４…サーボモータ ５…プリアンプ ６…可変利得増幅器（ＶＧＡ） ７…Ａ／Ｄ変換回路 ８…線形等化回路 ９…ＭＰＬ型非線形等化回路 １０…データ検出回路 １１…デコーダ １２…ドライブコントローラ １３…インターフェース １４…駆動制御回路 １５…レーザドライバ １６…変調回路 ２０…遅延回路 ２１…乗算回路 ２２…加算回路 ３０…出力ノード ３１…中間ノード ６０…入力層 ６１…レジスタ回路 ６１ａ〜６１ｄ…レジスタ ６２…加算器 ６３…遅延回路（レジスタ） ６４…加算器 ６５…シグモイド関数で評価するための演算回路 ６６…中間ノード
Claims (6)
- 【請求項１】 ヘッドによりディスクから読出された再
生信号に所定の信号処理を実行して、当該ディスク上に
記録したデータを復号化するディスク記憶装置であっ
て、 前記再生信号をディジタル信号に変換するＡ／Ｄ変換手
段と、 前記Ａ／Ｄ変換手段により変換されたディジタル信号を
入力して所定のディジタル信号処理を実行する多層パー
セプトロン型ニューラルネットワーク方式の信号処理手
段とを具備し、 前記信号処理手段は、入力信号を入力するための入力
層、複数の中間ノードを有する中間層、及び出力信号を
出力する出力層を有し、前記入力層と前記各中間ノード
間の結合の重み付け係数を算出しかつ前記各中間ノード
で共用されるように構成された演算回路を有することを
特徴とするディスク記憶装置。 - 【請求項２】 前記信号処理手段において、前記入力層
は入力信号をラッチするレジスタ手段および当該レジス
タ手段の出力を加算するための加算手段を有し、前記各
中間ノードで共用される入力側演算回路を構成すること
を特徴とする請求項１記載のディスク記憶装置。 - 【請求項３】 前記信号処理手段において、前記各中間
ノードは、直列接続の複数の遅延回路と、複数の加算回
路と、入力値をシグモイド関数で評価して出力するため
の演算回路とから構成されることを特徴とする請求項１
記載のディスク記憶装置。 - 【請求項４】 前記入力側演算回路は、前記各中間ノー
ドの入力側の結合の重み付け係数として、入力信号の複
数通りの倍数値を算出するように構成されたことを特徴
とする請求項２記載のディスク記憶装置。 - 【請求項５】 前記信号処理手段は、前記再生信号の波
形等化処理を行なうための非線形型の波形等化処理手段
であることを特徴とする請求項１記載のディスク記憶装
置。 - 【請求項６】 前記信号処理手段は、前記再生信号の波
形等化処理及びデータ検出処理を行なうための非線形型
のディジタル信号処理手段であることを特徴とする請求
項１記載のディスク記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07169498A JP3764269B2 (ja) | 1998-03-20 | 1998-03-20 | ディスク記憶装置 |
| US09/272,608 US6304539B1 (en) | 1998-03-20 | 1999-03-19 | Multilayer perception neural network scheme disk memory device and signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07169498A JP3764269B2 (ja) | 1998-03-20 | 1998-03-20 | ディスク記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273255A true JPH11273255A (ja) | 1999-10-08 |
| JP3764269B2 JP3764269B2 (ja) | 2006-04-05 |
Family
ID=13467917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07169498A Expired - Fee Related JP3764269B2 (ja) | 1998-03-20 | 1998-03-20 | ディスク記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6304539B1 (ja) |
| JP (1) | JP3764269B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9957843B2 (en) | 2013-12-31 | 2018-05-01 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| US9404426B2 (en) | 2013-12-31 | 2016-08-02 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| US20150184549A1 (en) | 2013-12-31 | 2015-07-02 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| US9926852B2 (en) | 2015-03-03 | 2018-03-27 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| US9960598B2 (en) | 2015-03-03 | 2018-05-01 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| US9932907B2 (en) | 2015-03-03 | 2018-04-03 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| US10287988B2 (en) | 2015-03-27 | 2019-05-14 | General Electric Company | Methods and systems for enhancing operation of power plant generating units and systems |
| US10534328B2 (en) | 2016-06-21 | 2020-01-14 | General Electric Company | Methods and systems for enhancing control of power plant generating units |
| KR102706475B1 (ko) | 2019-06-26 | 2024-09-12 | 삼성전자주식회사 | 아날로그-디지털 컨버터 및 이를 포함하는 뉴로모픽 컴퓨팅 장치 |
| JP7191797B2 (ja) | 2019-09-20 | 2022-12-19 | 株式会社東芝 | 演算回路 |
| US12166595B2 (en) * | 2021-01-25 | 2024-12-10 | Marvell Asia Pte Ltd | Ethernet physical layer transceiver with non-linear neural network equalizers |
| US12284059B1 (en) * | 2021-02-08 | 2025-04-22 | Marvell Asia Pte Ltd | Non-linear neural network equalizer for high-speed data channel |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068801A (en) * | 1989-11-06 | 1991-11-26 | Teledyne Industries, Inc. | Optical interconnector and highly interconnected, learning neural network incorporating optical interconnector therein |
| DE69120594T2 (de) | 1990-04-26 | 1997-01-09 | Fujitsu Ltd | Wellenformentzerrer mit Neuronalnetzwerk |
| JPH04216343A (ja) * | 1990-12-17 | 1992-08-06 | Sony Corp | 信号再生装置および方法 |
| JP3033864B2 (ja) * | 1991-10-31 | 2000-04-17 | キヤノン株式会社 | 情報記録方法及びその情報再生装置 |
| JPH0620075A (ja) | 1992-06-30 | 1994-01-28 | Victor Co Of Japan Ltd | ニューラルネットによる波形処理装置及びその設計方法 |
| US5642341A (en) * | 1994-09-20 | 1997-06-24 | Ricoh Corporation | CD ROM apparatus for improved tracking and signal sensing |
| US5943660A (en) * | 1995-06-28 | 1999-08-24 | Board Of Regents The University Of Texas System | Method for feedback linearization of neural networks and neural network incorporating same |
| EP0783170B1 (de) * | 1996-01-04 | 2001-03-28 | Infineon Technologies AG | Vorrichtung und Verfahren zur Erfassung und Bewertung eines räumlich diskreten Punktmusters |
| US6067536A (en) * | 1996-05-30 | 2000-05-23 | Matsushita Electric Industrial Co., Ltd. | Neural network for voice and pattern recognition |
| US6055524A (en) * | 1997-10-06 | 2000-04-25 | General Cybernation Group, Inc. | Model-free adaptive process control |
-
1998
- 1998-03-20 JP JP07169498A patent/JP3764269B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-19 US US09/272,608 patent/US6304539B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3764269B2 (ja) | 2006-04-05 |
| US6304539B1 (en) | 2001-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6052349A (en) | Waveform equalizer and memory device having a waveform equalizer | |
| US8743936B2 (en) | Systems and methods for determining noise components in a signal set | |
| JP3764269B2 (ja) | ディスク記憶装置 | |
| US6791776B2 (en) | Apparatus for information recording and reproducing | |
| JPH11273254A (ja) | ディスク記憶装置 | |
| JP4151600B2 (ja) | 情報再生方法および情報再生装置 | |
| US5805478A (en) | Data detection method and apparatus in data storage device | |
| US6002730A (en) | Method for detecting data and device therefor of data storing unit | |
| JP3955153B2 (ja) | データ処理装置の信号検出方法及びその装置 | |
| CN101199014A (zh) | 波形均衡控制装置 | |
| JPH09306102A (ja) | ディジタル信号復号装置 | |
| US6847602B2 (en) | Data detection in optical disk drives using decision feedback equalization | |
| US6470474B1 (en) | Method and apparatus for identifying errors in a detected sequence of values | |
| JP4079089B2 (ja) | 符号検出方法および装置 | |
| JP3332696B2 (ja) | ディジタル記録信号再生装置および方法 | |
| KR100257730B1 (ko) | 디지탈 브이씨알의 적응 등화기 | |
| JPH0676494A (ja) | データ再生回路とこれに用いる波形等化器の性能評価システム | |
| Brown et al. | A comparison of analog DFE architectures for disk-drive applications | |
| JP2004039130A (ja) | 最尤復号方法及び最尤復号装置 | |
| JPH10198913A (ja) | 判定帰還等化方法及び判定帰還等化器 | |
| JPH10255214A (ja) | デジタル信号復号装置、磁気情報再生装置および磁気情報の再生信号の波形歪補正方法 | |
| JPH04183042A (ja) | ディジタル情報検出装置 | |
| JPH09223365A (ja) | データ記録再生装置 | |
| JPH10320918A (ja) | 判定帰還形等化器 | |
| JPH11238320A (ja) | 信号処理方法およびそれを用いた記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060119 |
|
| LAPS | Cancellation because of no payment of annual fees |