JPH11273366A

JPH11273366A - データ記憶装置及びフローティングゲートセルのアレイをプログラムする方法

Info

Publication number: JPH11273366A
Application number: JP9381098A
Authority: JP
Inventors: Sun Chen Han; スンチェンハン; Hyuei Shau Tsen; ヒュエイシャウツェン; Shen Rin Yuu; シェンリンユー; Chen Tsuai Chun; チェンツァイチュン; Riien Rin In; リーエンリンイン; Rin Wan Rei; リンワンレイ; Chan Riu Yuuan; チャンリウユーアン; Shiun Hyun Chun; シウンヒュンチュン
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 1998-03-03
Filing date: 1998-03-03
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】プログラム電流の要求性能を減少し、プログン
ラミング中のワードラインとビットラインのストレスを
減少するフローティングゲートメモリセルのアレイをプ
ログラムするための装置を提供する。【解決手段】前記アレイへプログラムされるべきワード
が複数の小さなサブワードに分けられる。唯一つのサブ
ワードが一度にプログラムされ、それによりプログラミ
ング電流の要求性能を減少する。更に、他のサブワード
におけるビットが正しくプログラムされなくても、うま
くプログラムされたサブワードは再プログラムされな
い。これにより、従来のもとよりワードラインのストレ
スが生じることがない。各サブワード内で、プログラム
するのに失敗したビットのみが再プログラムされ、これ
によりうまくプログラムされたビットに対して再プログ
ラム中のビットラインのストレスを減少する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、フローティングゲート
トランジスタ技術に基づく集積回路メモリデバイスに関
し、特にフローティングゲートメモリアレイのプログラ
ム中にビットラインとワードラインのストレスばかりで
なく、プログラム電流の要求性能を減少する方法に関す
る

【０００２】

【関連技術】フラッシュメモリは、フローティングゲー
トトランジスタに基づいた不揮発性の記憶集積回路の成
長クラスである。フラッシュデバイスにおけるメモリセ
ルは、フローティングゲートをチャージしたり、ディス
チャージすることによって、データがセルに記憶され
る、所謂フローティングゲートトランジスタを用いて形
成される。フローティングゲートは、導電性材料、特に
ポリシリコンであって、酸化物、或いは他の絶縁材料の
薄い層によってトランジスタのチャネルから絶縁され、
また絶縁材料の第２の層によってトランジスタの制御ゲ
ートから絶縁されている。フローティングゲートメモリ
セルにデータを記憶するために、フローティングゲート
はファウラ−ノードハイム(Fowler-Nordheim) のトンネ
ルメカニズム、即ち熱い電子注入メカニズムを用いてチ
ャージ或いはディスチャージされる。ファウラ−ノード
ハイムのトンネルメカニズムは、デバイスのゲートおよ
びソース又はドレイン間に大きな正の（又は負の）電圧
を確立することによって実行される。これにより、電子
は、薄い絶縁体を介してフローティングゲートに（又は
フローティングゲートから）注入される。熱い電子の注
入メカニズムは雪崩プロセスに基づいている。熱い電子
の注入は、電位を与えることによてもたらされ、薄い絶
縁体を横切ってフローティングゲートに注入される、セ
ルのチャネルに高いエネルギーの電子を誘導する。熱い
電子の注入をもたらすために、制御ゲート上の正の電位
と共にデバイスのソースとドレインを横切って電位が印
加される。制御ゲート上の正電位は、デバイスのチャネ
ルにおける電流からフローティングゲートへ電子を引き
つけようとする。フローティングゲートのチャージおよ
びディスチャージの作用は、セルの大きなアレイにわた
って制御するのは困難である。従って、セルのあるもの
は、同じデバイスの他のものより速くプログラムする。
与えられたプログラム動作において、動作に従うべき全
てのセルは、フローティングゲートに蓄くわえられた同
量の電荷と清算しない。チップの製造業者は、３ボルト
或いはそれ以下の非プログラミング電源電圧で動作する
ように、フローティングゲートメモリセルのアレイを設
計を始めたので、全てのフローティングゲートセルがほ
ぼ同量の電荷を蓄積することは限界になる。従って、ア
レイは読み取り電圧のスレッショルドの狭いバンドにお
いて動作することができる。

【０００３】プログラム検証シーケンスは、メモリが正
確にプログラムされることを有効に保証するために開発
された。プログラム検証動作は、フローティングゲート
メモリアレイに蓄積されたデータを所定のデータと比較
するステップに基づかれる。これは、一般に、ワードツ
ーワードベースで行われる。もし、失敗が検証シーケン
スにおいて検出されたら、プログラム動作は再試行され
る。プログラムの再試行は、一般に先行技術のデバイス
ではワード・バイ・ワードベースで行われる。結果とし
て、唯一の失敗ビットを有するワードにおいてうまくプ
ログラムされたビットはプログラムサイクルに繰り返し
従う。これは過剰プログラムミングとセルの失敗を生じ
る。この問題の１つの解決策は、所謂ページモードデバ
イスを用いることである。ページモードデバイスにおい
て、ページバッファはメモリアレイと関連する。このバ
ッファは、メモリアレイにおける各ビットライン用の単
一ビットラッチを有する。アレイをプログラムするため
に、ページバッファは、一度にデータの１バイト（又は
一度に１ワード）をページバッファへ転送することによ
ってプログラムされるべきデータで先ずロードされる。
全てのページは、ビットラッチの内容を用いて、並列に
アレイにプログラムされる。検証手続きは、アレイに連
続的にプログラムされるページバッファにおける全ての
ビットを自動的にクリアする。その後ページバッファ
は、一度にデータの１バイト（又は一度に１ワード）を
読み取って、全てのビットがクリアされていることを確
認し、それにより、成功したプログラム動作を示す。例
えば、Tanaka外による“High-Speed Programming and P
rogram-Verify Methods Suitable for Low-Voltage Fla
sh Memories", Symposium on VLSI Circuits, Digest o
f Technical Paper, 1994, pp. 64-62. を参照された
い。

【０００４】フローティングゲートアレイをプログラム
する方法における他の問題は、充分なプログラミング電
流源を与えることである。もし、大量のフローティング
ゲートセルが同時にプログラムされるなら、大量の電流
が必要である。例えば、１６ビットワードにおける全て
のフローティングゲートメモリセルが同時にプログラム
され、各セルがプログラム中に２５０μＡの電流を必要
とするなら、全１６ビットワードは４ｍＡのプログラミ
ング電流を必要とするであろう。もし、外部電源がプロ
グラミング電流を与えるために利用されるなら、これは
問題でない。しかし、もし、オンチップポンピング回路
がプログラミング電流を与えるために用いられるなら、
オンチップポンピング回路は、この要求に合致するため
に充分大きくなければならず、結果的に大量のシリコン
領域を占めるであろう。

【０００５】一つの先行技術は、フローティングゲート
メモリのワードの個々のバイトが個々にプログラムされ
るようにしている。Talreja 外による米国特許第 5,31
3,535, Gate/Souce Disturbed Protection for 16-Bit
EEPROM Memory Arrayを参照されたい。しかし、この発
明は、プログラミング電流を減少するという目的を達成
していない。この発明は、バイトが個々にプログラムさ
れるようにしているけれども、この発明は、全てのワー
ドが一度にプログラムされるようにもなっており、それ
により大きな量のプログラミング電流を必要とし、その
結果大きなオンチップ電荷ポンプを必要とする。更に、
この発明は、プログラミングのためのバイトにワードを
自動的に分割しない；明らかなバイトプログラミング命
令が一度に一回バイトをプログラムするために用いられ
なければならない。最後に、この発明は、大量のオンチ
ップの実際の面積を消費する多重ワードラインデコーダ
ー（各バイトに対して１つ）を用いる。

【０００６】必要なものは、プログラム検証を失敗する
これらのビットのみを再プログラムし、プログラム検証
をパスするセルのゲートやドレインに重きを置かないフ
ローティングゲートメモリセルのアレイ用のプログラミ
ングシステムである。更に、必要なものは、プログラミ
ング電流要件を減少するフローティングゲートアレイを
プログラムするシステムであり、それにより、プログラ
ミング電流を発生するために小さなオンチップポンピン
グ回路を用いることを可能にする。

【０００７】

【発明の概要】本発明は、プログラミング電流の要求性
能を減少し、更に再プログラミング動作中にワードライ
ンとビットラインのストレスを減少するフローティング
ゲートセルのアレイをプログラムするための方法および
装置を提供する。本発明は、プログラムされるべきワー
ドを複数のサブワードに自動的に分割し、一度にこれら
のサブワードをプログラムすることによって動作する。
更に、本発明は、（１）アドレッシングメカニズムでメ
モリのアドレスされたワードを選択し、（２）一度にメ
モリの１つのサブワードのアドレスされたワードを自動
的にプログラムし、（３）メモリのアドレスされたワー
ドにおける各サブワードのプログラミングを検証し、検
証動作は各サブワードにおける個々のビットのプログラ
ミングを検証するステップを含み、（４）アドレスされ
たワードないでプログラムするのを失敗するこれらのサ
ブワードのみを自動的に再プログラムし、このプログラ
ミングは一度に１つのサブワードを生じ、且つプログラ
ムするのを失敗したこれらのビットのみが再プログラム
されることによって動作する。

【０００８】本発明は多くの利点を有する。第１に、メ
モリの１つのサブワードのみが一度にプログラムされる
ので、プログラミング電流が減少する。第２に、本発明
は、うまくプログラムされたサブワードは再プログラム
されないので、殆どワードラインのストレスを生じな
い。最後に、プログラムするのに失敗したこれらのビッ
トのみが再プログラムされ、うまくプログラムされたビ
ットは再プログラムされないので、ビットラインのスト
レスは減少する。個々のビットの選択性の再プログラミ
ングは、データバス上の各ビットラインに対して特別な
列ドライバーを与えることによって達成される。個々の
サブワード内の個々のサブワードとビットがプログラミ
ングと再プログラミングのために選択されるのを可能に
し、これらの特別なドライバーは、サブワードとビット
のイネーブル信号によってイネーブルされる。本発明の
１つの実施形態は、フラッグのセットを含み、データバ
スにおける各ビットのための１つが特別のビットがうま
くプログラムされたか否かを示す。

【０００９】本発明は、また各サブワード内でワードラ
インドライバーを動かすために各サブワードのための分
離したバイレベルの電源を使用する。これらのバイレベ
ルの電源は、プログラミング電圧を選択されたワード
に、また非プログラミング電圧を他のサブワードに与え
る。本発明は、更に、プログラミングパワーのオフチッ
プ電源が利用可能なとき、サブワードの一度のプログラ
ミングをティスエーブルする外部のプログラミングパワ
ーバイパスモードを有している。この方法で、オフチッ
プのプログラミング電流源が利用可能なとき、速い、ワ
ードの一度に行うプログラミング動作を実行することが
できる。もし、そうでないなら、プログラミング電流を
減少するためにサブワードの一度に行うプログラミング
を用いることができる。

【００１０】本発明は、多くの利点を有する。（１）プ
ログラミング電流を発生するために小さなオンチップポ
ンピング回路を使用することができるので、フローティ
ングゲートメモリセルのアレイによって占められるシリ
コン領域の量を減少することを可能にする。（２）複数
の行デコーダーを用いることによってバイトの一度のプ
ログラミングを与える従来技術と異なって、本発明は、
ワードラインにエネルギーを供給するために複数のバイ
レベル電源に結合された単一の行デコーダーを用いる。
（３）ビットラインの妨害条件は、プログラムするのを
失敗したこれらのビットのみを再プログラムすることに
よって減少される。（４）ワードラインの妨害条件は、
プログラムするのを失敗したこれらのサブワードのみを
再プログラムすることによって減少される。（５）最後
に、ページモードプログラミングシステムと異なって、
大きなページバッファ構造と大量のプログラミング電流
を必要としない。

【００１１】

【実施の形態】以下の説明は、この分野の通常の知識を
有するものが本発明を作り、使用することができるよう
になされ、特定の応用およびその要件のコンテキストに
おいて行われる。好適な実施形態に対するいろいろな変
形は、当業者に容易に明らかになるであろう。ここで定
義された一般原理は、本発明の精神および範囲から逸脱
することなく他の実施形態および応用に適用されること
ができる。従って、本発明は、ここに示された実施形態
に限定されることを意図したものでないが、ここに開示
された原理および特徴に合致する広い範囲に与えられる
べきである。図１は、本発明の実施形態によるフローテ
ィングゲートメモリセルのアレイをプログラムするため
のシステムの主な機能的要素のブロック図である。図１
において、フローティングゲートメモリセルのアレイ
は、２つの部分、即ち２バイト（或いは１６ビット）メ
モリアレイを共に含むロー・バイト・メモリ・アレイ(L
ow Byte Memory Array) １００とハイ・バイト・メモリ
・アレイ(High Byte Memory Array)１０２に分割され
る。

【００１２】ロー・バイト・メモリ・アレイ１００は、
行と列の双方の入力を有する。それは、バイ・レベル電
源(Bi-level Voltage Source) １１０によってエネルギ
ーが供給されるロー・バイト・ワードライン・ドライバ
ー(Low Byte Wordline Drivers) １２０から行入力を受
け取る。それは、データ入力バッファ(Data In Buffer)
１８２のローバイトからそれら自身データを受け取るロ
ー・バイト・プログラム・データ入力構造(Low Byte Pr
ogram Data In Structures) １５０から列入力を選択す
るロー・バイト列デコーダー(Low Byte Column Decode
r) １４０から列入力を受け取る。ハイ・バイト・メモ
リ・アレイ１０２は、行と列の双方の入力を有する。そ
れは、ハイ・バイト・バイレベル電源(High Byte Bi-le
vel Voltage Source) １１２によってエネルギーが供給
されるハイ・バイト・ワードライン・ドライバー(High
Byte Wordline Drivers)１２２から行入力を受け取る。
それは、データ入力バッファ(Data In Buffer)１８２の
ハイバイトからそれら自身データを受け取るハイ・バイ
ト・プログラム・データ入力構造(High Byte Program D
ata In Structures)１５２からデータを受けるハイ・バ
イト列デコーダー(High Byte ColumnDecoder)１４２か
ら列入力を受け取る。

【００１３】図１に示されたメモリアレイは多くのプロ
グラミング入力を受ける。アドレスバス１６０は、列ア
ドレスと行アドレスに分割する入力である。列アドレス
は、ロー・バイト列デコーダー１４０とハイ・バイト列
デコーダー１４２の双方に供給する。ロー・バイト列デ
コーダー１４０は、ロー・バイト・プログラム・データ
・入力構造１５０からロー・バイト・メモリ・アレイ１
００の選択されたビットラインへプログラムデータを送
るために、この列アドレスを使用する。ハイ・バイト・
列デコーダー１４２は、ハイ・バイト・プログラム・デ
ータ・入力構造１５２からハイ・バイト・メモリ・アレ
イ１０２の選択されたビットラインへデータを送るため
に、この列アドレスを使用する。ロー・アドレスは、ロ
ー・バイト・ワード・ドライバー１２０とハイ・バイト
・ワードライン・ドライバー１２２の双方から選択され
たワードラインドライバーをイネーブルするために用い
られるイネーブル信号のセットへこのローアドレスをデ
コードするロー・デコーダー（Low Decoder)１３０へ供
給する。

【００１４】データ・バス１８０は、図１に示されたメ
モリアレイへの入力である。データ・バス１８０は、ロ
ー・バイト・メモリ・アレイ１００とハイ・バイト・メ
モリ・アレイ１０２の双方への入力に対してデータ・バ
ス１８０の内容をラッチするデータ入力バッファ１８２
へ供給する。データ入力バッファ１８２の出力は、ロー
バイトとハイバイトに分割する。ローバイトは、ロー・
バイト・メモリ・アレイ１００へ供給するロー・バイト
・プログラム・データ・入力構造１５２へ供給する。ハ
イバイトは、ハイ・バイト・メモリ・アレイ１０２へ供
給するハイ・バイト・プログラム・データ・入力構造１
５２へ供給する。最後に、メモリアレイへの２つの入力
は、イネーブル信号、即ち、ロー・バイト・イネーブル
信号１７０とハイ・バイト・イネーブル信号１７２であ
る。これらのイネーブル信号は図示されていないフロー
ティングゲートメモリアレイのための制御構造から発生
する。ロー・バイト・イネーブル信号１７０は、ロー・
バイト・バイレベル電源１１０へ供給し、そこでロー・
バイト・イネーブル信号１７０は１２ボルトのワードラ
インプログラミング電圧と５ボルトの非プログラミング
電圧間でロー・バイト・バイレベル電源１１０から出る
電力を選択的にスイッチする。また、ロー・バイト・イ
ネーブル信号１７０は、ロー・バイト・プログラム・デ
ータ入力構造１５０へ供給し、そこでそれは、ロー・バ
イト列デコーダー１４０を介してロー・バイト・メモリ
・アレイ１００の列へ供給するドレインプログラミング
電圧をイネーブルする。

【００１５】ハイ・バイト・イネーブル信号１７２は、
ハイ・バイト・バイレベル電源１１２とハイ・バイト・
プログラム・データ入力構造１５２へ供給する。ハイ・
バイト・イネーブル信号１７２は、１２ボルトのワード
ラインプログラミング電圧と５ボルトの非プログラミン
グ電圧間でハイ・バイト・バイレベル電源１１２をスイ
ッチする。また、ハイ・バイト・イネーブル信号１７２
は、ハイ・バイト・プログラム・データ・入力構造１５
２へ供給し、そこでそれは、ハイ・バイト列デコーダー
１４２を介してハイ・バイト・メモリ・アレイ１０２の
列へ供給するドレインプログラミング電圧をイネーブル
する。図２は、現在所有されている"Flash EPROM with
Block Array Flags for Over-erase Protection"という
名称の米国特許第 5,414,664号に記載されている、フラ
ッシュＥＰＲＯＭ回路のドレイン−ソース−ドレイン構
成を用いる、区分可能なアレイアーキテクチャを示して
いる。この特許は、参照によってここに取り込まれる。

【００１６】この回路は、第１のローカルビットライン
１０と第２のローカルビットライン１１を有する。第１
と第２のローカルビットライン１０，１１は、埋め込ま
れた拡散導体を用いて具現化される。ゲート、ドレイン
およびソースを有する複数のフローティングゲートトラ
ンジスタはローカルビットライン１０と１１へ、また仮
想接地ライン１２へ接続される。複数のトランジスタの
ソースはローカルな仮想接地ライン１２へ接続される。
トランジスタの第１の列のドレイン、一般に１３は、第
１のローカルビットライン１０へ結合され、トランジス
タの第２の列のドレイン、一般に１４は、第２のローカ
ルビットライン１１へ結合される。フローティングゲー
トトランジスタのゲートは、ワードラインＷＬ₀−ＷＬ
_Nに結合され、ここで各ワードライン（例えば、Ｗ
Ｌ₁）は、第１のローカルビットライン１０におけるト
ランジスタ（例えば、トランジスタ１５）および第２の
ローカルビットライン１１におけるトランジスタ（例え
ば、トランジスタ１６）のゲートに結合される。従っ
て、トランジスタ１５と１６は、共有されたソース拡散
を有する２つのトランジスタセルと考えることができ
る。

【００１７】フローティングゲートをチャージする作用
は、フラッシュＥＰＲＯＭセルに対して“プログラムス
テップ”と呼ばれる。これは、ゲートとソース間に大き
な正電圧、例えば１２ボルト、およびドレインとソース
間に正電圧、例えば６ボルトを与えることによって、熱
い電子注入をとおしてバイト毎を基本にして達成され
る。第１のグローバルビットライン１７と第２のグロー
バルビットライン１８は、各ドレイン−ソース−ドレイ
ンのブロックと関連する。第１のグローバルビットライ
ン１７は、金属と拡散のコンタクト５５をとおして上部
のブロック選択トランジスタ１９のソースに結合され
る。同様に、第２のグローバルビットライン１８は、金
属と拡散のコンタクト５６をとおして上部のブロック選
択トランジスタ２１のソースに結合される。上部のブロ
ック選択トランジスタ１９、２１は第１と第２のローカ
ルビットライン１０と１１にそれぞれ結合される。上部
のブロック選択トランジスタ１０と２１のゲートは、ラ
イン２３上の上部のブロック信号ＴＢＳＥＬ_Aによって
制御される。

【００１８】ローカル仮想接地電位１２は、下部のブロ
ック選択トランジスタ６５Ａを介して仮想接地端子と交
差する導体５４Ａに接続される。下部のブロック選択ト
ランジスタ６５Ａのドレインは、ローカルな仮想接地ラ
イン１２に結合される。下部のブロック選択トランジス
タ６５Ａのゲートは、ライン２６と交差する下部のブロ
ック選択信号ＢＢＳＥＬ_Aによって制御される。好適な
システムにおいて、導体５４Ａは、垂直金属の仮想接地
バス２５にコンタクトを与える、アレイを介して水平に
配置された位置に金属と拡散のコンタクト６０Ａに延び
る埋設拡散導体である。グローバルビットラインは、選
択されたグローバルビットラインがセンス増幅器とプロ
グラムデータ回路（図示されず）に結合れる、それぞれ
の列選択トランジスタ７０、７１へアレイを介して垂直
に延びる。従って、列選択トランジスタ７０のソース
は、グローバルビットライン１７に結合され、列選択ト
ランジスタ７０のゲートは、列デコード信号Ｙ_n0に接続
され、且つ列選択トランジスタ７０のドレインは、導体
２９に結合される。

【００１９】図１に示されたフラッシュＥＲＯＭのブロ
ックが図２に示された複数サブアレイに構成される。図
２は、大きな集積回路内にある２つのサブアレイを示
す。サブアレイは点線５０に沿って一般に分割され、一
般にライン５０の上にサブアレイ５１Ａと一般にライン
５０の下にサブアレイ５１Ｂを含む。セルの第１のグル
ープ５２は、与えられたビットライン対（例えばビット
ライン１７と１８）に沿ってセルの第２のグループ５３
と共にミラー像に配列される。一つのものがビットライ
ン対を生じるので、メモリのサブアレイは、仮想接地導
体５４Ａと５４Ｂ（埋設された拡散）および金属と拡散
のコンタクト５５、５６、５７及び５８を共有するよう
にフリップされる。仮想接地導体５４Ａと５４Ｂは、ア
レイを水平に横切って金属と拡散のコンタクト６０Ａと
６０Ｂを介して垂直の仮想接地金属ライン２５へ延び
る。サブアレイは、隣接するサブアレイが金属の仮想接
地ライン２５を共有するように、金属の仮想接地ライン
２５の反対側に繰り返す。金属の仮想接地ライン２５は
アレイの接地に結合され、高電圧回路を消去する。従っ
て、サブアレイのレイアウトは、グローバルビットライ
ンのための２つのトランジスタセルの列毎に２つの金属
コンタクトピッチを必要とし、また金属の仮想接地ライ
ン２５のためのサブアレイ毎に１つの金属のコンタクト
ピッチを必要とする。

【００２０】更に、図２に示されるように２つ以上のサ
ブアレイはトップおよび下部のブロック選択信号ＴＢＳ
ＥＬ_A、ＴＢＳＥＬ_B、ＢＢＳＥＬ_AおよびＢＢＳＥＬ
_Bによって与えられる付加的デコーディングのために、
図示されるようにワードライン信号を共有することがで
きる。好適なシステムにおいて、各ブロックは、列に４
つのサブアレイを含むように構成され、各サブアレイに
おける行は、他の３つのサブアレイの行と共に共通のワ
ードラインドライバーを共有する。４つのサブアレイ間
のデコーディングは、ＴＢＳＥＬ_AとＴＢＳＥＬ_Bに応
答して上部のブロック選択トランジスタを用いて実行さ
れる。各サブアレイは、３２のワードラインと１Ｋ
（１，０２４）のビットラインを含む。従って、４つの
サブアレイ、３２のワードライン深さ３２及び１Ｋビッ
トライン幅で、１２８Ｋセルのブロックが与えられる。
３２のブロックは４メガビットメモリを構成する。

【００２１】図３は、どの様にして、構造におけるプロ
グラムデータとセンス増幅器が、本発明の実施形態によ
るフローティングゲートメモリセルのアレイの列ライン
に接続するかを示す。更に詳細には、図３は、図２の右
下側コーナーに記載された、“センスアンプ及びプログ
ラムデータ入力構造へ”の接続を示している。プログラ
ム・データ０・入力構造(Program Data0 In Structure)
３００は、信号におけるデータ０とロー・バイト・イネ
ーブル信号１７０を取込み、データバスのビット０に相
当するフローティングゲートメモリアレイの列ラインへ
送られる出力を発生する。ビット０に相当するフローテ
ィングゲートメモリアレイがプログラムされると、フロ
ーティングゲートメモリアレイの出力は、信号を適正な
ハイ又はローの電圧へ増幅するデータ０・センス増幅器
３３０へ列ラインを介してチャネル化される。この増幅
された信号は、データ０・比較器(Data0 Comparator)３
４０へ送られ、このデータ０・比較器３４０は、入力と
してデータ０・入力信号(Data0 In Signal) ３２０を受
取り、マッチ・データ０・信号(Match Data0 Signal)３
５０を出力する。マッチ・データ０・信号３５０は、フ
ローティングゲートの内容が信号におけるデータ０に一
致することを示す。

【００２２】図３は、また構造におけるプログラムデー
タおよびデータ０・入力信号３２１のためのセンス増幅
器を示す。プログラム・データ１５・入力構造(Program
Data15 In Structure) ３１０は、データ・入力信号(D
ata In signal)３２１とハイ・バイト・イネーブル信号
１７２を取込み、データ・バス１８２のビット１５に対
応するフローティングゲートメモリアレイの列ラインへ
送られる出力を発生する。正しいフローティングゲート
セルがプログラムされると、プログラミングはセルの内
容をデータ１５・センス増幅器３３２へ出力することに
よって検証される。この増幅された信号はデータ１５・
比較器３４２へ送られる。この比較器は入力としてデー
タ１５・入力信号３２１を取り入れ、フローティングゲ
ートセルの内容がデータ・バス１８２のビット１５の値
と一致しているか否かを示すマッチ・データ(Match Dat
a)３５２を出力する。

【００２３】同じ構造がデータ・バス１８２のビット０
とビット１５間の全てのビットに対して繰り返される。
最初の８ビット、即ちビット０からビット７に対する構
造のプログラムデータは、ロー・ビット・イネーブル信
号１７０を受け入れる。一方、最後の８ビット、即ちビ
ット８からビット１５に対する構造のプログラムデータ
は、ハイ・ビット・イネーブル信号１７２を受け入れ
る。これらのバイトイネーブル信号１７０と１７２は、
ドレインプログラミング電圧が一度に２バイトの一方の
みに与えられるようにし、それにより選択されないバイ
トのメモリセル上の電流消費を減少する。図４は、図３
に現れている構造におけるプログラムデータのための内
部構造を示す。構造における各プログラムデータは、多
くの入力を有する。マッチ・データｉ４００は、データ
ｉビットがフローティングゲートメモリアレイ内で正し
くプログラムされることを示す。リセット・データｉ・
フラッグ信号(Reset DataiFlag signal) ４０２は、デ
ータｉが再プログラムされる必要があることを示すフラ
ッグをリセットする。ハイ／ロー・バイト・イネーブル
信号４０４は、データｉがハイバイト又はローバイトに
あるのか否かに依存して、ロー・バイト・イネーブル信
号１７０か、ハイ・バイト・イネーブル信号１７２の何
れかに接続する。データｉ・入力信号４０６はデータ・
バッファ(Data Buffer) １８２のデータｉビットに接続
する。最後に、プログラム・エンド信号(Program End s
ignal)４０８は、アレイの制御回路（図示せず）に発生
し、プログラミングプロセスが終了したことを示す。

【００２４】ＮＯＲゲート４２０と４２２は、データｉ
が正しくプログラムされたか否かを示すビットを蓄える
データｉ・フラッグ・ラッチ(Datai Flag Latch)４５０
を形成するために、双安定構成に接続された入出力であ
る。より詳細には、ＮＯＲゲート４２０は、マッチ・デ
ータｉ信号４００とＮＯＲゲート４２２の出力を用い
て、リセット・データｉ・フラッグ４０２と共にＮＯＲ
ゲート４２２の入力へ送られる出力を発生する。通常、
マッチ・データｉ信号４００とリセット・データｉ・フ
ラッグ４０２の双方は、ロー値にある。この場合、デー
タｉ・フラッグ・ラッチ４５０の内容はその前の値から
変化しないままである。マッチ・データｉ信号４００が
ハイ値にアサートされると、ＮＯＲゲート４２０は、Ｎ
ＯＲゲート４２２の入力へ送られるロー値を出力する。
リセット・データｉ・フラッグ４０２がロー値のままで
あると仮定すると、ＮＯＲゲート４２２の出力はハイに
なるであろう。マッチ・データｉ信号４００が続いて再
びローになると、ＮＯＲゲート４２２のハイの出力は、
リセット・データｉ・フラッグ４０２がデータ・フラッ
グ・ラッチ４５０をリセットするようにアサートされる
まで、ハイのままである。

【００２５】リセット・データｉ・フラッグ信号４０２
は、データ・フラッグ・ラッチ４５０をリセットするた
めに用いられる。リセット・データｉ・フラッグ４０２
がハイ値にされると、それはＮＯＲゲート４２２がロー
値を出力するようにする。もし、マッチ・データｉ・信
号４００がローならば、ＮＯＲゲート４２０の出力はハ
イになる。これはＮＯＲゲート４２２の入力へフィード
バックするが、しかしその新しく仮定されたロー値から
ＮＯＲゲート４２２の出力を変化しない。それにより、
データ・フラッグ・ラッチ４５０はリセットされる。Ｎ
ＯＲゲート４２４は、ＮＯＲゲート４２２の出力、ハイ
／ロー・バイト・エネーブル信号４０４およびデータｉ
・入力信号４０６からの入力を受け取る。もし、これら
の入力の何れかがハイならば、ＮＯＲゲート４２４の出
力はローになる。ＮＯＲゲート４２４の出力は、インバ
ータ４２６を介して、ｎチャネルトランジスタ４４０の
ゲート入力、インバータ４２８の入力およびｎチャネル
トランジスタ４４４のゲート入力へ送られる。インバー
タ４２８の出力は、ｎチャネルトランジスタ４４２のゲ
ート入力へ送られる。ｎチャネルトランジスタ４４０の
ドレインは、グランド（接地）に接続し、ｎチャネルト
ランジスタ４４０のソースは、ｐチャネルトランジスタ
４３２のゲートと共にｐチャネルトランジスタ４３０の
ドレインに接続する。ｎチャネルトランジスタ４４２の
ドレインは、グランド（接地）に接続し、ｎチャネルト
ランジスタ４４２のソースは、ｐチャネルトランジスタ
４３０のゲート、ｐチャネルトランジスタ４３２のドレ
インおよびｐチャネルトランジスタ４３４のゲートに接
続する。ｐチャネルトランジスタ４３０のソースと同様
にその基板は、ハイプログラミング電圧レベルであるＶ
ＰＰに接続する。同様に、ｐチャネルトランジスタ４３
２のソースと同様にその基板も、ハイプログラミング電
圧レベルであるＶＰＰに接続する。ｐチャネルトランジ
スタ４３４のソースは、プログラム基準電圧４１０に接
続し、ｐチャネルトランジスタ４３４の基板は、ＶＰＰ
に接続する。ｐチャネルトランジスタ４３４のドレイン
は、ｎチャネルトランジスタ４４４のソースとｎチャネ
ルトランジスタ４４８のゲートに接続する。ｎチャネル
トランジスタ４４４のドレインは、グランドに接続す
る。ｎチャネルトランジスタ４４８のソースは、ＶＰＰ
に接続し、ｎチャネルトランジスタ４４８のドレイン
は、ｎチャネルトランジスタ４４６のソースばかりでな
く、アウトプット・ツー・ビットｉ・カラム(Output To
BitiColumns)４１２に接続する。最後に、ｎチャネル
トランジスタ４４６のゲートは、プログラム・エンド信
号(Program End signal)４０８に接続し、ｎチャネルト
ランジスタ４４６のドレインは、グランドに接続する。

【００２６】上述の回路は以下のように動作する。デー
タｉ・フラッグ・ラッチ４５０の出力がハイ値にデアサ
ートされるか、或いはハイ／ロー・バイト・イネーブル
信号４０４がハイ値にデアサートされる場合、ＮＯＲゲ
ート４２４の出力はローになり、インバータ４２６の出
力がハイになる。このハイ値はｎチャネルトランジスタ
４４０のゲートへ供給し、ｎチャネルトランジスタ４４
０のソースがグランドに接続するようにする。インバー
タ４２６のハイの電圧出力はインバータ４２８を介して
供給し、ロー入力をｎチャネルトランジスタ４４２のゲ
ートへ与え、それによりｎチャネルトランジスタ４４２
のソースをｎチャネルトランジスタ４４２のドレインに
おける接地電位から切り離す。ｎチャネルトランジスタ
４４０のソースにおけるロー電圧はｐチャネルトランジ
スタ４３２のゲート入力へ供給し、それにより、ＶＰＰ
とｐチャネルトランジスタ４３４のゲートに接続するｐ
チャネルトランジスタ４３２のドレイン間に導電路を形
成する。これは、ハイの電圧をｐチャネルトランジスタ
４３４のゲートへ与えて、ｐチャネルトランジスタ４３
４のドレインがｐチャネルトランジスタ４３４のソース
に接続するプログラム基準電圧４１０から切り離される
ようにする。

【００２７】インバータ４２６のハイの電圧出力は、ｎ
チャネルトランジスタ４４４のソースとグランドに繋が
っているｎチャネルトランジスタ４４４のドレイン間に
導電路を生じさせるｎチャネルトランジスタ４４４のゲ
ート入力へも送られる。このグランド値は、ｎチャネル
トランジスタ４４８がＶＰＰから切り離されるようにす
るｎチャネルトランジスタ４４８のゲート入力へ送られ
る。プログラム・エンド信号４０８がロー値にセットさ
れることを仮定すると、ｎチャネルトランジスタ４４６
のゲートもロー値である。これによって、ｎチャネルト
ランジスタ４４６のソースがグランドに繋がっているｎ
チャネルトランジスタ４４６のドレインから切り離され
る。ｎチャネルトランジスタ４４６と４４８の双方への
ゲート入力がロー値をセットするため、アウトプット・
ツー・ビットｉ・カラム４１２はＶＰＰとグランドの双
方から切り離される。結果的に、アウトプット・ツー・
ビットｉ・カラム４１２は、フローティング電圧を想定
する。

【００２８】データｉ・入力信号４０６は以下のように
回路に影響を及ぼす。データｉ・フラッグ・ラッチ４５
０の出力及びハイ／ロー・バイト・イネーブル信号４０
４が両方ロー値に表明されると、データｉ・入力信号４
０４はアウトプット・ツー・ビットｉ・カラム４１２を
制御する。もし、データｉ・入力信号４０６がハイの電
圧であるならば、インバータ４２６の出力は、ロー電圧
になる。そしてこのロー電圧は、ハイ／ロー・バイト・
イネーブル信号４０４を表明しないことか、あるいはデ
ータｉ・フラッグ・ラッチ４５０から入力を表明しない
ことは、アウトプット・ツー・ビットｉ・カラム４１２
がフロートするようにするのと同じ方法で、アウトプッ
ト・ツー・ビットｉ・カラム４１２がフロートするよう
にする。もし、データｉ・入力信号４０６がロー値にな
るなら、ＮＯＲゲート４２４への出力はハイ値になり、
インバータ４２６の出力がローになるようにする。この
ロー値は、ｎチャネルトランジスタ４４０のゲート入力
に供給し、そしてインバータ４２８を介してハイ電圧を
ｎチャネルトランジスタ４４２のゲート入力へ与える。
これは、ｎチャネルトランジスタ４４２のソースとグラ
ンドに繋がれているｎチャネルトランジスタ４４２のド
レイン間に導電路を形成する。このグランド値は、ｐチ
ャネルトランジスタ４３４のゲート入力に供給し、ｐチ
ャネルトランジスタ４３４のドレインがｐチャネルトラ
ンジスタ４３４のソースにあるプログラム基準電圧４１
０に接続するようにする。インバータ４２６のロー出力
はｎチャネルトランジスタ４４４のゲート入力へも供給
し、ｎチャネルトランジスタ４４４のソースがグランド
に接続されているｎチャネルトランジスタ４４４のドレ
インから切り離されるようにする。ｐチャネルトランジ
スタ４３４のドレインからのハイ電圧は、ｎチャネルト
ランジスタ４４８のゲート入力に接続し、アウトプット
・ツー・ビットｉ・カラム４１２がドレイン電圧をプロ
グラムするために接続するようにする。プログラミング
電圧は、アウトプット・ツー・ビットｉ・カラム４１２
を介してフローティングゲートアレイの選択されたビッ
トラインへ流れるであろう。

【００２９】最後に、プログラム・エンド信号４０８が
ハイ値にアサートされると、ｎチャネルトランジスタ４
４６のゲート入力はハイ値になり、グラントに接続され
ているｎチャネルトランジスタ４４６のドレインに接続
されるようにする。これは、アウトプット・ツー・ビッ
トｉ・カラム４１２がグランド値になるようにし、これ
によりフロティングゲートのビットライン上のプログラ
ム電圧を効果的にディスエーブルする。図５は、ロー・
バイト・バイレベル電源１１０の内部構造を示す回路図
である。この回路は、単一の入力、ロー・バイト・イネ
ーブル信号１７０を受取り、ロー・バイト・バイレベル
電圧出力５００を発生する。ロー・バイト・イネーブル
信号１７０は、ｎチャネルトランジスタ５３０のゲート
入力へ供給し、且つインバータ５１０を介してｎチャネ
ルトランジスタ５３２のゲート入力へ送られる。インバ
ータ５１０の出力は、またインバータ５１２を介してｎ
チャネルトランジスタ５３４のゲート入力とｐチャネル
トランジスタ５２６のゲート入力へ送られる。ｎチャネ
ルトランジスタ５３０のドレインは、ｐチャネルトラン
ジスタ５２０のドレインばかりでなく、ｐチャネルトラ
ンジスタ５２２のゲート入力へ接続する。ｎチャネルト
ランジスタ５３２のドレインは、グランドに接続し、ｎ
チャネルトランジスタ５３２のソースは、ｐチャネルト
ランジスタ５２２のドレインばかりでなくｐチャネルト
ランジスタ５２０のゲートに接続する。ｎチャネルトラ
ンジスタ５３２のソースは、またｐチャネルトランジス
タ５２４のゲート入力へも接続する。ｐチャネルトラン
ジスタ５２０のソースとｐチャネルトランジスタ５２０
の基板はＶＰＰに接続する。ｐチャネルトランジスタ５
２２のソースとｐチャネルトランジスタ５２２の基板も
ＶＰＰに接続する。ｐチャネルトランジスタ５２４のソ
ースとｐチャネルトランジスタ５２４の基板もＶＰＰに
接続する。ｐチャネルトランジスタ５２４のドレイン
は、ｎチャネルトランジスタ５３４のソース、ｐチャネ
ルトランジスタ５２６のソース及びｐチャネルトランジ
スタ５２８のゲート入力に接続する。ｎチャネルトラン
ジスタ５３４のドレインはグランドに接続する。ｐチャ
ネルトランジスタ５２６のドレインと基板の双方は、ロ
ー・バイト・バイレベル電圧出力５００に接続する。ロ
ー・バイト・バイレベル電圧出力５００は、またｐチャ
ネルトランジスタ５２８の基板とｐチャネルトランジス
タ５２８のソースに接続する。最後に、ｐチャネルトラ
ンジスタ５２８のドレインは、ＶＤＤ（一般的には５ボ
ルトである）に接続する。

【００３０】ロー・バイト・バイレベル電源１１０は、
以下のように動作する。ロー・バイト・イネーブル信号
１７０がロー値にアサートされると、それは、ｎチャネ
ルトランジスタ５３０のゲート入力がロー値になるよう
にする。このロー値は、またインバータ５１０を介して
送られ、ハイの電圧をｎチャネルトランジスタ５３２の
入力ゲートへ与える。これは、ｎチャネルトランジスタ
５３２のソースとグランドに接続されているｎチャネル
トランジスタ５３２のドレイン間に導電路を形成する。
これによりｎチャネルトランジスタ５３２のソースはロ
ーの電圧になり、このローの電圧はｐチャネルトランジ
スタ５２４のゲート入力に送られ、ＶＰＰに接続されて
いるｐチャネルトランジスタ５２４のソースとｐチャネ
ルトランジスタ５２４のドレイン間に導電路を形成す
る。ｐチャネルトランジスタ５２４のドレイン上のハイ
の電圧はｐチャネルトランジスタ５２８のゲート入力に
接続して、ロー・バイト・バイレベル電圧出力５１２に
接続されているｐチャネルトランジスタ５２８のソース
がｐチャネルトランジスタ５２８のドレインにおけるＶ
ＤＤから分離されるようにする。インバータ５１０のハ
イの電圧出力はインバータ５１２を介して送られ、ｎチ
ャネルトランジスタ５３４の入力とｐチャネルトランジ
スタ５２６のゲート入力においてロー電圧を形成する。
これは、ｎチャネルトランジスタ５３４のドレインから
電源を分離し、ＶＰＰに接続されているｐチャネルトラ
ンジスタ５２６のソースとロー・バイト・バイレベル電
圧出力５００に接続されているｐチャネルトランジスタ
５２６のドレイン間に導電路を形成する。従って、ロー
・バイト・バイレベル電圧出力５００はＶＰＰに接続さ
れ、ロー・バイト・ワードライン・ドライバー(Low Byt
e Wordline Driver)１２０がプログラミング電圧をロー
・バイト・メモリ・アレイ１００へ送るようにする。

【００３１】ロー・バイト・イネーブル信号１７０がハ
イ値にデアサートされると、ｎチャネルトランジスタ５
３０のゲート入力５３０はハイ値になる。このハイ値
は、インバータ５１０を介して送られ、ロー値をｎチャ
ネルトランジスタ５３２のゲート入力へ与える。ｎチャ
ネルトランジスタ５３０のゲート入力上のハイ値は、ｎ
チャネルトランジスタ５３０のソースとグランドに接続
されているｎチャネルトランジスタ５３０のドレイン間
に導電路を形成する。ｎチャネルトランジスタ５３０の
ソースは、またｐチャネルトランジスタ５２２のゲート
入力に接続していて、ｐチャネルトランジスタ５２２の
ゲート入力をロー値にする。このロー値によって、ＶＰ
Ｐに接続されているｐチャネルトランジスタ５２２のソ
ースとｐチャネルトランジスタ５２４のゲート入力に接
続しているｐチャネルトランジスタ５２２のソース間に
導電路が形成される。これによりｐチャネルトランジス
タ５２４のゲート入力はハイ値になり、それによってｐ
チャネルトランジスタ５２４のドレインをＶＰＰから分
離する。インバータ５１０のロー出力は、またインバー
タ５１２を介して送られ、ハイの電圧をｎチャネルトラ
ンジスタ５３４とｐチャネルトランジスタ５２６のゲー
ト入力に与える。これにより、ｎチャネルトランジスタ
５３４のソースとグランドに接続されているｎチャネル
トランジスタ５３４のドレイン間に導電路が形成され
る。この接地（グランド）電圧はｐチャネルトランジス
タ５２８のゲート入力へ通じ、ｐチャネルトランジスタ
５２８のドレインにおけるＶＤＤとｐチャネルトランジ
スタ５２８のソースにおけるロー・バイト・バイレベル
電圧出力５００間に導電路を生じる。従って、ロー・バ
イト・バイレベル電圧出力５００からのＶＤＤがロー・
バイト・ワードライン・ドライバー１２０へ供給され、
非プログラミング電圧がロー・バイト・メモリ・アレイ
１００へ与えられるようにする。

【００３２】図６は、ハイ・バイト・バイレベル電圧出
力１１２の内部構造を示す回路図である。この回路は、
ロー・バイト・イネーブル信号１７０の代わりにハイ・
バイト・イネーブル信号１７２からの入力を用いる点を
除いて、図５の回路と同じである。図６に示された回路
は、図５の回路と同様な方法で正確に動作する。ハイ・
バイト・イネーブル信号１７２がロー値になると、ハイ
・バイト・バイレベル電圧出力６００は、ハイ・バイト
・ワードライン・ドライバー１２２を介して、ＶＰＰの
電圧をハイ・バイト・メモリ・アレイ１０２のワードラ
インへ与えられる。これにより、プログラミング電圧が
ハイ・バイト・メモリ・アレイ１０２のワードラインへ
与えられるようになる。ハイ・バイト・イネーブル信号
１７２がハイ値に戻ると、これはＶＤＤの電圧がハイ・
バイト・バイレベル電圧出力６００を介して駆動される
ようにする。これにより、ハイ・バイト・ワードライン
・ドライバーが非プログラミングＶＤＤ電圧をハイ・バ
イト・メモリ・アレイ１０２のワードラインへ与えるよ
うにする。

【００３３】図７は、ロー・バイト・ワードライン・ド
ライバー１２０の一つの内部構造の回路図である。図７
に示されたロー・バイト・ワードライン・ドライバー
は、アドレス・デコード入力(Address Decode Input)７
００を受取り、ロー・バイト・ワードライン７１０を出
力する。これらのワードライン回路の１つは、ロー・バ
イト・メモリ・アレイ１００の各ワードラインに接続す
る。アドレス・デコード入力信号７００はインバータ７
２０を通過してｎチャネルトランジスタ７４０のゲート
入力へ行く。インバータ７２０の出力は、またインバー
タ７２２を通過してｎチャネルトランジスタ７４２のゲ
ート入力へ行く。ｎチャネルトランジスタ７４０とｎチ
ャネルトランジスタ７４２の双方のドレインは、グラン
ドに接続（接地）している。ｎチャネルトランジスタ７
４０のソースはｐチャネルトランジスタ７３０のドレイ
ンとｐチャネルトランジスタ７３２のゲート入力に接続
している。ｎチャネルトランジスタ７４２のソースはｐ
チャネルトランジスタ７３２のドレインとｐチャネルト
ランジスタ７３０のゲート入力に接続する。それは、ま
たロー・バイト・ワードライン７１０の出力にも接続す
る。ｐチャネルトランジスタ７３０のソースと基板は、
ロー・バイト・バイレベル電圧出力５００に接続してい
る。同様に、ｐチャネルトランジスタ７３２のソースと
基板も、ロー・バイト・バイレベル電圧出力５００に接
続している。

【００３４】図７の回路は、以下のように動作する。ア
ドレス・デコード入力信号７００がローにアサートされ
ると、ローの電圧が給電され、インバータ７２０を介し
てｎチャネルトランジスタ７４０のゲート入力にハイの
電圧を与える。これにより、ｎチャネルトランジスタ７
４０のソースとグランドに接続されているｎチャネルト
ランジスタ７４０のドレイン間に導電路が形成される。
ｎチャネルトランジスタ７４０のソースは、ｐチャネル
トランジスタ７３２のゲート入力に接続していて、ｐチ
ャネルトランジスタ７３２のゲート入力がローに駆動さ
れる。これにより、ロー・バイト・バイレベル電圧出力
５００に接続しているｐチャネルトランジスタ７３２の
ソースとロー・バイト・ワードライン７１０に接続して
いるｐチャネルトランジスタ７３２のソースのドレイン
間に導電路が形成される。インバータ７２０のハイの電
圧出力はインバータ７２２を通過してｎチャネルトラン
ジスタ７４２のゲートにロー電圧入力を形成する。これ
により、ロー・バイト・ワードライン７１０に接続する
ｎチャネルトランジスタのソースがグランドに接続して
いるｎチャネルトランジスタ７４２のドレインから切り
離される。結果的にロー・バイト・ワードライン７１０
の出力は、ロー・バイト・バイレベル電圧出力５００に
なる。

【００３５】もし、アドレス、デコード入力７００がハ
イの電圧に戻ると、このハイの電圧は、インバータ７２
０を通過してｎチャネルトランジスタ７４０のゲート入
力にロー値を与える。このロー値は、インバータ７２２
を通過してｎチャネルトランジスタ７４２のゲート入力
にロー値を与える。これにより、ｎチャネルトランジス
タ７４２のソースとグランドに接続されているｎチャネ
ルトランジスタ７４２のドレイン間に導電路が形成され
る。ｎチャネルトランジスタ７４２のソースは、またロ
ー・バイト・ワードライン７１０にも接続しており、ロ
ー・バイト・ワードライン７１０がローの電圧に駆動さ
れるようにする。ｎチャネルトランジスタ７４０のゲー
ト入力上のロー値は、ｎチャネルトランジスタ７４０の
ソースをグラントに接続されているｎチャネルトランジ
スタ７４０のドレインから切り離す。いまロー値である
ｎチャネルトランジスタ７４２のソースは、ｐチャネル
トランジスタ７３０のゲート入力に接続していて、それ
によりロー・バイト・バイレベル電圧出力５００とｐチ
ャネルトランジスタ７３０のドレイン間に導電路を形成
する。ｐチャネルトランジスタ７３０のドレインは、ｐ
チャネルトランジスタ７３２の入力ゲートに接続してい
て、それがハイの電圧に駆動されるようにする。このハ
イの電圧は、ロー・バイト・バイレベル電圧出力に接続
しているｐチャネルトランジスタ７３２のソースをロー
・バイト・ワードライン７１０に接続しているｐチャネ
ルトランジスタ７３２のドレインから分離する。結果と
して、ロー・バイト・ワードライン７１０はグランド
（接地）電位になる。

【００３６】要約すると、ロー・バイト・メモリ・アレ
イ１００のワードラインの各々に給電するロー・バイト
・ワードライン・ドライバー１２０のコレクションは、
グランド電位を選択れないワードラインに、またバイレ
ベル電圧を選択される単一のワードラインに与えるシス
テムを形成する。図８は、ハイ・バイト・ワードライン
・ドライバー１２２の１つの内部構造を示す回路図であ
る。この構造は、ｐチャネルトランジスタ８３０と８３
２への電源がロー・バイト・バイレベル電圧出力５００
の代わりに、ハイ・バイト・バイレベル電圧出力６００
によって供給される点を除いて、図７に示されたロー・
バイト・ワードライン・ドライバーの構造と同じであ
る。ハイ・バイト・ワードライン・ドライバー１２２の
コレクションは、グランド電圧レベルを選択されないワ
ードラインへ、またバイレベル電圧を単一の選択された
ワードラインに与えるシステムを形成する。

【００３７】図９は、本発明の１つの実施形態によるフ
ロティングゲートメモリセルのアレイにおける１６ビッ
トワードのバイト毎のプログラミングを行うプロセスを
示すフローチャートである。ステップ９００において、
ワードプログラミング動作が開始する。アドレスがアド
レスバス１６０を通して送られる。このアドレスは、行
デコーダー１３０へ供給する行アドレスとロー・バイト
列デコーダー１４０とハイ・バイト列デコーダー１４２
の両方に供給する列アドレスに分けられる。行デコーダ
ー１３０は、ロー・バイト・ワードライン・ドライバー
１２０から１つのワードライン・ドライバーを、そして
ハイ・バイト・ワードライン・ドライバー１２２から１
つのワードライン・ドライバーを選択する。ロー・バイ
ト列デコーダー１４０は、アドレスされたワードのロー
・バイトに相当するフローティング・ゲート・メモリ・
セルのアレイからビットラインの組を選択する。ハイ・
バイト列デコーダー１４２は、アドレスされたワードの
ハイ・バイトに相当するビットラインの組を選択する。
最後に、フローティング・ゲート・セルのアレイにおけ
るアドレスされたワードにプログラムされるべきデータ
は、データ・バス１８０からデータ入力バス１８２へロ
ードされる。

【００３８】ステップ９０２において、ロー・バイト・
プログラミングが開始する。フローティング・ゲート・
メモリ・セル（図示せず）のアレイのための制御装置
は、ロー・バイト・イネーブル信号１７０をアサート
し、ハイ・バイト・イネーブル信号１７２をデアサーと
する。アサートされたロー・バイト・イネーブル信号１
７０は、ロー・バイト・バイレベル電源１１０がロー・
バイト・ワードライン・ドライバー１２０から選択され
たワードライン・ドライバーのためのプログラミング電
圧を生成するようにする。デアサートされたハイ・バイ
ト・イネーブル信号１７２は、ハイ・バイト・バイレベ
ル電源１１２がハイ・バイト・ワードライン・ドライバ
ー１２２から選択されたワードライン・ドライバーのた
めの非プログラミング電圧を生成するようにする。全て
のデータｉ・フラッグ・ラッチ４５０がリセットされる
とすると、ロー・バイト・イネーブル信号１７０は、ロ
ー・バイトに対するプログラム・データ入力構造がイネ
ーブルされるようにし、プログラミング電圧がロー・バ
イト列デコーダー１４０によって選択されるロー・バイ
ト・メモリ・アレイ１００の列に印加されるようにす
る。ハイ・バイト・イネーブル信号１７２は、ハイ・バ
イト・プログラム・データ入力構造１５２へ供給され、
これらのプログラム・データ入力構造がディスエーブル
されるようにする。結果として、ハイ・バイト列デコー
ダー１４２によって選択されたビットラインは、ハイ・
バイト・プログラム・データ入力構造１５２のフローテ
ィング出力と結合され、ハイ・バイトのプログラミング
は生じない。

【００３９】ステップ９０４において、プログラミング
電圧は、タイマーがプログラミングの回復期間が完了し
たことを示すまで、プログラム回復期間中維持される。
これにより、プログラミング電圧に対する時間が定まる
こと、およびフローティングゲートが正しくチャージさ
れたり、あるいはディスチャージされることを可能にす
る。ステップ９０６において、ビット毎の検証が行われ
る。ロー・バイト・メモリ・アレイ１００とハイ・バイ
ト・メモリ・アレイ１０２の双方におけるアドレスされ
たワードに相当するワードラインは選択されたままであ
る。しかし、非プログラミング読み取り電圧がこれらの
ワードラインに印加される。ロー・バイトにおける選択
されたフローティング・ゲート・メモリ・セルの出力
は、ロー・バイト・メモリ・アレイ１００からデータの
センス・増幅器へチャネル化され、その後、選択された
バイトの全てのセルが正しくプログラムされているか否
かを判定するために比較器を介してチャネル化される。
もし、入力におけるデータがセンス増幅器の出力と一致
するなら、マッチ・データｉ信号４００が発生されて、
ロー・バイトに相当するデータｉ・フラッグ・ラッチが
セットされるようにする。これは、ロー・バイトの首尾
よくプログラムされたビットの連続した再プログラミン
グをディスエーブルする。

【００４０】ステップ９０８において、プログラム検証
リカバリーが行われる。プログラム電圧は、タイマーが
完了するまで全体のメモリ・アレイで維持される。これ
は充分な時間が検証信号に対して考慮され、メモリ・ア
レイをとおして伝わることを保証する。ステップ９１０
において、システムは、ロー・バイト内の全てのビット
ば正しくプログラムされたことを検証する。もし、そう
なら、システムはステップ９１４へ進む。そうでなけれ
ば、システムはステップ９０２へ戻って、正しくプログ
ラムされなかったこれらのビットのみをプログラムす
る。データｉ・フラッグ・ラッチ４５０は、ドレインの
妨害条件を阻止するために正しくプログラムされたビッ
トに対するドレインのプログラミング電圧をディスエー
ブルする。プログラミングプロセスは、正しくプログラ
ムされなかったこれらのビットのみが再プログラミング
されるのを除いて、ロー・バイトに対して繰り返され
る。首尾よくプログラミングすることなく、所定の数の
繰り返しの後、ロー・バイト・プログラミングプロセス
が停止し、エラーが示されることは図９には示されてい
ない。

【００４１】ハイ・バイト・プログラミングプロセスは
ステップ９１４、９１６、９１８、９２０および９２２
からなる。このプロセスは、ハイ・バイト・メモリ・ア
レイ１０２が含まれるのを除いて、ロー・バイト・プロ
グラミングプロセスと極めて類似している。ハイ・バイ
ト・プログラミングプロセスが完了した後、システムは
ステップ９２９へ進み、ワードプログラミングプロセス
が完了する。本発明の１つの実施形態は、一度に行うバ
イトプログラミング(byte-at-a-time programming)が一
度に行うワードプログラミング(word-at-a-time progra
mming)ためにバイパスされるのを可能にするバイパス構
造を提供する。このバイパスは、プログラミングの外部
電源が利用できる場合に用いられ、それにより、一度に
行うワードプログラミングのための充分なプログラミン
グ電流を与える。

【００４２】上述の発明の他の実施形態も可能である。
この記載は、これまでサイズが８ビットであるサブワー
ドについて述べてきたが、例えば４、６、１０、１２お
よび１６ビットのような他のサブワードを容易に用いる
こともできる。他の実施形態において、一度に行うバイ
トプログラミングではなく、ビット毎の検証が行われ
る。この実施形態において、全ワードは直ちにプログラ
ムされ、プログラムに失敗したワード内のこれらのビッ
トのみが再プログラムされる。更に、他の実施形態は、
ビット毎の検証ではなく一度に行うバイトプログラミン
グを提供する。本発明の好適な実施の形態の上述の説明
は、概要と説明のためのみに行った。本発明を開示され
た形状に限定することは意図するところではない。明ら
かに、多くの変形や変更が所謂当業者に明らかであろ
う。

【図面の簡単な説明】

【図１】本発明の特徴によるフローティングメモリセル
のアレイをプログラムするためのシステムの主な機能要
素のブロック図である。

【図２】本発明の特徴によるフローティングメモリセル
のアレイを示す回路図である。

【図３】“プログラム入力”構造及びセンス増幅器がど
のように本発明の特徴によるフローティングメモリセル
のアレイの列ラインに接続するかを示す図である。

【図４】本発明の特徴によるデータバスの単一ビットに
対応する“データ入力”構造の回路図である。

【図５】図１からのロー・バイト・バイレベル電源用の
回路図である。

【図６】図１からのハイ・バイト・バイレベル電源用の
回路図である。

【図７】本発明の特徴による単一のローバイトワードラ
インドライバー用の回路図である。

【図８】本発明の特徴による単一のハイバイトワードラ
インドライバー用の回路図である。

【図９】本発明の特徴によるフローティングメモリセル
のアレイからのワードをプログラムするために用いられ
るステップを示すフローチャートである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ユーシェンリン台湾タイペイチュンユーアンロード 26−４−４エフ (72)発明者チュンチェンツァイ台湾タイチュンカウンティーホウリチャイホウロードレーン 490 アレイ 37−32−１ (72)発明者インリーエンリン台湾タオユーアンダーシータウンイーショウロード 221 (72)発明者レイリンワンアメリカ合衆国カリフォルニア州 94539 フリーモントウィチトードライヴ 709 (72)発明者ユーアンチャンリウ台湾ミアオリーシティーチャンクンリータオピンストリート 14 (72)発明者チュンシウンヒュン台湾シンチュユニヴァーシティーロードレーン 81 アレイ３−５−４エフ

Claims

【特許請求の範囲】

【請求項１】データを記憶するための装置であって、メモリの複数のワードを有するメモリアレイ、各ワード
は、メモリの複数のサブワードを有し、各サブワード
は、複数のフローティングゲートセルを有しており、前記メモリの複数のワードにおける個々のワードにアド
レスするアドレッシングメカニズム、前記アドレッシン
グメカニズムは、アドレスされたワードを特定し、複数の列ライン、その各々は、前記メモリアレイから複
数のフローティングゲートメモリセルに結合され、データを前記メモリアレイから、および前記メモリアレ
イへ伝送するために、複数のデータビットラインを有す
るデータバス、前記データビットラインの各々は、前記
複数の列ラインから複数の列ラインへ結合されており、前記アドレスされたワードメモリを自動的にプログラム
および再プログラムするために、プログラミング電圧を
前記メモリのアドレスされたワードに与える、前記メモ
リアレイに結合されたプログラミング電源回路、前記メモリのアドレスされたワードのプログラミングを
個別に検証するために、且つ前記アドレスワード内で、
プログラムするのに失敗したサブワードのセットを決定
するために、個々のサブワードのプログラミングを個別
に検証するために、前記メモリアレイに結合されたプロ
グラム検証ロジック、および前記アドレスされたメモリ
のワードをプログラムし、一度に１つのサブワードをプ
ログラムするのを失敗したサブワードの前記セットのみ
を再プログラムするように、前記電源回路を制御するた
めに、前記プログラミング電源回路および前記プログム
検証ロジックに結合された制御回路、を有することを特
徴とするデータを記憶するための装置。
【請求項２】プログラムするのを失敗したビットのセッ
トを決めるために、プログラムするのを失敗したワード
の各セット内で、メモリの個々のビットのプログラミン
グを個別に検証するために、前記プログラム検証ロジッ
ク、及び前記サブワードのセット内でプログラムするの
に失敗したビットの前記セットのみを再プログラムする
制御回路、を含むことを特徴とする請求項１に記載の装
置。
【請求項３】前記アレイは、３．３ボルト以下の外部電
源からの供給電圧を用いて、読み取られることができる
ことを特徴とする請求項１に記載の装置。
【請求項４】前記プログラミング電源回路は、更に、複
数の列ドライバーを有し、それらの各々は前記データバ
スの関連するデータビットラインに結合された複数の列
ラインに結合され、前記列ドライバーの各々は、前記メ
モリのアドレスされたワードのサブワード内のビットの
プログラミングを個別にイネーブルするための前記制御
回路に結合されたビットイネーブル入力とバイトイネー
ブル入力を有することを特徴とする請求項１に記載の装
置。
【請求項５】前記制御回路は、更に、前記アドレスされ
たワード内のそれぞれのビットに対応する複数のビット
プログラムフラッグを含み、及び前記プログラム検証ロ
ジックは、前記アドレスされたワード内でプログラムす
るのに失敗した前記ビットのセットを示すために、前記
複数のビットプログラムフラッグに結合され、制御する
ことを特徴とする請求項２に記載の装置。
【請求項６】前記メモリの複数のサブワードは８つのフ
ローティングゲートメモリセルから成っていることを特
徴とする請求項１に記載の装置。
【請求項７】前記メモリの複数のワードの各々は、メモ
リの２つのサブワードから成っていることを特徴とする
請求項６に記載の装置。
【請求項８】前記アドレッシングメカニズムは、ワード
ラインデコーダーと複数の列レコーダから成っているこ
とを特徴とする請求項１に記載の装置。
【請求項９】前記メモリのアドレスされたワードにおけ
る前記複数のサブワードの各々に対して列デコーダーを
有することを特徴とする請求項８に記載の装置。
【請求項１０】前記メモリアレイのメモリの各サブワー
ドは複数のゲートメモリセルから成ることを特徴とする
請求項１に記載の装置。
【請求項１１】メモリの各ビットはフローティングゲー
トメモリセルを有することを特徴とする請求項１に記載
の装置。
【請求項１２】前記プログラミング電源回路は、更に、
複数の列ドライバーを含み、それらの各々は前記データ
バスの関連するデータビットラインに結合された複数の
列ラインに結合され、前記列ドライバーの各々は、前記
メモリのアドレスされたワードのサブワード内の個々の
サブワードのプログラミングをイネーブルすめのサブワ
ードイネーブル入力を有することを特徴とする請求項１
に記載の装置。
【請求項１３】前記制御回路は、前記プログラミング電
源回路、前記プログラミング電源回路のビットイネーブ
ル入力及び前記プログラム検証ロジックに結合され、前
記制御回路は、更に、前記アドレスされたワード内のそ
れぞれのビットに対応する複数のビットプログラムフラ
ッグを有し、前記ビットプログラムフラッグは、前記プ
ログラム検証ロジックに結合され、前記プログラム検証
ロジックによってセットされて、前記アドレスされたワ
ード内でプログラムするのに失敗したビットのセットを
示すことを特徴とする請求項１に記載の装置。
【請求項１４】メモリの複数のワードを含み、各ワード
はメモリの複数のビットを含むフローテイングゲートメ
モリセルのアレイにおいて、前記メモリのアレイは前記
メモリの複数のワードにおける個々のワードをアドレス
するアドレスメカニズムを含み、フローティングゲート
セルのアレイをプログラミングするための方法であっ
て、前記アドレスメカニズムでメモリのアドレスされたワー
ドを選択するステップと、メモリの前記アドレスされたワードをプログラムするス
テップと、前記メモリのアドレスされたワードにおける複数のビッ
トの各々のプログラミングを検証するステップと、プログラムするのに失敗したビットのみを再プログラム
するステップ、を有することを特徴とする方法。
【請求項１５】前記アレイは、３．３ボルト以下の外部
電源からの供給電圧を用いて読み取られることを特徴と
する請求項１４に記載の方法。
【請求項１６】前記複数のビットの各々のプログラミン
グを検証するステップは、プログラムするのを失敗した
ビットのセットを示すために、前記アドレスされたワー
ド内のそれぞれのビットに対応する複数のビットプログ
ラムフラッグをセットするステップを含み、且つプログ
ラムするのを失敗したビットのみを再プログラムするス
テップは、メモリの前記アドレスされたワードにおける
ビットの前記再プログラミングをイネーブルするため
に、前記ビットプログラムグラッグを用いるステップを
含むことを特徴とする請求項１４に記載の方法。
【請求項１７】メモリの複数のワードを含み、各ワード
はメモリの複数のサブワードを含むフローティングゲー
トメモリセルのアレイにおいて、メモリの各サブワード
は複数のフローティングゲートメモリセルを含み、前記
メモリアレイはメモリの前記複数のワードにおける個々
のワードにアクセスするアドレスメカニズムを含む、フ
ローティングゲートセルのアレイをプログラムするため
の方法であって、前記アドレッシングメカニズムでメモリのアドレスされ
たワードを選択するステップと、一度にメモリの１つのサブワードのアドレスされたワー
ドの前記複数のサブワードを自動的にプログラムするス
テップと、前記メモリのアドレスされたワードにおける前記複数の
サブワードの各々のプログラミングを検証するステップ
と、一度に１つのサブワードをプログラムするのを失敗した
サブワードのみを自動的に再プログラムするステップ、
を有することを特徴とする方法。
【請求項１８】前記アレイは３．３ボルト以下の外部電
源からの供給電圧を用いて読み取られることができるこ
とを特徴とする請求項１７に記載の方法。
【請求項１９】前記メモリの複数のサブワードの各々
は、８つのフローティングゲートメモリセルを有するこ
とを特徴とする請求項１７に記載の方法。
【請求項２０】前記メモリの複数のワードは、メモリの
２つのサブワードを有することを特徴とする請求項１７
に記載の方法。
【請求項２１】メモリの複数のワードを含み、各ワード
はメモリの複数のサブワードを含むフローティングゲー
トメモリセルのアレイにおいて、メモリの各サブワード
はメモリの複数のビットを有し、メモリの各ビットはフ
ローティングゲートメモリセルを含み、前記メモリアレ
イは前記メモリの複数のワードにおける個々のワードに
アクセスするアドレスメカニズムを含む、フローティン
グゲートセルのアレイをプログラムするための方法であ
って、前記アドレッシングメカニズムでメモリのアドレスされ
たワードを選択するステップと、一度にメモリの１つのサブワードのアドレスされたワー
ドの前記複数のサブワードを自動的にプログラムするス
テップと、前記メモリのアドレスされたワードにおける前記複数の
サブワードの各々のプログラミングを検証するステップ
であって、前記検証するステップは、各前記サブワード
におえる前記複数のビットの各々のプログラミングを検
証するステップを含み、且つ前記メモリのアドレスされ
たワード内でプログラムするのを失敗したサブワードの
みを一度に１つのサブワードを自動的に再プログラムす
るステップであって、前記再プログラムするステップは
プログラムを失敗したビットのみを再プログラムするス
テップを含むことを特徴とする方法。
【請求項２２】前記アレイは３．３ボルト以下の外部電
源からの供給電圧を用いて読み取られることができるこ
とを特徴とする請求項２１に記載の方法。
【請求項２３】前記複数のサブワードの各々のプログラ
ミングを検証する前記ステップは、プログラムするのに
失敗したビットのセットを示すために、前記アドレスさ
れたワード内のそれぞれのビットに対応する複数のビッ
トプログラムフラッグをセットするステップを含み、且
つプログラムするのに失敗したサブワードのみを自動的
に再プログラミングするステップは、プログラムするの
に失敗した前記ビットの前記再プログラミングを可能化
するために、前記ビットプログラムフラッグを用いるこ
とを特徴とする請求項２１に記載の方法。
【請求項２４】メモリの前記複数のサブワードの各々は
８つのフローティングゲートメモリセルを有することを
特徴とする請求項２１に記載の方法。
【請求項２５】前記メモリの複数のワードの各々は、メ
モリの２つのサブワードを有することを特徴とする請求
項２４に記載の方法。