JPH11274424A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11274424A JPH11274424A JP10073813A JP7381398A JPH11274424A JP H11274424 A JPH11274424 A JP H11274424A JP 10073813 A JP10073813 A JP 10073813A JP 7381398 A JP7381398 A JP 7381398A JP H11274424 A JPH11274424 A JP H11274424A
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Abstract
(57)【要約】
【課題】 各種電気機器に使用されるＤＲＡＭなどのメ
モリーを搭載した半導体装置において、特にソフトエラ
ーやノイズに対して安定動作を提供できる半導体装置を
提供することを目的とする。 【解決手段】 ＤＲＡＭとロジックを混載した半導体装
置において、ＤＲＡＭブロック２のメモリセル領域の上
層の少なくとも半分以上を覆う領域にメタルパターン１
０を配置する。このメタルパターン１０はＣＡＤによる
自動処理を通じて下層の所望の部分へ固定電位を供給す
る働きを有し、またパッケージ樹脂もしくは外部から入
射するα線を減衰させるためソフトエラーを低減する効
果がある。また、メタルパターン１０の上層に信号配線
がある場合は、そこから発生するノイズを遮断するとと
もに、外部機器との電磁波干渉を確実に防止する為に、
ノイズに対して安定動作を行なうメモリセルが得られ
る。
モリーを搭載した半導体装置において、特にソフトエラ
ーやノイズに対して安定動作を提供できる半導体装置を
提供することを目的とする。 【解決手段】 ＤＲＡＭとロジックを混載した半導体装
置において、ＤＲＡＭブロック２のメモリセル領域の上
層の少なくとも半分以上を覆う領域にメタルパターン１
０を配置する。このメタルパターン１０はＣＡＤによる
自動処理を通じて下層の所望の部分へ固定電位を供給す
る働きを有し、またパッケージ樹脂もしくは外部から入
射するα線を減衰させるためソフトエラーを低減する効
果がある。また、メタルパターン１０の上層に信号配線
がある場合は、そこから発生するノイズを遮断するとと
もに、外部機器との電磁波干渉を確実に防止する為に、
ノイズに対して安定動作を行なうメモリセルが得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭなどのメモ
リーを搭載した半導体装置に関する。
リーを搭載した半導体装置に関する。
【０００２】
【従来の技術】従来のＤＲＡＭ単体がワンチップに集積
されていた半導体装置（以下、汎用ＤＲＡＭと表す）で
は、読み出しや書き込みの際にメモリセルアレイに配置
された多くのセンスアンプ回路が同時に活性化するた
め、センスアンプ周辺もしくはセンスアンプ駆動回路に
大きな瞬時電流が流れてメモリセル部分のグランドレベ
ルが変動し、アクセスタイムが劣化する懸念がある。
されていた半導体装置（以下、汎用ＤＲＡＭと表す）で
は、読み出しや書き込みの際にメモリセルアレイに配置
された多くのセンスアンプ回路が同時に活性化するた
め、センスアンプ周辺もしくはセンスアンプ駆動回路に
大きな瞬時電流が流れてメモリセル部分のグランドレベ
ルが変動し、アクセスタイムが劣化する懸念がある。
【０００３】この対策として、特にセンスアンプ周辺の
グランドコンタクトを強化することならびに、シリコン
系の樹脂でコーティングしてα線のエネルギーを減衰さ
せること、あるいはエラー訂正回路を導入することで対
応していた。
グランドコンタクトを強化することならびに、シリコン
系の樹脂でコーティングしてα線のエネルギーを減衰さ
せること、あるいはエラー訂正回路を導入することで対
応していた。
【０００４】
【発明が解決しようとする課題】しかしながら、近年、
ＤＲＡＭなどの大容量のメモリ（以下メモリ部と表す）
とＣＰＵやＡＳＩＣなどのカスタムロジック（以下、ロ
ジック部と表す）をワンチップに集積した半導体装置が
実用化されてきた。ワンチップ内に、メモリ部とロジッ
ク部が混載するようになり、メモリ部からロジック部へ
の悪影響を防止することが新たな課題として挙げられる
ようになってきた。
ＤＲＡＭなどの大容量のメモリ（以下メモリ部と表す）
とＣＰＵやＡＳＩＣなどのカスタムロジック（以下、ロ
ジック部と表す）をワンチップに集積した半導体装置が
実用化されてきた。ワンチップ内に、メモリ部とロジッ
ク部が混載するようになり、メモリ部からロジック部へ
の悪影響を防止することが新たな課題として挙げられる
ようになってきた。
【０００５】第一に、メモリ部におけるメモリセルアレ
イのグランドレベルの変動が、グランド配線を介してロ
ジック部の特にアナログ動作を行う回路に悪影響を及ぼ
す恐れがある。
イのグランドレベルの変動が、グランド配線を介してロ
ジック部の特にアナログ動作を行う回路に悪影響を及ぼ
す恐れがある。
【０００６】第二に、メモリ部とロジック部を集積した
半導体装置は、一般にカスタム性が強く大型パッケージ
が用いられるため、パッケージ樹脂の高純度化やチップ
表面のコーティング処理によるソフトエラー対策では、
製造コストの増加が問題となる。
半導体装置は、一般にカスタム性が強く大型パッケージ
が用いられるため、パッケージ樹脂の高純度化やチップ
表面のコーティング処理によるソフトエラー対策では、
製造コストの増加が問題となる。
【０００７】第三に、メモリ部とロジック部を集積した
場合、半導体チップの約半分の面積をメモリ部が占有す
ることになるが、メモリセルやビット線へのノイズの影
響が懸念されるために、たとえ、メモリ部の上層に配線
可能な領域が存在したとしても、メモリ上に信号線を配
置することを禁止する等、メモリ部の上層の空き領域を
有効に利用できないという問題があった。
場合、半導体チップの約半分の面積をメモリ部が占有す
ることになるが、メモリセルやビット線へのノイズの影
響が懸念されるために、たとえ、メモリ部の上層に配線
可能な領域が存在したとしても、メモリ上に信号線を配
置することを禁止する等、メモリ部の上層の空き領域を
有効に利用できないという問題があった。
【０００８】また、電子部品一般の課題として、半導体
装置の動作速度の高速化がなされる一方で、電子部品か
ら外部へ放出される電磁波ノイズは増加する傾向にあ
る。この電磁波ノイズが輻射や電導によって他の機器や
部品に妨害を与えたり、逆に外部からの妨害を受けたり
するといった、双方向の電磁波干渉（以下ＥＭＩと表記
する）を出来る限り抑えることが半導体装置を含めた電
子部品一般の課題となっている。
装置の動作速度の高速化がなされる一方で、電子部品か
ら外部へ放出される電磁波ノイズは増加する傾向にあ
る。この電磁波ノイズが輻射や電導によって他の機器や
部品に妨害を与えたり、逆に外部からの妨害を受けたり
するといった、双方向の電磁波干渉（以下ＥＭＩと表記
する）を出来る限り抑えることが半導体装置を含めた電
子部品一般の課題となっている。
【０００９】
【課題を解決するための手段】本発明の請求項１〜４記
載の半導体装置は、ワンチップにメモリ部及びロジック
部とを有する半導体装置において、前記メモリ部に形成
されるメモリ回路がｎ層配線で構成され、前記ロジック
部に形成されるロジック回路が（ｎ＋ｍ）層配線で構成
され、メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のい
ずれかの層の配線層にメタルパターンが形成され、前記
メタルパターンが少なくともメモリ部に一定電位を供給
することを特徴とするものである。
載の半導体装置は、ワンチップにメモリ部及びロジック
部とを有する半導体装置において、前記メモリ部に形成
されるメモリ回路がｎ層配線で構成され、前記ロジック
部に形成されるロジック回路が（ｎ＋ｍ）層配線で構成
され、メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のい
ずれかの層の配線層にメタルパターンが形成され、前記
メタルパターンが少なくともメモリ部に一定電位を供給
することを特徴とするものである。
【００１０】この構成により、必要箇所に安定した一定
電位を供給することができるうえ、メタルパターンはパ
ッケージ樹脂もしくは外部からチップ表面に入射するα
線を減衰させるため、メモリセル内部でのソフトエラー
の発生頻度が低減されるという作用を有する。
電位を供給することができるうえ、メタルパターンはパ
ッケージ樹脂もしくは外部からチップ表面に入射するα
線を減衰させるため、メモリセル内部でのソフトエラー
の発生頻度が低減されるという作用を有する。
【００１１】請求項５〜８記載の発明は請求項１〜４記
載に加えて、メタルパターンの上層に形成した配線層か
ら発生するノイズを、このメタルパターンが遮断するた
めに、ノイズに対してより安定した動作を実現すること
ができるという作用を有する。
載に加えて、メタルパターンの上層に形成した配線層か
ら発生するノイズを、このメタルパターンが遮断するた
めに、ノイズに対してより安定した動作を実現すること
ができるという作用を有する。
【００１２】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】（実施の形態１）本発明の実施の形態１の
半導体装置について図１〜図３を参照しながら説明す
る。
半導体装置について図１〜図３を参照しながら説明す
る。
【００１４】図１は、本実施の形態１の構成を示すブロ
ック図である。図１に示すように、１は半導体装置で、
ＤＲＡＭブロック２とロジック回路ブロック３とを有し
ている。ＤＲＡＭブロック２は、センスアンプ群を含む
メモリセルブロック５、ローデコーダ部６、カラムデコ
ーダ部７、メモリ制御回路部８、リードアンプ部９から
構成されている。また、ロジック回路ブロックはＣＭＯ
Ｓ回路で構成されているものとする。４はパッド群であ
る。
ック図である。図１に示すように、１は半導体装置で、
ＤＲＡＭブロック２とロジック回路ブロック３とを有し
ている。ＤＲＡＭブロック２は、センスアンプ群を含む
メモリセルブロック５、ローデコーダ部６、カラムデコ
ーダ部７、メモリ制御回路部８、リードアンプ部９から
構成されている。また、ロジック回路ブロックはＣＭＯ
Ｓ回路で構成されているものとする。４はパッド群であ
る。
【００１５】また、点線で示す領域１０は、アルミ層が
形成される領域であり、ＤＲＡＭブロック２を覆う形
で、ＤＲＡＭブロック２の上層にアルミ層が形成され
る。また、領域１０に形成されるアルミ層はグランドノ
ードに固定されている。
形成される領域であり、ＤＲＡＭブロック２を覆う形
で、ＤＲＡＭブロック２の上層にアルミ層が形成され
る。また、領域１０に形成されるアルミ層はグランドノ
ードに固定されている。
【００１６】なお、実際には、ＤＲＡＭブロック２とロ
ジック回路ブロック３、パッド群４は仕様に準じて互い
に結線されているが図面では説明を省略する。
ジック回路ブロック３、パッド群４は仕様に準じて互い
に結線されているが図面では説明を省略する。
【００１７】次に、メモリセルブロックの構成について
図２を参照しながらさらに詳細に説明する。
図２を参照しながらさらに詳細に説明する。
【００１８】図２は図１に示したメモリセルブロック５
の構成の一例を示すブロック図で、マトリックス状に配
置された複数のメモリセルを備えるメモリセルアレイ領
域３０、センスアンプ領域３１、ワードライン裏打ち領
域３２で構成されている。
の構成の一例を示すブロック図で、マトリックス状に配
置された複数のメモリセルを備えるメモリセルアレイ領
域３０、センスアンプ領域３１、ワードライン裏打ち領
域３２で構成されている。
【００１９】なお、センスアンプはアドレス信号により
選択されたメモリセルのデータを増幅し、かつラッチす
るものであり、ワードライン裏打ち領域３２はワードラ
インの裏打ちを行なうために設けられた領域である。
選択されたメモリセルのデータを増幅し、かつラッチす
るものであり、ワードライン裏打ち領域３２はワードラ
インの裏打ちを行なうために設けられた領域である。
【００２０】次に、図３を参照しながら、図１に示した
実施の形態１の半導体装置の構成をさらに詳細に説明す
る。
実施の形態１の半導体装置の構成をさらに詳細に説明す
る。
【００２１】図３は、図１に示した半導体装置１の断面
図の一部を示したもので、パッケージ封止後の主面に関
して、半導体基板より上層の断面構造を示している。Ａ
１にはメモリセルアレイ領域３０が形成されており、Ａ
２にはセンスアンプ領域３１が形成されており、Ｂには
ロジック回路ブロック３が形成されている。ＤＲＡＭブ
ロック２はＡ１，Ａ２に示すように、２層配線構造（第
１層目配線と第２層目配線）であり、ロジック回路ブロ
ック３はＢに示すように、４層配線構造（第１層目配線
〜第４層目配線）である。
図の一部を示したもので、パッケージ封止後の主面に関
して、半導体基板より上層の断面構造を示している。Ａ
１にはメモリセルアレイ領域３０が形成されており、Ａ
２にはセンスアンプ領域３１が形成されており、Ｂには
ロジック回路ブロック３が形成されている。ＤＲＡＭブ
ロック２はＡ１，Ａ２に示すように、２層配線構造（第
１層目配線と第２層目配線）であり、ロジック回路ブロ
ック３はＢに示すように、４層配線構造（第１層目配線
〜第４層目配線）である。
【００２２】１１は半導体基板、１２は素子分離領域、
１３は拡散層、１４（ａ）はＤＲＡＭのワードライン、
１４（ｂ）はセンスアンプ領域に於けるセンスアンプ駆
動回路のｎチャネルトランジスタのゲート電極、１４
（ｃ）はロジック回路ブロックに於けるゲート電極であ
る。１６はＤＲＡＭメモリセルのセルプレート、１７は
ＤＲＡＭメモリセルのストレージノードを示しており、
セルプレート１６とストレージノード１７はスタック型
のＤＲＡＭのメモリセルを形成している。さらに図３に
おいてＤＲＡＭブロックのビットライン１８（ａ）とロ
ジック回路ブロックの配線１８（ｂ）とは、ともに第１
層アルミで形成されており、同様にＤＲＡＭブロックの
配線１９（ａ）とロジック回路ブロックの配線１９
（ｂ）はともに第２アルミ配線で構成され、２０（ｂ）
は第３アルミ配線を示している。ロジックブロックの配
線２１（ｂ）とＤＲＡＭブロック全体を覆うアルミ２１
（ａ）（図１のアルミ層が形成される領域１０に相当す
る）はともに第４層アルミで形成されたもので、２３は
パッケージ樹脂を示している。
１３は拡散層、１４（ａ）はＤＲＡＭのワードライン、
１４（ｂ）はセンスアンプ領域に於けるセンスアンプ駆
動回路のｎチャネルトランジスタのゲート電極、１４
（ｃ）はロジック回路ブロックに於けるゲート電極であ
る。１６はＤＲＡＭメモリセルのセルプレート、１７は
ＤＲＡＭメモリセルのストレージノードを示しており、
セルプレート１６とストレージノード１７はスタック型
のＤＲＡＭのメモリセルを形成している。さらに図３に
おいてＤＲＡＭブロックのビットライン１８（ａ）とロ
ジック回路ブロックの配線１８（ｂ）とは、ともに第１
層アルミで形成されており、同様にＤＲＡＭブロックの
配線１９（ａ）とロジック回路ブロックの配線１９
（ｂ）はともに第２アルミ配線で構成され、２０（ｂ）
は第３アルミ配線を示している。ロジックブロックの配
線２１（ｂ）とＤＲＡＭブロック全体を覆うアルミ２１
（ａ）（図１のアルミ層が形成される領域１０に相当す
る）はともに第４層アルミで形成されたもので、２３は
パッケージ樹脂を示している。
【００２３】なお、図３には示されていないがＤＲＡＭ
ブロックのワードライン１４（ａ）は所定の箇所で第２
層アルミ配線１９（ａ）と並列接続されており、実効的
な配線抵抗を低く抑えている。また、２４（ａ）はＣＡ
Ｄによって自動配置されたコンタクトであり、ＤＲＡＭ
ブロックのアルミパターン２１（ａ）からセンスアンプ
駆動回路のｎチャネルトランジスタのソース領域である
拡散層１３へ、安定したグランドレベルを供給する働き
を有する。
ブロックのワードライン１４（ａ）は所定の箇所で第２
層アルミ配線１９（ａ）と並列接続されており、実効的
な配線抵抗を低く抑えている。また、２４（ａ）はＣＡ
Ｄによって自動配置されたコンタクトであり、ＤＲＡＭ
ブロックのアルミパターン２１（ａ）からセンスアンプ
駆動回路のｎチャネルトランジスタのソース領域である
拡散層１３へ、安定したグランドレベルを供給する働き
を有する。
【００２４】なお、アルミパターン２１（ａ）に与えら
れる電位は、グランドレベルに限定されるものではな
く、半導体装置１に外部より与えられる電源電圧や、内
部で自己発生する一定電位を与えても同様の効果を得る
ことができる。
れる電位は、グランドレベルに限定されるものではな
く、半導体装置１に外部より与えられる電源電圧や、内
部で自己発生する一定電位を与えても同様の効果を得る
ことができる。
【００２５】また、上記実施の形態では、配線層の材料
としてアルミニウムを用いて説明したが、それに限定さ
れずアルミニウムとシリコンや銅などの合金、その他の
金属を用いても差し支えない。
としてアルミニウムを用いて説明したが、それに限定さ
れずアルミニウムとシリコンや銅などの合金、その他の
金属を用いても差し支えない。
【００２６】また、金属配線の層数についても任意であ
り、本実施の形態ではロジック部を４層配線構造、メモ
リ部を２層配線構造としているが、これに関しても本発
明の本質に関わるものではないため、特に限定するもの
ではない。
り、本実施の形態ではロジック部を４層配線構造、メモ
リ部を２層配線構造としているが、これに関しても本発
明の本質に関わるものではないため、特に限定するもの
ではない。
【００２７】さらに本実施の形態では、メモリセルアレ
イ部５の構造としてＤＲＡＭを使用した半導体装置を例
に示しているが、ＳＲＡＭやフローティングゲート構造
を持つフラッシュメモリをメモリセルアレイに採用した
構造であっても本発明が適用されることは言うまでもな
い。さらにロジック回路ブロック３の構成に関しても、
ＣＭＯＳ回路で構成されたものに限らず、ＣＭＯＳもし
くはＢｉ−ＣＭＯＳゲートアレイで構成されたものであ
っても構わない。
イ部５の構造としてＤＲＡＭを使用した半導体装置を例
に示しているが、ＳＲＡＭやフローティングゲート構造
を持つフラッシュメモリをメモリセルアレイに採用した
構造であっても本発明が適用されることは言うまでもな
い。さらにロジック回路ブロック３の構成に関しても、
ＣＭＯＳ回路で構成されたものに限らず、ＣＭＯＳもし
くはＢｉ−ＣＭＯＳゲートアレイで構成されたものであ
っても構わない。
【００２８】以上のように構成される半導体装置におい
ては、パッケージ樹脂２３もしくは外部からチップ表面
に入射するα線がアルミパターン２１（ａ）によって減
衰するためＤＲＡＭブロック２でのソフトエラーの発生
頻度が低減される。
ては、パッケージ樹脂２３もしくは外部からチップ表面
に入射するα線がアルミパターン２１（ａ）によって減
衰するためＤＲＡＭブロック２でのソフトエラーの発生
頻度が低減される。
【００２９】また、一般にＤＲＡＭブロックは、ロジッ
ク回路ブロックと比較して、必要とする配線層の数が少
ないため、ＤＲＡＭブロックを覆うアルミパターン２１
（ａ）を形成するために、新たに配線層を追加する必要
はなく、容易にソフトエラー対策を実現することができ
る。
ク回路ブロックと比較して、必要とする配線層の数が少
ないため、ＤＲＡＭブロックを覆うアルミパターン２１
（ａ）を形成するために、新たに配線層を追加する必要
はなく、容易にソフトエラー対策を実現することができ
る。
【００３０】さらに、アルミパターン２１（ａ）はグラ
ンドノードに固定されており、コンタクト２４（ａ）を
介して所望の箇所に安定したグランドレベルを供給して
いるので、センスアンプ駆動回路のｎチャネルトランジ
スタや、周辺回路部のＰウェル基盤などの必要箇所に、
安定したグランドレベルを供給することができる。
ンドノードに固定されており、コンタクト２４（ａ）を
介して所望の箇所に安定したグランドレベルを供給して
いるので、センスアンプ駆動回路のｎチャネルトランジ
スタや、周辺回路部のＰウェル基盤などの必要箇所に、
安定したグランドレベルを供給することができる。
【００３１】なお、アルミパターンに、外部より供給さ
れる電源電圧や、内部で自己発生する電圧を与えた場合
でも、アルミパターンは比較的それ自体の容量が大きい
ためほとんどレベル変動がなく、安定した一定電位を供
給できるという効果が得られる。
れる電源電圧や、内部で自己発生する電圧を与えた場合
でも、アルミパターンは比較的それ自体の容量が大きい
ためほとんどレベル変動がなく、安定した一定電位を供
給できるという効果が得られる。
【００３２】さらに、このときのコンタクト２４（ａ）
は、下層に配置されたセルの接続情報を基にＣＡＤによ
って自動配置させる場合、グランドレベルを供給する為
のアルミ配線を別途設ける必要がなく、またアルミパタ
ーン２１（ａ）は広い範囲を覆う形状であるために、実
質的に下層の接続情報だけを基にして自動配置が可能と
なり、グランドの強化に関する設計が容易に行われるよ
うになる。なお、コンタクト２４（ａ）の配置をＣＡＤ
を使わず手動で行なう場合でも、コンタクト２４（ａ）
の形状を有する単位セルを随時配置していくことによ
り、同様の効果が得られる。
は、下層に配置されたセルの接続情報を基にＣＡＤによ
って自動配置させる場合、グランドレベルを供給する為
のアルミ配線を別途設ける必要がなく、またアルミパタ
ーン２１（ａ）は広い範囲を覆う形状であるために、実
質的に下層の接続情報だけを基にして自動配置が可能と
なり、グランドの強化に関する設計が容易に行われるよ
うになる。なお、コンタクト２４（ａ）の配置をＣＡＤ
を使わず手動で行なう場合でも、コンタクト２４（ａ）
の形状を有する単位セルを随時配置していくことによ
り、同様の効果が得られる。
【００３３】また、導電帯であるアルミパターンはその
電位によらず、表層部で電磁波を完全に遮蔽するため、
効果的なＥＭＩ対策となり得る。
電位によらず、表層部で電磁波を完全に遮蔽するため、
効果的なＥＭＩ対策となり得る。
【００３４】（実施の形態２）次に、アルミパターン２
１（ａ）の形状の別の実施の形態について図２を参照し
ながら説明する。
１（ａ）の形状の別の実施の形態について図２を参照し
ながら説明する。
【００３５】実施の形態１では、アルミパターンはＤＲ
ＡＭブロック２全体を覆う形状をとっていたが、実施の
形態２では図２に示すように、アルミパターンをメモリ
セルアレイ領域３０の上層（図２に斜線で示す）にのみ
形成させる。その他の構成は実施の形態１と同様であ
る。
ＡＭブロック２全体を覆う形状をとっていたが、実施の
形態２では図２に示すように、アルミパターンをメモリ
セルアレイ領域３０の上層（図２に斜線で示す）にのみ
形成させる。その他の構成は実施の形態１と同様であ
る。
【００３６】実施の形態２では、実施の形態１のように
ＤＲＡＭブロック２全体を覆う場合に比べて、アルミパ
ターン２１（ａ）の上層もしくは下層に隣接する層間絶
縁膜との間に内在する、層間ストレス（製造工程時、熱
膨張率の違いにより発生する層間応力が低減されるた
め、実施の形態１と比較して、近隣配線層におけるスト
レスマイグレーションの発生を抑えることができる。
ＤＲＡＭブロック２全体を覆う場合に比べて、アルミパ
ターン２１（ａ）の上層もしくは下層に隣接する層間絶
縁膜との間に内在する、層間ストレス（製造工程時、熱
膨張率の違いにより発生する層間応力が低減されるた
め、実施の形態１と比較して、近隣配線層におけるスト
レスマイグレーションの発生を抑えることができる。
【００３７】（実施の形態３）次に、アルミパターン２
１（ａ）の形状のさらに別の実施の形態について図４を
参照しながら説明する。
１（ａ）の形状のさらに別の実施の形態について図４を
参照しながら説明する。
【００３８】実施の形態３では図２に斜線で示すよう
に、アルミパターンをメモリセルアレイ領域３０とセン
スアンプ領域３１の上層に形成させる。その他の構成は
実施の形態１と同様である。
に、アルミパターンをメモリセルアレイ領域３０とセン
スアンプ領域３１の上層に形成させる。その他の構成は
実施の形態１と同様である。
【００３９】実施の形態３では、実施の形態２と同様に
ストレスマイグレーションの発生を抑えることができ
る。
ストレスマイグレーションの発生を抑えることができ
る。
【００４０】また、実施の形態２と比べて、センスアン
プ回路のビットラインに対してもソフトエラー低減効果
が望める点で優れている。
プ回路のビットラインに対してもソフトエラー低減効果
が望める点で優れている。
【００４１】なお、実施の形態２及び３では、アルミパ
ターンの形状は、アルミパターンが形成される領域の下
層の回路構造によって決定していたが、アルミパターン
と隣接絶縁膜間のストレス緩和を考慮して、部分的にス
リットを入れた形状にしても何ら問題はない。
ターンの形状は、アルミパターンが形成される領域の下
層の回路構造によって決定していたが、アルミパターン
と隣接絶縁膜間のストレス緩和を考慮して、部分的にス
リットを入れた形状にしても何ら問題はない。
【００４２】（実施の形態４）次に、本発明の実施の形
態４の半導体装置について図５及び図６を参照しながら
説明する。
態４の半導体装置について図５及び図６を参照しながら
説明する。
【００４３】図５は、本実施の形態４の構成を示すブロ
ック図である。なお、図１を用いて説明した半導体装置
と同様の構成については、同一の符号を付して説明を省
略する。また、ＤＲＡＭブロック２の構成についてもこ
こでは説明を省略するが、図２を参照にしながら説明し
た実施の形態１と同様である。
ック図である。なお、図１を用いて説明した半導体装置
と同様の構成については、同一の符号を付して説明を省
略する。また、ＤＲＡＭブロック２の構成についてもこ
こでは説明を省略するが、図２を参照にしながら説明し
た実施の形態１と同様である。
【００４４】本実施の形態４では、ロジック回路は３層
配線構造、メモリ部が２層配線構造をもった半導体装置
とする。ロジック回路ブロック３の上層の全面にはグラ
ンドノードに固定された平板状のアルミパターン２８が
第４アルミ層により形成されており、更に上層では第５
層アルミ配線３０によってＤＲＡＭブロック２もしくは
ロジック回路ブロック３とパッド群４とが結線されてい
る。図５で白丸で示したスルーホール２９は第５層アル
ミ配線３０と第３層以下のアルミ配線のコンタクトを取
っている部分で、スルーホール２９直下では、第５層ア
ルミ配線と第３層アルミ配線とが、第４層を介して、コ
ンタクトをとっているが、第５層アルミ配線及び第３層
のアルミ配線と、平板状のアルミパターン２８は接続さ
れていないものとする。
配線構造、メモリ部が２層配線構造をもった半導体装置
とする。ロジック回路ブロック３の上層の全面にはグラ
ンドノードに固定された平板状のアルミパターン２８が
第４アルミ層により形成されており、更に上層では第５
層アルミ配線３０によってＤＲＡＭブロック２もしくは
ロジック回路ブロック３とパッド群４とが結線されてい
る。図５で白丸で示したスルーホール２９は第５層アル
ミ配線３０と第３層以下のアルミ配線のコンタクトを取
っている部分で、スルーホール２９直下では、第５層ア
ルミ配線と第３層アルミ配線とが、第４層を介して、コ
ンタクトをとっているが、第５層アルミ配線及び第３層
のアルミ配線と、平板状のアルミパターン２８は接続さ
れていないものとする。
【００４５】図６は、図５に示した実施の形態４の半導
体装置１の断面図の一部を示したもので、図３と同様の
構成については、同一の符号を付して説明を省略する。
体装置１の断面図の一部を示したもので、図３と同様の
構成については、同一の符号を付して説明を省略する。
【００４６】図６において、２１（ｃ）はＤＲＡＭブロ
ックのアルミパターンで、２１（ｄ）はロジックブロッ
クのメタルパターンで、図５のアルミパターン２８に対
応している。２４（ｃ）および２４（ｄ）はＣＡＤによ
って自動配置されたコンタクトであり、２４（ｃ）はＤ
ＲＡＭ部の第４層アルミパターン２１（ｃ）から、セン
スアンプ駆動回路のｎチャネルトランジスタのソース領
域である拡散層１３へ安定したグランドレベルを供給す
る働きを有し、同様に２４（ｄ）はロジック部の第４層
アルミパターン２１（ｄ）から、ロジック部のｎチャン
トランジスタのソース領域である拡散層１３へ、安定し
たグランドレベルを供給する働きを有する。
ックのアルミパターンで、２１（ｄ）はロジックブロッ
クのメタルパターンで、図５のアルミパターン２８に対
応している。２４（ｃ）および２４（ｄ）はＣＡＤによ
って自動配置されたコンタクトであり、２４（ｃ）はＤ
ＲＡＭ部の第４層アルミパターン２１（ｃ）から、セン
スアンプ駆動回路のｎチャネルトランジスタのソース領
域である拡散層１３へ安定したグランドレベルを供給す
る働きを有し、同様に２４（ｄ）はロジック部の第４層
アルミパターン２１（ｄ）から、ロジック部のｎチャン
トランジスタのソース領域である拡散層１３へ、安定し
たグランドレベルを供給する働きを有する。
【００４７】以上のような実施の形態４の半導体装置で
は実施の形態１と同様の効果が得られるうえ、さらに、
ＤＲＡＭブロック２におけるグランド強化の効果が、ロ
ジック回路ブロック３においても有効であり、特にアナ
ログ動作を行う回路のグランドレベルの変動を直接に抑
える事が出来るため、より安定した動作が望める。
は実施の形態１と同様の効果が得られるうえ、さらに、
ＤＲＡＭブロック２におけるグランド強化の効果が、ロ
ジック回路ブロック３においても有効であり、特にアナ
ログ動作を行う回路のグランドレベルの変動を直接に抑
える事が出来るため、より安定した動作が望める。
【００４８】また実施の形態４では、微弱なノイズから
も影響を受けやすいメモリ部のビットラインが、アルミ
パターン２８を介して間接的にノイズの発生源となる第
５層メタル配線層２２（ｃ）とカップリング関係にある
が、アルミパターン２８はグランドノードに固定されて
おり、それ自体の容量も大きいため、第５層メタル配線
層２２（ｃ）の信号が急峻なレベル変化をした場合で
も、カップリングによるノイズの影響をほとんど受け
ず、結果としてビットラインを第５層アルミ配線を発生
源とするノイズの影響から確実に防御するといった利点
がある。そのため、メモリとロジックを集積した半導体
チップの約半分の面積を占めるメモリブロックの上層を
配線層として有効に利用することが出来るとともに、自
動配置配線等で作成した配線パターンを自在に配置する
ことができるという効果も有する。
も影響を受けやすいメモリ部のビットラインが、アルミ
パターン２８を介して間接的にノイズの発生源となる第
５層メタル配線層２２（ｃ）とカップリング関係にある
が、アルミパターン２８はグランドノードに固定されて
おり、それ自体の容量も大きいため、第５層メタル配線
層２２（ｃ）の信号が急峻なレベル変化をした場合で
も、カップリングによるノイズの影響をほとんど受け
ず、結果としてビットラインを第５層アルミ配線を発生
源とするノイズの影響から確実に防御するといった利点
がある。そのため、メモリとロジックを集積した半導体
チップの約半分の面積を占めるメモリブロックの上層を
配線層として有効に利用することが出来るとともに、自
動配置配線等で作成した配線パターンを自在に配置する
ことができるという効果も有する。
【００４９】またアルミパターン２８は導電体であるた
めに電磁波を遮断する作用を有し、特にロジック回路ブ
ロックが高速動作をした場合でも、そこから発生する電
磁波ノイズがＥＭＩを引き起こすことを確実に防止する
ことが出来る。
めに電磁波を遮断する作用を有し、特にロジック回路ブ
ロックが高速動作をした場合でも、そこから発生する電
磁波ノイズがＥＭＩを引き起こすことを確実に防止する
ことが出来る。
【００５０】なお本実施の形態４についても実施の形態
１と同様にアルミパターン２８の形状は図５に限定され
るものではなく、所定の電位に固定されているものであ
れば、その位置や形状に関しては特に限定するものでは
ない。
１と同様にアルミパターン２８の形状は図５に限定され
るものではなく、所定の電位に固定されているものであ
れば、その位置や形状に関しては特に限定するものでは
ない。
【００５１】また、実施の形態４のように、メモリとロ
ジックを混載した半導体装置において、一定電位に固定
されたメタルパターンをメモリとロジック双方の上層部
に形成することで、メモリセル内部でのソフトエラーの
発生頻度を低減することができ、メモリブロックの上層
を配線層として有効に利用することができる。
ジックを混載した半導体装置において、一定電位に固定
されたメタルパターンをメモリとロジック双方の上層部
に形成することで、メモリセル内部でのソフトエラーの
発生頻度を低減することができ、メモリブロックの上層
を配線層として有効に利用することができる。
【００５２】また、所望の位置への固定電位の供給をＣ
ＡＤによる自動処理を通じて容易に実現することが出来
るとともに、電磁波ノイズがロジック部から外部に放射
されるのを防ぐことができる。
ＡＤによる自動処理を通じて容易に実現することが出来
るとともに、電磁波ノイズがロジック部から外部に放射
されるのを防ぐことができる。
【００５３】また、アルミパターンの上層に形成した配
線層から発生するノイズを、このアルミパターンが遮断
するために、ノイズに対してより安定した動作を実現す
ることができる。
線層から発生するノイズを、このアルミパターンが遮断
するために、ノイズに対してより安定した動作を実現す
ることができる。
【００５４】
【発明の効果】以上のように本発明に係る半導体装置に
よれば、パッケージ樹脂もしくは外部からチップ表面に
入射するα線をメモリセル上に設けたメタルパターンに
よって減衰させ、メモリセル内部でのソフトエラーの発
生頻度を低減することができるため、ソフトエラーに対
してより安定動作を行なうことができる。
よれば、パッケージ樹脂もしくは外部からチップ表面に
入射するα線をメモリセル上に設けたメタルパターンに
よって減衰させ、メモリセル内部でのソフトエラーの発
生頻度を低減することができるため、ソフトエラーに対
してより安定動作を行なうことができる。
【００５５】また、メタルパターンの上層に位置する配
線層で発生するノイズは、メモリセルに到達する前にメ
タルパターンによって遮断されるため、ノイズに対して
もより安定動作が望め、特にメモリ領域上層を配線層と
して有効に活用することができるとともに、自動配置配
線等で作成したパターンを自在に配置することが可能で
ある。
線層で発生するノイズは、メモリセルに到達する前にメ
タルパターンによって遮断されるため、ノイズに対して
もより安定動作が望め、特にメモリ領域上層を配線層と
して有効に活用することができるとともに、自動配置配
線等で作成したパターンを自在に配置することが可能で
ある。
【００５６】また、一定電位に固定されたメタルパター
ンから所望の位置への電位の供給をＣＡＤによる自動処
理もしくはコンタクト形状を有する単位セルを随時配置
していくことで容易に実現することが出来るために、設
計全体の工数が大幅に低減されると共に、特にメモリセ
ル領域などのグランド強化の実施に有効である。
ンから所望の位置への電位の供給をＣＡＤによる自動処
理もしくはコンタクト形状を有する単位セルを随時配置
していくことで容易に実現することが出来るために、設
計全体の工数が大幅に低減されると共に、特にメモリセ
ル領域などのグランド強化の実施に有効である。
【００５７】また、メタルパターンは電磁波を遮断する
作用を有し、特にロジック回路ブロックが高速動作をし
た場合でも、確実なＥＭＩ対策として効果を発揮する。
作用を有し、特にロジック回路ブロックが高速動作をし
た場合でも、確実なＥＭＩ対策として効果を発揮する。
【図１】本発明の実施の形態１の構成を示すブロック図
【図２】本発明の実施の形態１，２のメモリセルブロッ
クの構成を示すブロック図
クの構成を示すブロック図
【図３】本発明の実施の形態１の構成を示す断面図
【図４】本発明の実施の形態３のメモリセルブロックの
構成を示すブロック図
構成を示すブロック図
【図５】本発明の実施の形態４の構成を示すブロック図
【図６】本発明の実施の形態４のメモリセルブロックの
構成を示すブロック図
構成を示すブロック図
１ 半導体装置 ２ ＤＲＡＭブロック ３ ロジック回路ブロック ４ パッド群 ５ メモリセルアレイ部 ６ ローデコーダ部 ７ カラムデコーダ部 ８ メモリ制御回路部 ９ リードアンプ部 １０ アルミパターン １１ 半導体基板 １２ 素子分離領域 １３ 拡散層 １４（ａ） ＤＲＡＭのワードライン １４（ｂ） ＤＲＡＭ部のゲート電極 １４（ｃ） ロジック部のゲート電極 １６ ＤＲＡＭメモリセルのセルプレート １７ ＤＲＡＭメモリセルのストレージノード １８（ａ） ＤＲＡＭのビットライン １８（ｂ） ロジック部の第１層アルミ配線 １９（ａ） ＤＲＡＭ部の第２層アルミ配線 １９（ｂ） ロジック部の第２層アルミ配線 ２０（ｂ） ロジック部の第３層アルミ配線 ２０（ｄ） ロジック部の第３層アルミ配線 ２１（ａ） アルミパターン ２１（ｂ） ロジック部の第４層メタル配線 ２１（ｃ） アルミパターン ２１（ｄ） 平板状アルミパターン ２２（ｃ） ＤＲＡＭ部の第５層アルミ配線 ２２（ｄ） ＤＲＡＭ部の第５層アルミ配線 ２３ パッケージ樹脂 ２４ コンタクト ２８ アルミパターン ２９ コンタクト ３０ 第５層アルミ配線
Claims (8)
- 【請求項１】 ワンチップにメモリ部及びロジック部と
を有する半導体装置において、 前記メモリ部に形成されるメモリ回路がｎ層配線で構成
され、 前記ロジック部に形成されるロジック回路が（ｎ＋ｍ）
層配線で構成され、 メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のいずれか
の層の配線層にメタルパターンが形成され、 前記メタルパターンが少なくともメモリ部に一定電位を
供給することを特徴とする半導体装置。 - 【請求項２】 メタルパターンがメモリ回路領域を覆う
形状であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 メモリ回路が、メモリセルアレイ領域、
センスアンプ領域、ワードライン領域とを有し、 メタルパターンが少なくともメモリセルアレイ領域を覆
う形状であることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 メタルパターンがメモリ回路領域を覆う
形状であり、かつ、スリットを有することを特徴とする
請求項１記載の半導体装置。 - 【請求項５】 ワンチップにメモリ部、ロジック部及び
パッド電極とを有する半導体装置において、 前記メモリ部に形成されるメモリ回路がｎ層配線で構成
され、 前記ロジック部に形成されるロジック回路が（ｎ＋ｍ）
層配線で構成され、 メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のいずれか
の層の配線層にメタルパターンが形成され、 （ｎ＋ｍ＋１）層目にアルミ配線層が形成され、 前記（ｎ＋ｍ＋１）層目のアルミ配線層と（ｎ＋ｍ）層
以下の配線層とのコンタクトを有し、 前記（ｎ＋ｍ＋１）層目のアルミ配線層が前記パッド電
極と結線されており、前記メタルパターンが少なくとも
メモリ部に一定電位を供給することを特徴とする半導体
装置。 - 【請求項６】 メタルパターンがメモリ回路領域を覆う
形状であることを特徴とする請求項５記載の半導体装
置。 - 【請求項７】 メモリ回路が、メモリセルアレイ領域、
センスアンプ領域、ワードライン領域とを有し、 メタルパターンが少なくともメモリセルアレイ領域を覆
う形状であることを特徴とする請求項５記載の半導体装
置。 - 【請求項８】 メタルパターンがメモリ回路領域を覆う
形状であり、かつ、スリットを有することを特徴とする
請求項５記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073813A JPH11274424A (ja) | 1998-03-23 | 1998-03-23 | 半導体装置 |
| US09/237,853 US5933364A (en) | 1998-03-23 | 1999-01-27 | Semiconductor device with a metal layer for supplying a predetermined potential to a memory cell section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073813A JPH11274424A (ja) | 1998-03-23 | 1998-03-23 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004313597A Division JP2005033230A (ja) | 2004-10-28 | 2004-10-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274424A true JPH11274424A (ja) | 1999-10-08 |
Family
ID=13528984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073813A Pending JPH11274424A (ja) | 1998-03-23 | 1998-03-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5933364A (ja) |
| JP (1) | JPH11274424A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7002253B2 (en) | 2003-04-30 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and design method thereof |
| JP2007324571A (ja) * | 2006-05-31 | 2007-12-13 | Arm Ltd | メモリ・セルにおける金属ラインのレイアウト |
| US7411804B2 (en) | 2005-06-30 | 2008-08-12 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7411861B2 (en) | 2005-06-30 | 2008-08-12 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP2010225601A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
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| US7388289B1 (en) | 1999-09-02 | 2008-06-17 | Micron Technology, Inc. | Local multilayered metallization |
| US6163478A (en) * | 1999-10-19 | 2000-12-19 | Advanced Micro Devices, Inc. | Common flash interface implementation for a simultaneous operation flash memory device |
| US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
| US7439621B1 (en) * | 2000-11-08 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Radio frequency signal processing device |
| US6498088B1 (en) * | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
| KR100828792B1 (ko) * | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| KR100850614B1 (ko) * | 2005-06-30 | 2008-08-05 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| US7567479B2 (en) * | 2005-06-30 | 2009-07-28 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4661401B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010335B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US20070016700A1 (en) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7564734B2 (en) * | 2005-06-30 | 2009-07-21 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7755587B2 (en) * | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US20070001970A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4830371B2 (ja) | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP2007012925A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US20070001975A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
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| US7764278B2 (en) | 2005-06-30 | 2010-07-27 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
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| JP4151688B2 (ja) | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4661400B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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| JP4186970B2 (ja) | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010336B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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1998
- 1998-03-23 JP JP10073813A patent/JPH11274424A/ja active Pending
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