JPH11274467A - 光電子集積回路素子 - Google Patents

光電子集積回路素子

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JPH11274467A
JPH11274467A JP7942198A JP7942198A JPH11274467A JP H11274467 A JPH11274467 A JP H11274467A JP 7942198 A JP7942198 A JP 7942198A JP 7942198 A JP7942198 A JP 7942198A JP H11274467 A JPH11274467 A JP H11274467A
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light emitting
zno
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emitting layer
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Yasuyuki Nanishi
▲やす▼之 名西
Michio Kadota
道雄 門田
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Murata Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 シリコン基板上に化合物半導体からなる発光
層をモノリシックに集積したＯＥＩＣ素子を提供する。 【解決手段】 シリコン基板上に電子回路部と光回路部
とを有し、同じくシリコン基板上に形成された化合物半
導体からなる発光層を介して前記電子回路部の電気信号
と前記光回路部の光信号との変換を行う光電子集積回路
素子であって、前記シリコン基板上にはＺｎＯ膜が形成
され、該ＺｎＯ膜上に前記発光層を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子回路部と光回路部
とからなり、シリコン基板上に形成された化合物半導体
からなる発光層を介して電気信号と光信号とのインター
コネクション（相互変換）を行う構造を有する光電子集
積回路素子（ＯＥＩＣ素子）に関する。
【０００２】
【従来の技術】シリコン半導体技術は、トランジスタか
らＩＣ（集積回路）、ＶＬＳＩ（超大規模集積回路）へ
と発展してきており、今後も集積規模の増大は続いて行
くと思われる。近年、集積規模の増大に伴い動作速度が
電気信号の配線遅延により制限されることが危惧され始
めた。その対策として、光による信号接続を用いたいわ
ゆるＯＥＩＣ技術（光電子集積回路技術）が注目されて
いる。ＯＥＩＣ技術の確立にあたっては、信号となる光
を発光・受光する、化合物半導体からなる発光層をシリ
コン基板上に一体形成する技術が重要な基盤技術とな
る。
【０００３】従来、単結晶シリコン基板上に化合物半導
体を一体形成する手段としては、主に次の２つの手段が
検討されてきた。１つは、ＧａＡｓやＩｎＰ等の発光層
となる化合物半導体をシリコン基板上にエピタキシャル
成長させるいわゆるスーパヘテロエピタキシャル法であ
る。もう１つは、ＧａＡｓやＩｎＰ等の化合物半導体を
熱処理により単結晶シリコン基板上に張り合わせる直接
接合法である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
スーパヘテロエピタキシャル法と直接接合法は、単結晶
シリコン基板上に格子定数の異なる化合物半導体をそれ
ぞれエピタキシャル成長又は張り合わせにより一体形成
する手法なので、格子不整合が必然的に生じることとな
る。この結果、シリコン基板と化合物半導体の界面付近
の結晶にミスフィット転位が発生し、かつ、エピタキシ
ャル成長又は張り合わせの高温過程後の冷却過程で、シ
リコンと化合物半導体の熱膨張係数の違いから熱歪が生
じ、発生したミスフィット転位が移動、増殖するという
問題が生じる。また、このミスフィット転位は発光層の
動作時にも移動、増殖するので、ＯＥＩＣ素子の信頼性
が低くなるという問題が生じる。
【０００５】このため、シリコン基板上に化合物半導体
を形成した構造の化合物半導体装置や、シリコン素子と
化合物半導体素子をモノリシックに集積したＯＥＩＣ素
子は未だ実用化されていないのが現状である。
【０００６】従って本発明の目的は、シリコン基板上に
化合物半導体からなる発光層をモノリシックに集積した
ＯＥＩＣ素子を提供することにある。
【０００７】
【課題を解決するための手段】上述の問題点を解決する
ため、本発明者らは鋭意研究を重ねた結果、以下の知見
を得た。
【０００８】すなわち、本発明の請求項１の光電子集積
回路素子においては、シリコン基板上に電子回路部と光
回路部とを有し、同じくシリコン基板上に形成された化
合物半導体からなる発光層を介して前記電子回路部の電
気信号と前記光回路部の光信号との変換を行う光電子集
積回路素子であって、前記シリコン基板上にはＺｎＯ膜
が形成され、該ＺｎＯ膜上に前記発光層を形成した。
【０００９】このように本発明は、化合物半導体からな
る発光層を形成するためのバッファ層としてＺｎＯ膜を
用いたことが特徴であるが、これにより、以下の優れた
効果が得られる。
【００１０】まず、一般にシリコン基板上に形成される
ＺｎＯ膜はｃ軸配向を有するが、このような構造のＺｎ
Ｏ膜とＧａＮとの格子定数の差は約２％と非常に小さ
い。従って、格子不整合から生じるミスフィット転位を
抑制することができ、転位の少ない良好な膜質の化合物
半導体を形成できる。なお、本発明の発光層となる化合
物半導体としては、３−５族化合物半導体及びそれらの
混晶が使用される。より具体的には、ＧａＮ、ＡｌＧａ
Ｎ、ＩｎＧａＮ、ＩｎＧａＡｌＮ等の化合物半導体が用
いられる。これらの化合物半導体は、ＺｎＯ膜との格子
定数の差が非常に小さく、転位の少ない化合物半導体を
形成しやすいからである。また、これらの化合物半導体
は少々の転位であれば、転位が存在してもその発光特性
が劣化しにくい物性を有しており、安定した発光を求め
られるＯＥＩＣ素子には好適だからである。
【００１１】また、ＺｎＯ膜はスパッタリング法などに
より比較的低温（高々３００℃程度）で形成できること
も好都合な点として挙げられる。光電子集積回路素子に
おいては、電子回路部と光回路部とを異なる材料を用い
て形成するため、その形成条件の違いから様々な問題が
生じる。特に、発光層となる化合物半導体の形成には高
温処理プロセスを必要とするので、該高温処理による電
子回路部分の金属配線への悪影響が製造プロセス上の大
きな課題となっている。金属配線への影響がほとんど生
じない３００℃程度までの低温でバッファ層を形成でき
ることは大きなメリットとなる。また、ＧａＮ層形成の
高温処理プロセス時には金属配線がＺｎＯ膜で被覆され
ていることになるので、金属配線が直接高温にさらされ
ることがない。このようにＺｎＯ膜は高温処理プロセス
における保護膜としても機能させることができ、金属配
線への悪影響をより抑制することができる。我々の実験
によれば、ＺｎＯ膜を介在させた場合、発光層の成膜温
度を８００℃以下に保持することで、金属配線への悪影
響を許容範囲内に抑えられることが確認できている。な
お、製造プロセスは複雑になるが、ＺｎＯ膜と金属配線
との間に、別途ポリイミド等を保護膜として介在させる
ことにより、金属配線への影響をさらに抑制することも
可能である。
【００１２】ところで、前記化合物半導体はＥＣＲ−Ｍ
ＢＥ法を用いて形成することにより、比較的低温（７０
０℃程度）で形成しうる。このことは、本発明者らが既
に特許出願（特願平９−３３１８８４）を行っていると
おりである。上述のように、光電子集積回路素子の作成
にあたっては、高温処理プロセスの金属配線への悪影響
が特に問題となっているが、この高温処理プロセス時の
温度をＥＣＲ−ＭＢＥ法を用いることにより７００℃程
度にまで抑えることができ、上述のＺｎＯ膜の保護膜と
しての機能と併せ、金属配線への悪影響を大幅に抑制で
きる。なお、８００℃以下の成膜温度で発光層を形成し
うる成膜方法であれば、ＥＣＲ−ＭＢＥ法以外の成膜方
法を使用しても構わない。
【００１３】本発明の請求項５の光電子集積回路素子に
おいては、光電子集積回路の光回路部分の少なくとも一
部分に光導波路としてのＺｎＯ部を設けた。
【００１４】このようにＺｎＯを光導波路として使用し
て、バッファ層として使用するＺｎＯ膜と光導波路との
使用材料を共通化することにより、一連の製造プロセス
における管理パラメータを減らすことができ、光電子集
積回路素子の製造プロセスを簡略化することができる。
また、光ファイバを用いずに光信号の伝搬を行うことが
できるので、面倒な光ファイバの取り付け作業が不要と
なりＯＥＩＣ素子の製造プロセスを簡略化することがで
きる。なお、シリコン基板と光導波路としてのＺｎＯ部
との間にはＺｎＯよりも光の屈折率の低いＳｉＯ2を介
在させることが望ましい。
【００１５】なお、本発明で言う、化合物半導体からな
る発光層とは、電気信号を光信号に変換する機能を有す
る発光層、および光信号を電気信号に変換する機能を有
する受光層の双方を意味するものである。
【００１６】
【発明の実施の形態】［第１実施例、図１］以下、本発
明の第１実施例のＯＥＩＣ素子を、図１を参照して詳細
に説明する。
【００１７】図１は、本実施例のＯＥＩＣ素子の発光層
部分を示す部分断面図である。図において、１はシリコ
ン基板、２はＺｎＯ膜、３はＧａＮ層である。ＺｎＯ膜
２はＧａＮ層３を形成するためのバッファ層であり、Ｇ
ａＮ層３はＯＥＩＣ素子の発光層として機能する。
【００１８】本実施例の発光層は、以下の手順で形成さ
れる。
【００１９】まず、シリコン半導体素子の形成に通常用
いられる単結晶シリコン基板１を準備する。
【００２０】次いで、このシリコン基板１上に、例えば
ＲＦマグネトロンスパッタ法等により膜厚約３μｍ程度
のＺｎＯ膜２を形成する。このＺｎＯ膜２はｃ軸配向の
多結晶膜であり、ＧａＮ層３を形成するためのバッファ
層として機能する。なお、ＲＦマグネトロンスパッタ法
においては基板を加熱しながら成膜を行うが、その基板
加熱温度は高々３００℃であり、通常は２００℃前後に
基板温度を設定する。
【００２１】さらに、ＺｎＯ膜２の成膜後に、該ＺｎＯ
膜２上に発光層となるＧａＮ層３を形成する。このＧａ
Ｎ層３の形成は、ＥＣＲ−ＭＢＥ法により行う。具体的
には、プラズマ生成領域と成膜領域とを有するＥＣＲ−
ＭＢＥ装置（図示せず）を用い、プラズマ生成領域で電
子サイクロトロン共鳴（ＥＣＲ）現象を引き起こし、プ
ラズマ化した窒素ガスを生成する。このプラズマ化した
窒素ガスを成膜領域に送り込み、同じく成膜領域に設け
られたクヌーセンセルから供給される金属Ｇａと反応さ
せ、成膜領域に設けられた前述のシリコン基板上にＧａ
Ｎ層３を形成する。ＥＣＲ−ＭＢＥ法によってＧａＮ層
３を形成する場合、ＥＣＲプラズマ状態によりすでに材
料ガスが高エネルギー化しているので、改めて基板温度
を高めなくても十分にＧａＮ層３を形成することができ
る。具体的には、基板温度を７００℃程度に設定すれば
ＧａＮ層３を形成することが可能である。なお、本実施
例では基板温度７２０℃で成膜を行った。
【００２２】なお、上述のＥＣＲ−ＭＢＥ法を用いたＧ
ａＮ層の形成方法の詳細に関しては、本発明者らが鋭意
研究の上、特許出願を行っており（特願平９−３３１８
８４）、本願発明におけるＧａＮ層の形成にも、上述の
特許出願に記載した形成方法を援用しうる。
【００２３】［第２実施例、図２］以下、本発明の第２
実施例のＯＥＩＣ素子を、図２を参照して詳細に説明す
る。
【００２４】図２は、本実施例のＯＥＩＣ素子を示す断
面図であり、単結晶シリコン基板１１上に発光層（光回
路部の一部を構成する）としてフォトダイオード部１５
を、電子回路部として電界効果トランジスタ（ＭＯＳ−
ＦＥＴ）部１６を形成したものである。図において、１
１は単結晶シリコン基板、１２はＺｎＯ膜、１３ａ・１
３ｂはそれぞれ受光を行うｎ型ＧａＮ層・ｐ型ＧａＮ
層、１４ａ・１４ｂはそれぞれｎ電極・ｐ電極、１７・
１９はそれぞれＭＯＳ−ＦＥＴ部１６のソース電極・ド
レイン電極、１８はゲート電極、２０はＳｉＯ2膜であ
る。
【００２５】本実施例のＯＥＩＣ素子の作製にあたって
は、まずシリコン半導体素子を形成する際に通常用いら
れるプロセス、具体的にはフォトリソ、イオン注入、エ
ッチング等のプロセスを用いて、電子回路部であるＭＯ
Ｓ−ＦＥＴ部１６を形成する。
【００２６】次いで、実施例１で述べた方法を用いて、
ＺｎＯ膜１２、ｎ型ＧａＮ層１３ａ、ｐ型ＧａＮ層１３
ｂを順次積層形成する。なお、ｎ型ＧａＮ層１３ａ、ｐ
型ＧａＮ層１３ｂは、ＧａＮ層の形成時に例えばＳｉ、
Ｍｇ等の適当な不純物を添加して形成する。その後、Ｒ
ＩＥ等のプロセスを用いてｐ型ＧａＮ層１３ｂ、ｎ型Ｇ
ａＮ層１３ａ、ＺｎＯ膜１２の不要箇所を除去し、ｎ型
ＧａＮ層１３ａ上にｎ電極１４ａ、ｐ型ＧａＮ層１３ｂ
上にｐ電極１４ｂをそれぞれ形成することにより発光層
であるフォトダイオード部１５を形成する。これによ
り、外部からの光信号をフォトダイオード部１５によっ
て電気信号に変換し、該電気信号によってＭＯＳ−ＦＥ
Ｔ部１６の動作を制御するＯＥＩＣ素子を構成すること
ができる。
【００２７】以上の手順でＯＥＩＣ素子を作製すること
により、ＧａＮ層１３ａ、１３ｂを高温で形成する際
に、電子回路部であるＭＯＳ−ＦＥＴ部１６の各種金属
配線がＺｎＯ膜１２で保護され直接高温にさらされずに
済むので、ＭＯＳ−ＦＥＴ部１６の特性劣化を抑制する
ことができ、ひいてはＯＥＩＣ素子の特性を良好に保つ
ことができる。
【００２８】なお、上記実施例においては発光層をＧａ
Ｎで構成したが、これに限定することなく、ＡｌＧａ
Ｎ、ＩｎＧａＮ、ＩｎＧａＡｌＮで発光層を構成しても
同様の効果が得られる。また、電子回路部としてＭＯＳ
−ＦＥＴ部を形成したが、他の電子回路、例えばＨＥＭ
Ｔ、ＨＢＴ等の電子回路を形成しても良い。さらに、本
実施例では、電子回路部１６を形成したのちに光回路部
１５を形成したが、光回路部１５を形成したのちに電子
回路部１６を形成しても構わない。
【００２９】［第３実施例、図３］以下、本発明の第３
実施例のＯＥＩＣ素子を、図３を参照して詳細に説明す
る。
【００３０】第３実施例のＯＥＩＣ素子は、シリコン基
板２１上に発光層（光回路部の一部を構成する）として
レーザ部２５を、光回路部としてＺｎＯで構成される光
導波路３２を、電子回路部として電界効果トランジスタ
（ＭＯＳ−ＦＥＴ）部２６を形成したものである。これ
により、電子回路部であるＭＯＳ−ＦＥＴ部２６のゲー
ト電極２８に加える電圧を調整することにより、光回路
部であるレーザ部２５の発光を制御するＯＥＩＣ素子を
構成する。
【００３１】図３は、本実施例のＯＥＩＣ素子の断面図
である。なお、電子回路部（ＭＯＳ−ＦＥＴ部）の構成
は第２実施例と変わるところはないのでその説明を省略
する。図において、２１は単結晶シリコン基板、２２は
バッファ層となるＺｎＯ膜、２３ａはｎ型ＧａＮクラッ
ド層、２３ｂはｐ型ＧａＮ活性層、２３ｃはｎ型ＧａＮ
クラッド層、２４ａ・２４ｂはそれぞれｎ電極・ｐ電極
である。２３ａ〜２３ｃによってレーザ部２５の共振器
部を構成している。共振器部の一方側部からはｎ型Ｇａ
Ｎクラッド層２３ａとｐ型ＧａＮ活性層２３ｂの界面か
ら発振するレーザ光を伝搬するための光導波路３２が形
成されている。光導波路３２とバッファ層であるＺｎＯ
膜２２との間には、ＳｉＯ2膜３１が介在して形成され
ている。光導波路３２はＺｎＯから形成されており、光
の屈折率の低いＳｉＯ2上に屈折率の高いＺｎＯを配置
することによりレーザ光をＺｎＯ部に集中させ、該Ｚｎ
Ｏ部を光導波路として機能させている。
【００３２】このように、バッファ層部分と共通の材料
を用いて光導波路を形成することにより、成膜プロセス
の簡略化を図ることができる。また、光ファイバを用い
ずに光信号の伝搬を行うことができるので、面倒な光フ
ァイバの取り付け作業が不要となりＯＥＩＣ素子の製造
プロセスをさらに簡略化することができる。
【００３３】なお、本実施例ではＺｎＯ部３２の下部に
ＳｉＯ2膜３１を介在させたが、ＺｎＯよりも屈折率の
低い材料であれば他の材料からなる膜を介在させても構
わない。本実施例においてＳｉＯ2膜３１を介在させた
のは、電子回路部のＭＯＳ−ＦＥＴに用いられるＳｉＯ
2膜３０と成膜材料を共通化することにより製造プロセ
スを簡略化することができるからである。さらに、光導
波路３２の伝搬効率を向上させるために光導波路３２全
体をＳｉＯ2膜等で被覆する構成としてもかまわない。
【００３４】また、本実施例においてはクラッド層をｎ
型ＧａＮ層２３ａ、ｐ型ＧａＮ層２３ｃと、活性層をｐ
型ＧａＮ層２３ｂとしているが、それぞれｎ型ＡｌＧａ
Ｎクラッド層、ｐ型ＡｌＧａＮクラッド層、およびｐ型
ＩｎＧａＮ活性層としても構わない。さらに、活性層の
構造を、ＩｎＧａＮとＧａＮとによる単一量子井戸構造
または多重量子井戸構造としても構わない。
【００３５】［第４実施例、図４］以下、本発明の第４
実施例のＯＥＩＣ素子を、図４を参照して詳細に説明す
る。
【００３６】第４実施例のＯＥＩＣ素子は、シリコン基
板４１上に発光層（光回路部の一部を構成する）として
発光ダイオード部４５およびフォトダイオード部５３
を、光回路部としてＺｎＯで構成される光導波路５２
を、電子回路部として電界効果トランジスタ（ＭＯＳ−
ＦＥＴ）部４６を形成したものである。これにより、電
子回路部であるＭＯＳ−ＦＥＴ部４６のゲート電極４８
に加える電圧を調整することにより、光回路部である発
光ダイオード部４５の発光を制御するＯＥＩＣ素子を構
成する。
【００３７】図４は、本実施例のＯＥＩＣ素子の断面図
である。なお、電子回路部（ＭＯＳ−ＦＥＴ部）の構成
は第２実施例と変わるところはないのでその説明を省略
する。図において、４１は単結晶シリコン基板、４２は
バッファ層となるＺｎＯ膜、４３ａ・４３ｂはそれぞれ
発光ダイオード４５を構成するｎ型ＧａＮ層・ｐ型Ｇａ
Ｎ層、４４ａ・４４ｂはそれぞれｎ電極・ｐ電極であ
る。発光ダイオード部４５、およびＭＯＳ−ＦＥＴ部４
６上には、ＳｉＯ2膜５１が厚く積まれている。該Ｓｉ
Ｏ2膜５１のうち、ｐ型ＧａＮ層の上部に相当する箇所
のみＳｉＯ2が除去されておりＺｎＯ部（光導波路）５
２が設けられている。光導波路５２の上部には、発光ダ
イオード部４５から発せられた光信号を受光するフォト
ダイオード部５３が形成されている。また、ＳｉＯ2膜
５１上には、例えばインダクタ等の電子回路素子５４が
形成されている。
【００３８】このように、光の屈折率の低いＳｉＯ2膜
５１中に屈折率の高いＺｎＯを配置することにより光信
号をＺｎＯ部に集中させ、該ＺｎＯ部を光導波路として
機能させている。
【００３９】このように、バッファ層部分と共通の材料
を用いて光導波路を形成することにより、成膜プロセス
の簡略化を図ることができる。また、光ファイバを用い
ずに光信号の伝搬を行うことができるので、面倒な光フ
ァイバの取り付け作業が不要となりＯＥＩＣ素子の製造
プロセスをさらに簡略化することができる。
【００４０】なお、本実施例ではＺｎＯ部５２の周囲に
ＳｉＯ2膜５１を設けたが、ＺｎＯよりも屈折率の低い
材料であれば他の材料からなる膜を設けても構わない。
本実施例においてＳｉＯ2膜５１を介在させたのは、電
子回路部のＭＯＳ−ＦＥＴに用いられるＳｉＯ2膜５０
と成膜材料を共通化することにより製造プロセスを簡略
化することができるからである。
【００４１】［第５実施例、図５］以下、本発明の第５
実施例を、図５を参照して詳細に説明する。
【００４２】第５実施例のＯＥＩＣ素子は、シリコン基
板６１上に発光層（光回路部の一部を構成する）として
発光ダイオード部６５を、光回路部としてＺｎＯで構成
される光導波路６６を、電子回路部として電界効果トラ
ンジスタ（ＭＯＳ−ＦＥＴ）部を形成したものである。
これにより、ＭＯＳ−ＦＥＴのゲート電極に加える電圧
を調整することにより、光回路部である発光ダイオード
部６５の発光を制御するＯＥＩＣ素子を構成する。
【００４３】図５は、本実施例のＯＥＩＣ素子の光回路
部の要部を示す斜視図である。電子回路部（ＭＯＳ−Ｆ
ＥＴ）の構成は第２実施例と変わるところはないので図
示は省略してある。図において、６１は単結晶シリコン
基板、６２はバッファ層となるＺｎＯ膜、６３ａ・６３
ｂはそれぞれ発光を行うｎ型ＧａＮ層・ｐ型ＧａＮ層、
６４ａ・６４ｂはそれぞれｎ電極・ｐ電極である。シリ
コン基板６１とＺｎＯ膜６２および光導波路６６との間
にはＳｉＯ2膜６７が介在している。
【００４４】このように、光の屈折率の低いＳｉＯ2膜
６７をＺｎＯ膜の下層に配置することにより、発光ダイ
オード部６５で発光した光は屈折率の高いＺｎＯ膜中を
伝搬することになり、ＺｎＯ膜を光導波路として使用す
ることが可能となる。これにより、ＺｎＯ膜６２は、Ｇ
ａＮ層形成のためのバッファ層としてのみならず、光導
波路６６としても機能させることができ、別途光導波路
を形成する必要がなくなるので、ＯＥＩＣ素子の作製プ
ロセスを大幅に簡略化することができる。
【００４５】なお、本実施例ではＺｎＯ膜６２、光導波
路６６の下部にＳｉＯ2膜６７を介在させたが、ＺｎＯ
よりも屈折率の低い材料であれば他の材料からなる膜を
介在させても構わない。本実施例においてＳｉＯ2膜６
７を介在させたのは、電子回路部のＭＯＳ−ＦＥＴに用
いられるＳｉＯ2膜と成膜材料を共通化することにより
製造プロセスを簡略化することができるからである。さ
らに、光導波路６６の伝搬効率を向上させるために光導
波路６６全体をＳｉＯ2膜等で被覆する構成としてもか
まわない。
【００４６】［その他の実施例、図６］なお、本発明の
ＯＥＩＣ素子は上述の実施例に限定されるものではな
い。
【００４７】例えば、それぞれＯＥＩＣ素子を構成する
シリコン基板７１、７２同士を、発光層部分７３、７４
が重なる位置関係となるように対向して配置し、複合型
のＯＥＩＣ素子を形成しても良い。このような構成とす
ることにより、シリコン基板７１上に形成されたＭＯＳ
−ＦＥＴ７５によって制御される発光層７３からの光信
号を、同じくシリコン基板７２上に形成された発光層７
４が電気信号に変換するＯＥＩＣ素子を構成することが
できる。この場合、各発光層７３、７４の間は空間（エ
アギャップ）とすれば良く、別途ＳｉＯ2膜等を形成す
る必要はない。
【００４８】
【発明の効果】以上の説明から明らかなように、本発明
の請求項１記載の発明によれば、ＺｎＯ膜をバッファ層
として形成したことにより、その上に形成されるＧａＮ
層をミスフィット転位の少ない良好な膜質のＧａＮ層と
することが可能になる。
【００４９】またバッファ層として用いるＺｎＯ膜は、
スパッタリング法等によって低温で形成することが可能
なので、ＯＥＩＣ素子の電子回路部における金属配線に
与える高温による悪影響を抑制することができる。ま
た、ＺｎＯ膜が金属配線部を覆うことにより、ＧａＮ層
形成時の高温に金属配線が直接さらされずに済み、この
点からも高温による悪影響を抑制することができる。そ
の際、ＥＣＲ−ＭＢＥ法を用いてＧａＮ層を形成するこ
とにより、比較的低温でＧａＮ層を形成することがで
き、金属配線部への悪影響を更に抑制することができ
る。
【００５０】また、本発明の請求項４記載の発明によれ
ば、ＯＥＩＣ路子の光回路部分の少なくとも一部分に光
導波路としてのＺｎＯ部を設けた。このようにＺｎＯを
光導波路として使用することにより、一連の製造プロセ
スにおける管理パラメータを減らすことができる。ま
た、光ファイバを用いずに光信号の伝搬を行うことがで
きるので、面倒な光ファイバの取り付け作業が不要とな
りＯＥＩＣ素子の製造プロセスを簡略化することができ
る。
【図面の簡単な説明】
【図１】 本発明の第１実施例のＯＥＩＣ素子の発光層
部分を示す部分断面図である。
【図２】 本発明の第２実施例のＯＥＩＣ素子を示す断
面図である。
【図３】 本発明の第３実施例のＯＥＩＣ素子を示す断
面図である。
【図４】 本発明の第４実施例のＯＥＩＣ素子を示す断
面図である。
【図５】 本発明の第５実施例のＯＥＩＣ素子を発光層
部分を示す部分斜視図である。
【図６】 本発明のその他の実施例のＯＥＩＣ素子を示
す断面図である。
【符号の説明】
３ ・・・ ＧａＮ層 １、１１、２１、４１、６１、７１、７２ ・・・ 単
結晶シリコン基板 ２、１２、２２、４２、６２ ・・・ ＺｎＯ膜（バッ
ファ層） １３ａ、４３ａ、６３ａ ・・・ ｎ型ＧａＮ層 １３ｂ、４３ｂ、６３ｂ ・・・ ｐ型ＧａＮ層 １４ａ、２４ａ、４４ａ、６４ａ ・・・ ｎ電極 １４ｂ、２４ｂ、４４ｂ、６４ｂ ・・・ ｐ電極 １５、５３、７４ ・・・ フォトダイオード
部 １６、２６、４６、７５ ・・・ ＭＯＳ−ＦＥＴ部 １７、２７、４７ ・・・ ソース電極 １８、２８、４８ ・・・ ゲート電極 １９、２９、４９ ・・・ ドレイン電極 ２０、３０、３１、５０、５１、６７ ・・・ ＳｉＯ
2膜 ２３ａ ・・・ ｎ型ＧａＮクラッ
ド層 ２３ｂ ・・・ ｐ型ＧａＮ活性層 ２３ｃ ・・・ ｐ型ＧａＮクラッ
ド層 ２５ ・・・ レーザ部 ３２、５２、６６ ・・・ 光導波路（ＺｎＯ
部） ４５、６５、７３ ・・・ 発光ダイオード部 ５４ ・・・ 電子回路素子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に電子回路部と光回路部
    とを有し、同じくシリコン基板上に形成された化合物半
    導体からなる発光層を介して前記電子回路部の電気信号
    と前記光回路部の光信号との変換を行う光電子集積回路
    素子であって、 前記シリコン基板上にはＺｎＯ膜が形成され、該ＺｎＯ
    膜上に前記発光層を形成したことを特徴とする光電子集
    積回路素子。
  2. 【請求項２】 前記発光層は、ＧａＮ、ＡｌＧａＮ、Ｉ
    ｎＧａＮ、ＩｎＧａＡｌＮのうちの少なくとも一種から
    なることを特徴とする請求項１に記載の光電子集積回路
    素子。
  3. 【請求項３】 前記発光層は、８００℃以下の成膜温度
    で形成されたものであることを特徴とする請求項１また
    は請求項２に記載の光電子集積回路素子。
  4. 【請求項４】 前記発光層は、ＥＣＲ−ＭＢＥ法によっ
    て形成されたものであることを特徴とする請求項１ない
    し請求項３に記載の光電子集積回路素子。
  5. 【請求項５】 前記光回路部の少なくとも一部に光導波
    路としてのＺｎＯ部を設けたことを特徴とする請求項１
    ないし請求項４に記載の光電子集積回路素子。
  6. 【請求項６】 前記シリコン基板と前記ＺｎＯ部との間
    にＳｉＯ2膜が介在していることを特徴とする請求項１
    ないし請求項５に記載の光電子集積回路素子。
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