JPH11274803A - 高周波スイッチ回路及び高周波スイッチ回路の設計方法 - Google Patents
高周波スイッチ回路及び高周波スイッチ回路の設計方法Info
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- JPH11274803A JPH11274803A JP7025098A JP7025098A JPH11274803A JP H11274803 A JPH11274803 A JP H11274803A JP 7025098 A JP7025098 A JP 7025098A JP 7025098 A JP7025098 A JP 7025098A JP H11274803 A JPH11274803 A JP H11274803A
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Abstract
(57)【要約】
【課題】 オフ時のアイソレーションが大きくとれ、且
つ、オン時の挿入損失が小さくなる高周波スイッチ回路
を提供することを目的とする。 【解決手段】 高周波信号を入力する入力端子２０に接
続された第１電極と、出力端子２１に接続された第２電
極と、第１電極と第２電極との間のオン／オフを制御す
る制御信号を入力する制御端子２３に接続された第３電
極とを有するスイッチ素子２２と、入力端子２０と出力
端子２１との間に直列に接続された第１伝送路２４及び
第２伝送路２６と、一端が第１伝送路２４と第２伝送路
２６との接点に接続され、他端が接地された第３伝送路
２８とを具備して構成する。
つ、オン時の挿入損失が小さくなる高周波スイッチ回路
を提供することを目的とする。 【解決手段】 高周波信号を入力する入力端子２０に接
続された第１電極と、出力端子２１に接続された第２電
極と、第１電極と第２電極との間のオン／オフを制御す
る制御信号を入力する制御端子２３に接続された第３電
極とを有するスイッチ素子２２と、入力端子２０と出力
端子２１との間に直列に接続された第１伝送路２４及び
第２伝送路２６と、一端が第１伝送路２４と第２伝送路
２６との接点に接続され、他端が接地された第３伝送路
２８とを具備して構成する。
Description
【０００１】
【発明の属する技術分野】本発明は高周波スイッチ回路
及び高周波スイッチ回路の設計方法に関し、特に、ミリ
波、マイクロ波等の高周波回路に使用されるスイッチ回
路に関するものである。
及び高周波スイッチ回路の設計方法に関し、特に、ミリ
波、マイクロ波等の高周波回路に使用されるスイッチ回
路に関するものである。
【０００２】
【従来の技術】ミリ波、マイクロ波等の高周波スイッチ
回路は、電界効果型トランジスタ（以下、ＦＥＴと呼
ぶ）等のスイッチ素子をオン／オフさせて、高周波信号
の通過／遮断を制御している。ＦＥＴには、ソース・ゲ
ート間、ソース・ドレイン間、ドレイン・ゲート間に寄
生容量が有る。
回路は、電界効果型トランジスタ（以下、ＦＥＴと呼
ぶ）等のスイッチ素子をオン／オフさせて、高周波信号
の通過／遮断を制御している。ＦＥＴには、ソース・ゲ
ート間、ソース・ドレイン間、ドレイン・ゲート間に寄
生容量が有る。
【０００３】この寄生容量により、ＦＥＴがオフ時に、
ミリ波、マイクロ波等の高周波信号が通過してしまう。
これがアンテナ切替回路等においては、送受信時の雑音
等の原因となってしまう。そこで、ＦＥＴがオフ時に、
アイソレーションを向上させるべく、ＦＥＴと並列に伝
送路を設けている。
ミリ波、マイクロ波等の高周波信号が通過してしまう。
これがアンテナ切替回路等においては、送受信時の雑音
等の原因となってしまう。そこで、ＦＥＴがオフ時に、
アイソレーションを向上させるべく、ＦＥＴと並列に伝
送路を設けている。
【０００４】図１５は、従来の高周波スイッチ回路の構
成図である。この図に示すように、従来の高周波スイッ
チ回路は、入力端子２、出力端子４、ＦＥＴ６、伝送路
８、バイアス回路１０、抵抗１２及び制御端子１４を有
する。入力端子２と出力端子４との間には、ＦＥＴ６と
伝送路８とが並列に接続されている。入力端子２には、
動作電圧を制御するために、バイアス回路１０が接続さ
れている。
成図である。この図に示すように、従来の高周波スイッ
チ回路は、入力端子２、出力端子４、ＦＥＴ６、伝送路
８、バイアス回路１０、抵抗１２及び制御端子１４を有
する。入力端子２と出力端子４との間には、ＦＥＴ６と
伝送路８とが並列に接続されている。入力端子２には、
動作電圧を制御するために、バイアス回路１０が接続さ
れている。
【０００５】ＦＥＴ６のゲートには、オンの時に、入力
端子２に入力される高周波信号がゲートに漏れないよう
にするために高抵抗１２が接続されている。制御信号
は、制御端子１４及び抵抗１２を通して、ゲートに入力
される。ＦＥＴ６は、ＨＥＭＴやＭＥＳ−ＦＥＴ等であ
る。入力端子２には、例えば、６０ＧＨｚの高周波信号
が入力される。
端子２に入力される高周波信号がゲートに漏れないよう
にするために高抵抗１２が接続されている。制御信号
は、制御端子１４及び抵抗１２を通して、ゲートに入力
される。ＦＥＴ６は、ＨＥＭＴやＭＥＳ−ＦＥＴ等であ
る。入力端子２には、例えば、６０ＧＨｚの高周波信号
が入力される。
【０００６】図１６は、図中のＦＥＴの等価回路を示す
図である。図１６に示すように、ＦＥＴ６の等価回路
は、ドレインインダクタスＬd 、ドレイン抵抗Ｒd 、ド
レイン・ソース抵抗Ｒds、ソース・ドレイン容量Ｃds、
ゲート・ドレイン容量Ｃgd、チャネル抵抗Ｒi 、ドレイ
ン・ゲート抵抗Ｒr 、ゲート抵抗Ｒg 、ゲートインダク
タスＬg 、ソース抵抗Ｒs 及びソースインダクタンスＬ
s により記述される。
図である。図１６に示すように、ＦＥＴ６の等価回路
は、ドレインインダクタスＬd 、ドレイン抵抗Ｒd 、ド
レイン・ソース抵抗Ｒds、ソース・ドレイン容量Ｃds、
ゲート・ドレイン容量Ｃgd、チャネル抵抗Ｒi 、ドレイ
ン・ゲート抵抗Ｒr 、ゲート抵抗Ｒg 、ゲートインダク
タスＬg 、ソース抵抗Ｒs 及びソースインダクタンスＬ
s により記述される。
【０００７】ＦＥＴ６がＯＮの時、コントロール端子で
あるゲートに高周波信号が漏れないように高抵抗ＲH を
接続したため、ゲートは、ＲＦ的にオープンと考えてよ
い。Ｌg は小さいので無視することができる。また、計
算を簡単にするために、Ｌd，Ｌs ，Ｒd ，Ｒs は省略
して計算する。すると、ＦＥＴ６の近似等価回路は、図
１７に示すようになる。図１７中、Ｃg 、Ｒint は、式
（１）で表される。
あるゲートに高周波信号が漏れないように高抵抗ＲH を
接続したため、ゲートは、ＲＦ的にオープンと考えてよ
い。Ｌg は小さいので無視することができる。また、計
算を簡単にするために、Ｌd，Ｌs ，Ｒd ，Ｒs は省略
して計算する。すると、ＦＥＴ６の近似等価回路は、図
１７に示すようになる。図１７中、Ｃg 、Ｒint は、式
（１）で表される。
【０００８】
【数１】
【０００９】ＦＥＴ６のアドミタンスＹint は、式
（２）で表される。
（２）で表される。
【００１０】
【数２】
【００１１】伝送路８の特性インピーダンスをＺ0 、位
相定数をθ（ロスレス）とすると、伝送路８のアドミタ
ンス行列（以下、Ｙmatrix）は、式（３）で表される。
相定数をθ（ロスレス）とすると、伝送路８のアドミタ
ンス行列（以下、Ｙmatrix）は、式（３）で表される。
【００１２】
【数３】
【００１３】スイッチ回路全体のＹmatrixは、式（４）
で表される。
で表される。
【００１４】
【数４】
【００１５】式（４）を整理すると、式（５）となる。
【００１６】
【数５】
【００１７】スイッチ回路全体のＳ21は、特性インピー
ダンス５０Ωの系に接続されるものとすると、式（６）
で表される。
ダンス５０Ωの系に接続されるものとすると、式（６）
で表される。
【００１８】
【数６】
【００１９】図１８は、図１５の高周波スイッチ回路が
オフ時のｄＢ（Ｓ21）の一例を示す図であり、横軸が伝
送線路の位相θ（θ＝０〜３６０°）、縦軸がｄＢ（Ｓ
21）である。
オフ時のｄＢ（Ｓ21）の一例を示す図であり、横軸が伝
送線路の位相θ（θ＝０〜３６０°）、縦軸がｄＢ（Ｓ
21）である。
【００２０】図１９は、図１５の高周波スイッチ回路が
オン時のｄＢ（Ｓ21）の一例を示す図であり、横軸がθ
（θ＝０〜３６０°）、縦軸がｄＢ（Ｓ21）である。図
１８，１９におけるパラメータは、式（７）に示す場合
である。
オン時のｄＢ（Ｓ21）の一例を示す図であり、横軸がθ
（θ＝０〜３６０°）、縦軸がｄＢ（Ｓ21）である。図
１８，１９におけるパラメータは、式（７）に示す場合
である。
【００２１】ｆ＝６０ＧＨｚ，Ｃds＝１７ｆＦ，Ｒi ＝
３Ω、Ｒr ＝３Ω（ＯＮ，ＯＦＦで変わらないとする） Ｃgs＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｃgd＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｒds＝１６ＫΩ ＯＦＦ ＝１５Ω ＯＮ ・・・（７） 高周波スイッチ回路は、オン時に挿入損失が少なく、オ
フ時にアイソレーションが大きくなることが望ましいの
で、各高周波信号について、伝送路８の各特性インピー
ダンスにおける、最適な位相定数θが求まる。位相定数
θと周波数ｆとから、各特性インピーダンスＺ0 の時、
周波数ｆにおける伝送路８の最適な線路長が求まる。オ
フ時のアイソレーションの最大値はインピーダンスＺ0
が大きくなるにつれて大きくなり、またその時の位相に
おけるオン時の挿入損失はＺ0 が大きくなるにつれて減
少することが分かる。
３Ω、Ｒr ＝３Ω（ＯＮ，ＯＦＦで変わらないとする） Ｃgs＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｃgd＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｒds＝１６ＫΩ ＯＦＦ ＝１５Ω ＯＮ ・・・（７） 高周波スイッチ回路は、オン時に挿入損失が少なく、オ
フ時にアイソレーションが大きくなることが望ましいの
で、各高周波信号について、伝送路８の各特性インピー
ダンスにおける、最適な位相定数θが求まる。位相定数
θと周波数ｆとから、各特性インピーダンスＺ0 の時、
周波数ｆにおける伝送路８の最適な線路長が求まる。オ
フ時のアイソレーションの最大値はインピーダンスＺ0
が大きくなるにつれて大きくなり、またその時の位相に
おけるオン時の挿入損失はＺ0 が大きくなるにつれて減
少することが分かる。
【００２２】
【発明が解決しようとする課題】従来の高周波スイッチ
回路では、図に示したように、伝送路８の特性インピー
ダンスＺ0 が小さくなると、オフ時のアイソレーション
が小さくなり、オン時の挿入損失が大きくなるという問
題があった。
回路では、図に示したように、伝送路８の特性インピー
ダンスＺ0 が小さくなると、オフ時のアイソレーション
が小さくなり、オン時の挿入損失が大きくなるという問
題があった。
【００２３】オフ時のアイソレーションが最大となるの
は、ＦＥＴ６と伝送路８とが並列共振した時であり、伝
送路８とＦＥＴ６の寄生容量Ｃg 、Ｃdsとが並列共振し
た場合である。
は、ＦＥＴ６と伝送路８とが並列共振した時であり、伝
送路８とＦＥＴ６の寄生容量Ｃg 、Ｃdsとが並列共振し
た場合である。
【００２４】伝送路８の特性インピーダンスＺ0 が高
く、即ち、接地容量が小さい場合には、所望の周波数に
おいて、伝送路６はインダクタンス成分のみと考えてよ
く、ＦＥＴ６がオフ状態の時、伝送路６のインダクタン
スとＦＥＴ６の寄生容量Ｃg ，Ｃdsとで並列共振を起こ
させることができ、入力端子２と出力端子４間で大きな
アイソレーションを得ることができる。
く、即ち、接地容量が小さい場合には、所望の周波数に
おいて、伝送路６はインダクタンス成分のみと考えてよ
く、ＦＥＴ６がオフ状態の時、伝送路６のインダクタン
スとＦＥＴ６の寄生容量Ｃg ，Ｃdsとで並列共振を起こ
させることができ、入力端子２と出力端子４間で大きな
アイソレーションを得ることができる。
【００２５】ところが、伝送路８の特性インピーダンス
Ｚ0 が小さくなると、伝送路８のインダクタンスのみで
はなく、接地容量成分も見えてしまう。このため、伝送
路８の特性インピーダンスＺ0 が小さくなると、オフ時
のアイソレーションが小さくなっていた。
Ｚ0 が小さくなると、伝送路８のインダクタンスのみで
はなく、接地容量成分も見えてしまう。このため、伝送
路８の特性インピーダンスＺ0 が小さくなると、オフ時
のアイソレーションが小さくなっていた。
【００２６】伝送路８のＹmatrixとＳ11との関係は、式
（８）で表される。
（８）で表される。
【００２７】
【数７】
【００２８】図２０は、伝送路がインダクタンスだけの
場合と特性インピーダンスが６０Ωの場合について、周
波数０〜６０ＧＨｚまでの範囲における伝送路のＳ11を
示す図である。図中、点Ａ１はインダクタンスだけの場
合の高周波（６０ＧＨｚ）でのＳ11、点Ｂ１は特性イン
ピーダンスが６０Ωの場合のＳ11である。この図から、
高周波（６０ＧＨｚ）では、インダクタンスのみの場合
からは大きくずれていることが分かる。図２１は、図２
０に対応する伝送路のＳ21を示す図である。
場合と特性インピーダンスが６０Ωの場合について、周
波数０〜６０ＧＨｚまでの範囲における伝送路のＳ11を
示す図である。図中、点Ａ１はインダクタンスだけの場
合の高周波（６０ＧＨｚ）でのＳ11、点Ｂ１は特性イン
ピーダンスが６０Ωの場合のＳ11である。この図から、
高周波（６０ＧＨｚ）では、インダクタンスのみの場合
からは大きくずれていることが分かる。図２１は、図２
０に対応する伝送路のＳ21を示す図である。
【００２９】本発明は、このような点に鑑みてなされた
ものであり、オフ時のアイソレーションが大きくとれ、
且つ、オン時の挿入損失が小さくなる高周波スイッチ回
路を提供することを目的としている。
ものであり、オフ時のアイソレーションが大きくとれ、
且つ、オン時の挿入損失が小さくなる高周波スイッチ回
路を提供することを目的としている。
【００３０】
【課題を解決するための手段】図１は本発明の原理図で
ある。この図に示すように、本発明は、高周波信号を入
力する入力端子２０に接続された第１電極と、出力端子
２１に接続された第２電極と、第１電極と第２電極との
間のオン／オフを制御する制御信号を入力する制御端子
２３に接続された第３電極とを有するスイッチ素子２２
と、入力端子２０と出力端子２１との間に直列に接続さ
れた第１伝送路２４及び第２伝送路２６と、一端が第１
伝送路２４と第２伝送路２６との接点に接続され、他端
が接地された第３伝送路２８とを具備したことを特徴と
する高周波スイッチ回路が提供される。
ある。この図に示すように、本発明は、高周波信号を入
力する入力端子２０に接続された第１電極と、出力端子
２１に接続された第２電極と、第１電極と第２電極との
間のオン／オフを制御する制御信号を入力する制御端子
２３に接続された第３電極とを有するスイッチ素子２２
と、入力端子２０と出力端子２１との間に直列に接続さ
れた第１伝送路２４及び第２伝送路２６と、一端が第１
伝送路２４と第２伝送路２６との接点に接続され、他端
が接地された第３伝送路２８とを具備したことを特徴と
する高周波スイッチ回路が提供される。
【００３１】以上のような構成によれば、第３伝送路２
８が接地されているので、インダクタのみと等価となる
ように、第１〜第３伝送路２４，２６，２８を構成する
ことが可能となる。そのため、スイッチ素子２２のオフ
時の寄生容量等と並列に接続される第１〜第３伝送路２
４，２６，２８とでオフ時のアイソレーションを大きく
とることが可能な構成となる。第１伝送路２４、第２伝
送路２６及び第３伝送路２８の伝送路長をパラメータと
して、高周波スイッチ回路がオン時の挿入損失が小さ
く、且つ、オフ時のアイソレーションが大きくなるよう
にそのパラメータを設計することが可能となる。
８が接地されているので、インダクタのみと等価となる
ように、第１〜第３伝送路２４，２６，２８を構成する
ことが可能となる。そのため、スイッチ素子２２のオフ
時の寄生容量等と並列に接続される第１〜第３伝送路２
４，２６，２８とでオフ時のアイソレーションを大きく
とることが可能な構成となる。第１伝送路２４、第２伝
送路２６及び第３伝送路２８の伝送路長をパラメータと
して、高周波スイッチ回路がオン時の挿入損失が小さ
く、且つ、オフ時のアイソレーションが大きくなるよう
にそのパラメータを設計することが可能となる。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。第１実施形態 図２は、本発明の第１実施形態による高周波スイッチ回
路の回路図である。
施の形態について説明する。第１実施形態 図２は、本発明の第１実施形態による高周波スイッチ回
路の回路図である。
【００３３】この高周波スイッチ回路は、入力端子３
０、出力端子３２、ＦＥＴ３４、伝送路４１、抵抗４２
及び制御端子４４を具備する。伝送路４１は、第１伝送
路３６、第２伝送路３８及び第３伝送路４０から構成さ
れる。
０、出力端子３２、ＦＥＴ３４、伝送路４１、抵抗４２
及び制御端子４４を具備する。伝送路４１は、第１伝送
路３６、第２伝送路３８及び第３伝送路４０から構成さ
れる。
【００３４】入力端子３０は、高周波信号（例えば、６
０ＧＨｚ）を入力する端子であり、第１伝送路３６及び
ＦＥＴ３４のドレインに接続されている。ＦＥＴ３４
は、例えばＨＥＭＴやＭＥＳ−ＦＥＴ等のデプレーショ
ンモードの電界効果型トランジスタ（以下、Ｄ−ＦＥＴ
と呼ぶ）であり、０Ｖでオン、−２Ｖでオフする。
０ＧＨｚ）を入力する端子であり、第１伝送路３６及び
ＦＥＴ３４のドレインに接続されている。ＦＥＴ３４
は、例えばＨＥＭＴやＭＥＳ−ＦＥＴ等のデプレーショ
ンモードの電界効果型トランジスタ（以下、Ｄ−ＦＥＴ
と呼ぶ）であり、０Ｖでオン、−２Ｖでオフする。
【００３５】ＦＥＴ３４は、ドレインが入力端子３０及
び第１伝送路３６の第１端点に接続され、ソースが出力
端子３２及び第３伝送路４０の第４端点に接続され、ゲ
ート３４が抵抗４２の一方の端子に接続されている。
び第１伝送路３６の第１端点に接続され、ソースが出力
端子３２及び第３伝送路４０の第４端点に接続され、ゲ
ート３４が抵抗４２の一方の端子に接続されている。
【００３６】抵抗４２は、ＦＥＴ３４に流れる高周波信
号がＦＥＴ３４のゲートに流れないようにする高抵抗の
ものであり、一方の端子がＦＥＴ３４のゲートに接続さ
れ、他方の端子が制御端子４４に接続されている。制御
端子４４は、ＦＥＴ３４をオン／オフを制御するための
制御電圧を印加する端子であり、例えば、０ＶでＦＥＴ
３４をオン、−２ＶでＦＥＴ３４をオフさせる。
号がＦＥＴ３４のゲートに流れないようにする高抵抗の
ものであり、一方の端子がＦＥＴ３４のゲートに接続さ
れ、他方の端子が制御端子４４に接続されている。制御
端子４４は、ＦＥＴ３４をオン／オフを制御するための
制御電圧を印加する端子であり、例えば、０ＶでＦＥＴ
３４をオン、−２ＶでＦＥＴ３４をオフさせる。
【００３７】第１伝送路３６は、パラメータ（Ｚa ，θ
a ）（Ｚa は特性インピーダンス、θa はelectrical l
ength 、θa ＝βｌ，βは位相定数、ｌは伝送路長、ロ
スレス回路とする）の伝送路であり、第１端点が入力端
子３０及びＦＥＴ３４のドレインに接続され、第２端点
が第２伝送路３８の第３端点及び第３伝送路４０の第５
端点に接続されている。
a ）（Ｚa は特性インピーダンス、θa はelectrical l
ength 、θa ＝βｌ，βは位相定数、ｌは伝送路長、ロ
スレス回路とする）の伝送路であり、第１端点が入力端
子３０及びＦＥＴ３４のドレインに接続され、第２端点
が第２伝送路３８の第３端点及び第３伝送路４０の第５
端点に接続されている。
【００３８】第２伝送路３８は、パラメータ（Ｚb ，θ
b ）の伝送路であり、第３端点が第１伝送路３６の第２
端点及び第３伝送路４０の第５端点に接続され、第４端
点ががＦＥＴ３４のソース及び出力端子３２に接続され
ている。
b ）の伝送路であり、第３端点が第１伝送路３６の第２
端点及び第３伝送路４０の第５端点に接続され、第４端
点ががＦＥＴ３４のソース及び出力端子３２に接続され
ている。
【００３９】第３伝送路４０は、パラメータ（Ｚc ，θ
c ）の伝送路であり、第５端点が第１伝送路３６の第２
端点及び第２伝送路３８の第３端点に接続され、第６端
点が接地されている。
c ）の伝送路であり、第５端点が第１伝送路３６の第２
端点及び第２伝送路３８の第３端点に接続され、第６端
点が接地されている。
【００４０】パラメータ（Ｚa ，θa ），（Ｚb ，
θb ），（Ｚc ，θc ）は、ＦＥＴ３４と伝送路４１と
により構成される高周波スイッチ回路がオン時の挿入損
失が小さく、且つ、オフ時の入出力端子３０，３２間の
アイソレーションが大きくなるように設計する。
θb ），（Ｚc ，θc ）は、ＦＥＴ３４と伝送路４１と
により構成される高周波スイッチ回路がオン時の挿入損
失が小さく、且つ、オフ時の入出力端子３０，３２間の
アイソレーションが大きくなるように設計する。
【００４１】以下、パラメータ（Ｚa ，θa ），
（Ｚb ，θb ），（Ｚc ，θc ）の設計方法の説明をす
る。ＦＥＴ３４については、従来技術で説明したことと
同じであるので説明を省略する。付加する伝送線路４１
について考えると、ＦＥＴ３４のドレイン、ソースは対
称なものとすると、Ｚa ＝Ｚb ，θa ＝θb としてよ
い。その値をＺ01，θ1 と置く。Ｚc ＝Ｚ02、θc ＝θ
2 と置く。
（Ｚb ，θb ），（Ｚc ，θc ）の設計方法の説明をす
る。ＦＥＴ３４については、従来技術で説明したことと
同じであるので説明を省略する。付加する伝送線路４１
について考えると、ＦＥＴ３４のドレイン、ソースは対
称なものとすると、Ｚa ＝Ｚb ，θa ＝θb としてよ
い。その値をＺ01，θ1 と置く。Ｚc ＝Ｚ02、θc ＝θ
2 と置く。
【００４２】この伝送路４１のＡＢＣＤmatrixは、式
（９）で表される。
（９）で表される。
【００４３】
【数８】
【００４４】但し、Ｖ1 は入力電圧、Ｉ1 は入力電流、
Ｖ2 は出力電圧、Ｉ2 は出力電流である。式（９）中の
右辺の第１のmatrixは、第１伝送路３６のＡＢＣＤmatr
ix、第２のmatrixは、第３伝送路４０のＡＢＣＤmatri
x、第３のmatrixは第２伝送路３８のＡＢＣＤmatrixで
ある。
Ｖ2 は出力電圧、Ｉ2 は出力電流である。式（９）中の
右辺の第１のmatrixは、第１伝送路３６のＡＢＣＤmatr
ix、第２のmatrixは、第３伝送路４０のＡＢＣＤmatri
x、第３のmatrixは第２伝送路３８のＡＢＣＤmatrixで
ある。
【００４５】式（９）から、Ａ，Ｂ，Ｃ，Ｄは、式（１
０）で表される。
０）で表される。
【００４６】
【数９】
【００４７】ＡＢＣＤmatrixをＹmatrixに変換すると、
式（１１）で表される。
式（１１）で表される。
【００４８】
【数１０】
【００４９】高周波スイッチ回路全体のＹmatrixは、式
（１２）で表される。
（１２）で表される。
【００５０】
【数１１】
【００５１】高周波スイッチ回路を特性インピーダンス
５０Ωの伝送路に接続したとすると、Ｓ21は、式（１
２）のＹmatrixより式（１３）で表される。
５０Ωの伝送路に接続したとすると、Ｓ21は、式（１
２）のＹmatrixより式（１３）で表される。
【００５２】
【数１２】
【００５３】高周波信号の周波数、使用するＦＥＴ３４
のオン時、オフ時におけるＣds、Ｒ i 、Ｒr 、Ｃgs、Ｃ
gd、Ｒds、第１伝送路３６のパラメータ（Ｚ01、
θ1 ）、第２伝送路３８のパラメータ（Ｚ01、θ1 ）及
び第３伝送路４０のパラメータ（Ｚ 02、θ2 ）に対し
て、式（１３）より、ｄＢ（Ｓ21）を算出する。
のオン時、オフ時におけるＣds、Ｒ i 、Ｒr 、Ｃgs、Ｃ
gd、Ｒds、第１伝送路３６のパラメータ（Ｚ01、
θ1 ）、第２伝送路３８のパラメータ（Ｚ01、θ1 ）及
び第３伝送路４０のパラメータ（Ｚ 02、θ2 ）に対し
て、式（１３）より、ｄＢ（Ｓ21）を算出する。
【００５４】パラメータθ1 、θ2 をバリアブルパラメ
ータとして、様々な値のθ1 、θ2でｄＢ（Ｓ21）を算
出し、オフ時にｄＢ（Ｓ21）が小さく、且つ、オン時に
ｄＢ（Ｓ21）が大きくなるパラメータθ1 、θ2 を、高
周波スイッチ回路に使用する伝送路４１とする。θ1 、
θ2 が決定されると、第１伝送路３６、第２伝送路３８
及び第３伝送路４０の伝送路長が決定される。
ータとして、様々な値のθ1 、θ2でｄＢ（Ｓ21）を算
出し、オフ時にｄＢ（Ｓ21）が小さく、且つ、オン時に
ｄＢ（Ｓ21）が大きくなるパラメータθ1 、θ2 を、高
周波スイッチ回路に使用する伝送路４１とする。θ1 、
θ2 が決定されると、第１伝送路３６、第２伝送路３８
及び第３伝送路４０の伝送路長が決定される。
【００５５】これにより得られる最適なθ2 は、０＜θ
2 ＜９０°となる。これは、０＜θ 2 ＜９０°の場合
に、第３伝送路４０がロスレスの時、第３伝送路４０が
インダクタのみ場合と等価となり、オフ時に大きなアイ
ソレーションを取ることができるからである。
2 ＜９０°となる。これは、０＜θ 2 ＜９０°の場合
に、第３伝送路４０がロスレスの時、第３伝送路４０が
インダクタのみ場合と等価となり、オフ時に大きなアイ
ソレーションを取ることができるからである。
【００５６】以下、ｄＢ（Ｓ21）の具体例を説明する。
ＦＥＴ３４のパラメータを従来技術のＦＥＴ６と同様
に、ｆ＝６０ＧＨｚ，Ｃ ds＝１７ｆＦ，Ｒi ＝３Ω、Ｒ
r ＝３Ω Ｃgs＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｃgd＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｒds＝１６ＫΩ ＯＦＦ ＝１５Ω ＯＮ とする。
ＦＥＴ３４のパラメータを従来技術のＦＥＴ６と同様
に、ｆ＝６０ＧＨｚ，Ｃ ds＝１７ｆＦ，Ｒi ＝３Ω、Ｒ
r ＝３Ω Ｃgs＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｃgd＝１７ｆＦ ＯＦＦ ＝４５ｆＦ ＯＮ Ｒds＝１６ＫΩ ＯＦＦ ＝１５Ω ＯＮ とする。
【００５７】Ｚ01＝Ｚ02＝７０Ωの時のｄＢ（Ｓ21）を
高周波スイッチ回路がオフとオン時で求める。図３は、
図２の高周波スイッチ回路がオフ時のｄＢ（Ｓ21）の一
例を示す図であり、横軸は、θ1 （θ1 ＝０〜１８０
°）、縦軸は、θ2 ＝０°，１０°，２０°，３０°，
４０°，５０°，６０°，７０°，８０°，９０°の場
合のｄＢ（Ｓ21）である。
高周波スイッチ回路がオフとオン時で求める。図３は、
図２の高周波スイッチ回路がオフ時のｄＢ（Ｓ21）の一
例を示す図であり、横軸は、θ1 （θ1 ＝０〜１８０
°）、縦軸は、θ2 ＝０°，１０°，２０°，３０°，
４０°，５０°，６０°，７０°，８０°，９０°の場
合のｄＢ（Ｓ21）である。
【００５８】図４は、図２の高周波スイッチ回路がオン
時のｄＢ（Ｓ21）の一例を示す図であり、横軸は、θ1
（θ1 ＝０〜１８０°）、縦軸は、θ2 ＝０°，１０
°，２０°，３０°，４０°，５０°，６０°，７０
°，８０°，９０°の場合のｄＢ（Ｓ21）である。
時のｄＢ（Ｓ21）の一例を示す図であり、横軸は、θ1
（θ1 ＝０〜１８０°）、縦軸は、θ2 ＝０°，１０
°，２０°，３０°，４０°，５０°，６０°，７０
°，８０°，９０°の場合のｄＢ（Ｓ21）である。
【００５９】図３及び図４より、Ｚ01＝Ｚ02＝７０Ωの
場合は、θ1 ＝５０°、θ2 ＝５０°の時に、オフ時の
アイソレーションが大きく、且つ、オン時の挿入損失が
小さくなる。このように、パラメータがθ1 とθ2 と２
つあるので、オン時の挿入損失を小さくすること、オフ
時のアイソレーションを大きくすることの双方を満足す
る最適なパラメータの選択が可能となっている。この場
合と図１８，図１９中でのθ＝１００°、Ｚ0 ＝７０Ω
の場合に比べて、両特性が改善されていることが分か
る。
場合は、θ1 ＝５０°、θ2 ＝５０°の時に、オフ時の
アイソレーションが大きく、且つ、オン時の挿入損失が
小さくなる。このように、パラメータがθ1 とθ2 と２
つあるので、オン時の挿入損失を小さくすること、オフ
時のアイソレーションを大きくすることの双方を満足す
る最適なパラメータの選択が可能となっている。この場
合と図１８，図１９中でのθ＝１００°、Ｚ0 ＝７０Ω
の場合に比べて、両特性が改善されていることが分か
る。
【００６０】図５は、Ｚ01＝Ｚ02＝６０Ωの場合、周波
数０〜６０ＧＨｚまでの範囲における図２中の伝送路４
１のＳ11の一例を示す図であり、Ａが伝送路４１のＳ11
（時計回りに周波数が高くなる）である。
数０〜６０ＧＨｚまでの範囲における図２中の伝送路４
１のＳ11の一例を示す図であり、Ａが伝送路４１のＳ11
（時計回りに周波数が高くなる）である。
【００６１】尚、図５中Ｂは従来の伝送路のＳ11を示
す。この図に示すように、伝送路４１のＳ11は、高周波
数においては、インダクタンス成分が伝送路８よりも大
きくなっていることが分かる。図６は、図５に示したＳ
11に対応する周波数０〜６０ＧＨｚまでの範囲における
図２中の伝送路４１のＳ21を示す図である。
す。この図に示すように、伝送路４１のＳ11は、高周波
数においては、インダクタンス成分が伝送路８よりも大
きくなっていることが分かる。図６は、図５に示したＳ
11に対応する周波数０〜６０ＧＨｚまでの範囲における
図２中の伝送路４１のＳ21を示す図である。
【００６２】図７は、上述した方法により求めた最適な
伝送路４１を使用した図２の高周波スイッチ回路のオフ
・オフ時のｄＢ（Ｓ21）の一例を示す図であり、横軸が
周波数ｆ1 ／ｆ0 （ｆ0 は６０ＧＨｚ）であり、縦軸が
ｄＢ（Ｓ21）である。
伝送路４１を使用した図２の高周波スイッチ回路のオフ
・オフ時のｄＢ（Ｓ21）の一例を示す図であり、横軸が
周波数ｆ1 ／ｆ0 （ｆ0 は６０ＧＨｚ）であり、縦軸が
ｄＢ（Ｓ21）である。
【００６３】図７中、Ｍは、従来のオフ時のｄＢ
（Ｓ21）、Ｃは、本発明のオフ時のｄＢ（Ｓ21）、Ｌ
は、従来のオン時のｄＢ（Ｓ21）、Ｂは、本発明のオン
時のｄＢ（Ｓ 21）である。この図からも、本発明の実施
形態による高周波スイッチ回路の特性が従来の高周波ス
イッチ回路の特性よりも優れていることが分かる。
（Ｓ21）、Ｃは、本発明のオフ時のｄＢ（Ｓ21）、Ｌ
は、従来のオン時のｄＢ（Ｓ21）、Ｂは、本発明のオン
時のｄＢ（Ｓ 21）である。この図からも、本発明の実施
形態による高周波スイッチ回路の特性が従来の高周波ス
イッチ回路の特性よりも優れていることが分かる。
【００６４】図８は、図２の高周波スイッチ回路をマイ
クロストリップラインを用いて構成した一例を示す図で
あり、図２中の要素に対応する要素には同一を符号を付
してある。
クロストリップラインを用いて構成した一例を示す図で
あり、図２中の要素に対応する要素には同一を符号を付
してある。
【００６５】この図に示す高周波スイッチ回路は、上述
した方法により伝送路４１が最適になるように設計した
ものであり、ＧａＡｓ基板上でＦＥＴ３４等を合成する
モノリシック・マイクロ波集積回路（ＭＭＩＣ）により
構成されている。入力端子３０，出力端子３２は、特性
インピーダンスが５０Ωのマイクロストリップライン４
６により接続されている。
した方法により伝送路４１が最適になるように設計した
ものであり、ＧａＡｓ基板上でＦＥＴ３４等を合成する
モノリシック・マイクロ波集積回路（ＭＭＩＣ）により
構成されている。入力端子３０，出力端子３２は、特性
インピーダンスが５０Ωのマイクロストリップライン４
６により接続されている。
【００６６】このマイクロストリップライン４６は、エ
アブリッジ４８を介して、コンデンサ４７の上部電極に
接続されている。コンデンサ４７の誘電体４５を介して
形成された下部電極は、特性インピーダンス５０Ωのマ
イクロストリップライン４６に接続されている。コンデ
ンサ４７は、直流をカットするブロッキングコンデンサ
である。
アブリッジ４８を介して、コンデンサ４７の上部電極に
接続されている。コンデンサ４７の誘電体４５を介して
形成された下部電極は、特性インピーダンス５０Ωのマ
イクロストリップライン４６に接続されている。コンデ
ンサ４７は、直流をカットするブロッキングコンデンサ
である。
【００６７】第１伝送路３６、第２伝送路３８及び第３
伝送路４０は、特性インピーダンス７０Ω、θ01＝θ02
＝５０°のマイクロストリップラインである。第２伝送
路４０は、ビアホール４９を介して、接地されている。
伝送路４０は、特性インピーダンス７０Ω、θ01＝θ02
＝５０°のマイクロストリップラインである。第２伝送
路４０は、ビアホール４９を介して、接地されている。
【００６８】このような高周波スイッチ回路を２個用
い、一方の高周波スイッチ回路の出力端子を他方の高周
波スイッチ回路の入力端子に接続すると共に、出力端子
と入力端子とにアンテナ素子を接続する。
い、一方の高周波スイッチ回路の出力端子を他方の高周
波スイッチ回路の入力端子に接続すると共に、出力端子
と入力端子とにアンテナ素子を接続する。
【００６９】一方の高周波スイッチ回路の入力端子から
高周波の送信信号を入力し、他方の高周波スイッチ回路
の入力端子からアンテナ素子の受信信号を入力する構成
により、マイクロ波やミリ波の高周波信号の高品質なア
ンテナ切替回路が実現できる。
高周波の送信信号を入力し、他方の高周波スイッチ回路
の入力端子からアンテナ素子の受信信号を入力する構成
により、マイクロ波やミリ波の高周波信号の高品質なア
ンテナ切替回路が実現できる。
【００７０】以上説明した第１実施形態によれば、第１
伝送路３６と第２伝送路３８と第１，第２伝送路３６，
３８の間に接地した第３伝送路４０とにより伝送路４１
を構成したので、高周波スイッチ回路のオフ時のアイソ
レーションを大きくすることができる。
伝送路３６と第２伝送路３８と第１，第２伝送路３６，
３８の間に接地した第３伝送路４０とにより伝送路４１
を構成したので、高周波スイッチ回路のオフ時のアイソ
レーションを大きくすることができる。
【００７１】また、伝送路４１の最適化するパラメータ
がθ1 とθ2 との２つなので、高周波スイッチ回路のオ
フ時のアイソレーションを大きくすると共に、オン時の
挿入損失を小さくすることができる。
がθ1 とθ2 との２つなので、高周波スイッチ回路のオ
フ時のアイソレーションを大きくすると共に、オン時の
挿入損失を小さくすることができる。
【００７２】第２実施形態 図９は、本発明の第２実施形態による高周波スイッチ回
路の回路図であり、図２中の構成要素と実質的に同一の
要素には共通の符号を付してある。
路の回路図であり、図２中の構成要素と実質的に同一の
要素には共通の符号を付してある。
【００７３】本発明の第２実施形態による高周波スイッ
チ回路が図２の高周波スイッチ回路と異なる点は、コン
デンサ５４及びバイアス端子５７を設けたことである。
コンデンサ５４は、伝送路４１の特性（Ｙmatrix）を変
えずに、第１伝送路３６、第２伝送路３８及び第３伝送
路４０に直流電圧をバイアスして、デプレーションモー
ドのＦＥＴ３４のゲート電圧が０Ｖでオンさせるための
ものであり、十分大きな容量Ｃ（ωＣが十分大，ωは高
周波信号の角周波数）を有する。
チ回路が図２の高周波スイッチ回路と異なる点は、コン
デンサ５４及びバイアス端子５７を設けたことである。
コンデンサ５４は、伝送路４１の特性（Ｙmatrix）を変
えずに、第１伝送路３６、第２伝送路３８及び第３伝送
路４０に直流電圧をバイアスして、デプレーションモー
ドのＦＥＴ３４のゲート電圧が０Ｖでオンさせるための
ものであり、十分大きな容量Ｃ（ωＣが十分大，ωは高
周波信号の角周波数）を有する。
【００７４】コンデンサ５４の一方の電極は、バイアス
端子５７及び第３伝送路４０の第６端点に接続されてい
る。コンデンサ５４の他方の電極は、接地されている。
バイアス端子５７には、直流電圧（２Ｖ）がバイアスさ
れている。
端子５７及び第３伝送路４０の第６端点に接続されてい
る。コンデンサ５４の他方の電極は、接地されている。
バイアス端子５７には、直流電圧（２Ｖ）がバイアスさ
れている。
【００７５】これにより、制御端子４４には、正電圧
（０Ｖ，２Ｖ）が印加される場合でも、バイアス端子５
７には、２Ｖバイアスされているので、制御端子４４に
０Ｖが印加される場合のゲート・ソース間の電圧Ｖgs＝
−２Ｖとなり、ＦＥＴ３４はオフし、制御端子４４に２
Ｖが印加される場合のゲート・ソース間の電圧Ｖgs＝０
Ｖとなり、ＦＥＴ３４はオンする。
（０Ｖ，２Ｖ）が印加される場合でも、バイアス端子５
７には、２Ｖバイアスされているので、制御端子４４に
０Ｖが印加される場合のゲート・ソース間の電圧Ｖgs＝
−２Ｖとなり、ＦＥＴ３４はオフし、制御端子４４に２
Ｖが印加される場合のゲート・ソース間の電圧Ｖgs＝０
Ｖとなり、ＦＥＴ３４はオンする。
【００７６】以下、図９に示した高周波スイッチ回路の
伝送路４１の設計方法について説明をする。コンデンサ
５４が第３伝送路４０と直列に接続されているので、イ
ンピーダンスは、１／ｊωＣとなる。ωＣが十分大き
く、コンデンサ５４が伝送路４１に与えるインピーダン
スは十分小さいので、第１実施形態で上述したと同様に
して、最適な第１伝送路３６、第２伝送路３８及び第３
伝送路４０を設計すれば良い。
伝送路４１の設計方法について説明をする。コンデンサ
５４が第３伝送路４０と直列に接続されているので、イ
ンピーダンスは、１／ｊωＣとなる。ωＣが十分大き
く、コンデンサ５４が伝送路４１に与えるインピーダン
スは十分小さいので、第１実施形態で上述したと同様に
して、最適な第１伝送路３６、第２伝送路３８及び第３
伝送路４０を設計すれば良い。
【００７７】図１０は、図９の高周波スイッチ回路をコ
プレーナラインを用いて構成した一例を示す図であり、
図９中の要素に対応する要素には同一を符号を付してあ
る。この図に示す高周波スイッチ回路は、ＧａＡｓ基板
上でＦＥＴ３４等を合成するモノリシック・マイクロ波
集積回路（ＭＭＩＣ）により構成されている。６０は、
直流を阻止するブロッキングコンデンサ、５６，６２は
誘電体、６６は、高周波的にショートさせるためのコン
デンサである。
プレーナラインを用いて構成した一例を示す図であり、
図９中の要素に対応する要素には同一を符号を付してあ
る。この図に示す高周波スイッチ回路は、ＧａＡｓ基板
上でＦＥＴ３４等を合成するモノリシック・マイクロ波
集積回路（ＭＭＩＣ）により構成されている。６０は、
直流を阻止するブロッキングコンデンサ、５６，６２は
誘電体、６６は、高周波的にショートさせるためのコン
デンサである。
【００７８】５８は接地ライン、５９はエアブリッジ、
６６はコプレーナラインである。３６，３８，４０は、
特性インピーダンス７０Ω、θ＝５０°のコプレーナラ
インで構成された第１，２，３伝送路である。
６６はコプレーナラインである。３６，３８，４０は、
特性インピーダンス７０Ω、θ＝５０°のコプレーナラ
インで構成された第１，２，３伝送路である。
【００７９】コンデンサ５４の上部電極は、第３伝送路
４０とエアブリッジ５９を通して、接続され、下部電極
は、接地ライン５８に接続されている。コンデンサ６６
の下部電極及び上部電極は、コプレーナライン６６に接
続されている。コンデンサ６６の上部電極は、エアブリ
ッジに接続され、下部電極は、接地ライン５８に接続さ
れている。
４０とエアブリッジ５９を通して、接続され、下部電極
は、接地ライン５８に接続されている。コンデンサ６６
の下部電極及び上部電極は、コプレーナライン６６に接
続されている。コンデンサ６６の上部電極は、エアブリ
ッジに接続され、下部電極は、接地ライン５８に接続さ
れている。
【００８０】以上説明した第２実施形態によれば、第１
実施形態と同様の利点がある上に、ＦＥＴ３４がＤ−Ｆ
ＥＴの場合でも、正電圧にて動作させることができる。第３実施形態 図１１は、本発明の第３実施形態による高周波スイッチ
回路の回路図である。第３実施形態による高周波スイッ
チ回路が第１実施形態による高周波スイッチ回路と異な
る点は、入力端子３０と出力端子３２間に、第１伝送路
８０，第２伝送路８２、第３伝送路８４からなる伝送路
８６と並列に、複数のＦＥＴ３４−１〜ＦＥＴ３４−ｎ
（ｎ≧２）を直列に接続したことである。
実施形態と同様の利点がある上に、ＦＥＴ３４がＤ−Ｆ
ＥＴの場合でも、正電圧にて動作させることができる。第３実施形態 図１１は、本発明の第３実施形態による高周波スイッチ
回路の回路図である。第３実施形態による高周波スイッ
チ回路が第１実施形態による高周波スイッチ回路と異な
る点は、入力端子３０と出力端子３２間に、第１伝送路
８０，第２伝送路８２、第３伝送路８４からなる伝送路
８６と並列に、複数のＦＥＴ３４−１〜ＦＥＴ３４−ｎ
（ｎ≧２）を直列に接続したことである。
【００８１】ＦＥＴ３４−１〜３４−ｎは、高周波信号
の入力をオン／オフするＦＥＴである。抵抗４２−１〜
４２−ｎは、ＦＥＴ３４−１〜３４−ｎのゲートから高
周波信号が漏れないようにするための高抵抗のものであ
る。制御端子４４−１〜４４−ｎは、ＦＥＴ３４−１〜
３４−ｎをオン／オフする制御電圧（０Ｖでオン、−２
Ｖでオフ）を入力する端子である。
の入力をオン／オフするＦＥＴである。抵抗４２−１〜
４２−ｎは、ＦＥＴ３４−１〜３４−ｎのゲートから高
周波信号が漏れないようにするための高抵抗のものであ
る。制御端子４４−１〜４４−ｎは、ＦＥＴ３４−１〜
３４−ｎをオン／オフする制御電圧（０Ｖでオン、−２
Ｖでオフ）を入力する端子である。
【００８２】以下、第１伝送路８０のパラメータＺa 、
θa 、第２伝送路８２のパラメータＺb 、θb 及び第３
伝送路８４のパラメータＺc 、θc の設計方法について
説明をする。ここでは、ＦＥＴ３４−１〜３４−ｎ及び
抵抗４４−１〜４４−ｎの特性は、ＦＥＴ３４及び抵抗
４４と同一であるとする。
θa 、第２伝送路８２のパラメータＺb 、θb 及び第３
伝送路８４のパラメータＺc 、θc の設計方法について
説明をする。ここでは、ＦＥＴ３４−１〜３４−ｎ及び
抵抗４４−１〜４４−ｎの特性は、ＦＥＴ３４及び抵抗
４４と同一であるとする。
【００８３】ｎ個のＦＥＴ３４−１〜３４−ｎが直列に
接続された回路の等価回路は、図１７の等価回路をｎ個
直列に接続した回路であり、式（２）に示した個々のＦ
ＥＴ３４−１〜３４−ｎのＹint からｎ個直列に接続し
た回路のＹmatrixを求める。式（１０），（１１）で示
される伝送路８１のＹL から図１１の高周波スイッチ回
路全体のＹmatrixを求める。
接続された回路の等価回路は、図１７の等価回路をｎ個
直列に接続した回路であり、式（２）に示した個々のＦ
ＥＴ３４−１〜３４−ｎのＹint からｎ個直列に接続し
た回路のＹmatrixを求める。式（１０），（１１）で示
される伝送路８１のＹL から図１１の高周波スイッチ回
路全体のＹmatrixを求める。
【００８４】ＹmatrixからＳ21を算出して、Ｚ01＝Ｚa
＝Ｚb 、Ｚ02＝Ｚc 、Ｚ01、Ｚ02、周波数ｆを定数と
し、θ1 、θ2 をバリアブルパラメータとして、ｄＢ
（Ｓ21）をプロットする。
＝Ｚb 、Ｚ02＝Ｚc 、Ｚ01、Ｚ02、周波数ｆを定数と
し、θ1 、θ2 をバリアブルパラメータとして、ｄＢ
（Ｓ21）をプロットする。
【００８５】プロットした結果から、オフ時のアイソレ
ーションが大きく、且つ、オン時の挿入損失が小さくな
る最適なθ1 、θ2 を求める。これにより、第１伝送路
８０、第２伝送路８２、第３伝送路８４の伝送路長を決
定する。
ーションが大きく、且つ、オン時の挿入損失が小さくな
る最適なθ1 、θ2 を求める。これにより、第１伝送路
８０、第２伝送路８２、第３伝送路８４の伝送路長を決
定する。
【００８６】これにより、ｎ個直列に接続したＦＥＴ３
４−１〜３４−ｎの個数、θ1 、θ 2 をパラメータとし
て、最適なθ1 、θ2 を求めることが可能となる。第４実施形態 図１２は、本発明の第４実施形態による高周波スイッチ
回路の回路図であり、図１１中の構成要素と実施的に同
一の要素には共通の符号を付してある。
４−１〜３４−ｎの個数、θ1 、θ 2 をパラメータとし
て、最適なθ1 、θ2 を求めることが可能となる。第４実施形態 図１２は、本発明の第４実施形態による高周波スイッチ
回路の回路図であり、図１１中の構成要素と実施的に同
一の要素には共通の符号を付してある。
【００８７】第４実施形態の高周波スイッチ回路が第３
実施形態の高周波スイッチ回路と異なる点は、第３伝送
路８４の第６端点を接地するのではなく、バイアス端子
８８及びコンデンサ８６の一方の電極に接続し、コンデ
ンサ８６の他方の電極を接地したことである。コンデン
サ８６及びバイアス端子８８の目的は、第２実施形態の
コンデンサ５４及びバイアス端子５７と同じである。
実施形態の高周波スイッチ回路と異なる点は、第３伝送
路８４の第６端点を接地するのではなく、バイアス端子
８８及びコンデンサ８６の一方の電極に接続し、コンデ
ンサ８６の他方の電極を接地したことである。コンデン
サ８６及びバイアス端子８８の目的は、第２実施形態の
コンデンサ５４及びバイアス端子５７と同じである。
【００８８】このように高周波スイッチ回路を構成して
バイアス端子８８に正電圧（２Ｖ）をバイアスすること
により、制御端子４４−１〜４４−ｎに正電圧（０Ｖ又
は２Ｖ）が印加される時でも、Ｄ−ＦＥＴ４４−１〜４
４−ｎが動作可能となる。
バイアス端子８８に正電圧（２Ｖ）をバイアスすること
により、制御端子４４−１〜４４−ｎに正電圧（０Ｖ又
は２Ｖ）が印加される時でも、Ｄ−ＦＥＴ４４−１〜４
４−ｎが動作可能となる。
【００８９】第５実施形態 図１３は、本発明の第５実施形態による高周波スイッチ
回路の回路図である。第５実施形態の高周波スイッチ回
路が第１実施形態の高周波スイッチ回路と異なる点は、
入力端子３０と出力端子３２と間にＦＥＴ３４−１，３
４−２を直列に接続したこと、ＦＥＴ３４−１と３４−
２との接点に、ソースが接地されたＦＥＴ３４−３のド
レインを接続したことである。
回路の回路図である。第５実施形態の高周波スイッチ回
路が第１実施形態の高周波スイッチ回路と異なる点は、
入力端子３０と出力端子３２と間にＦＥＴ３４−１，３
４−２を直列に接続したこと、ＦＥＴ３４−１と３４−
２との接点に、ソースが接地されたＦＥＴ３４−３のド
レインを接続したことである。
【００９０】尚、ここでは、直列に接続したＦＥＴ３４
−１，３４−２を２個で構成したが、３個以上接続し、
３個以上直列に接続した接点にＦＥＴ４２−３と同様の
ＦＥＴを接続する構成としてもよい。
−１，３４−２を２個で構成したが、３個以上接続し、
３個以上直列に接続した接点にＦＥＴ４２−３と同様の
ＦＥＴを接続する構成としてもよい。
【００９１】ＦＥＴ３４−１，３４−２は、高周波信号
の入力をオン／オフするスイッチであり、図２中のＦＥ
Ｔ３４と同一であってもよい。ＦＥＴ３４−３は、ＦＥ
Ｔ３４−１〜３４−２より構成されるスイッチ回路よ
り、図２や図１２とは異なるＹmatrixを作成することに
より、伝送路９５の最適な設計を行うためのものであ
る。
の入力をオン／オフするスイッチであり、図２中のＦＥ
Ｔ３４と同一であってもよい。ＦＥＴ３４−３は、ＦＥ
Ｔ３４−１〜３４−２より構成されるスイッチ回路よ
り、図２や図１２とは異なるＹmatrixを作成することに
より、伝送路９５の最適な設計を行うためのものであ
る。
【００９２】ＦＥＴ３４−３は、高周波信号の入力を遮
断（ＦＥＴ３４−１，３４−２がオフ）する場合は、オ
ンし、高周波信号の入力を通過（ＦＥＴ３４−１，３４
−２がオン）する場合は、オフするように、制御端子４
４−３に入力される制御電圧と、制御端子４４−１，４
４−２に入力される制御電圧とは逆相とする。抵抗４２
−１〜４２−３は、図２中の抵抗４２と同じ目的の高抵
抗のものである。
断（ＦＥＴ３４−１，３４−２がオフ）する場合は、オ
ンし、高周波信号の入力を通過（ＦＥＴ３４−１，３４
−２がオン）する場合は、オフするように、制御端子４
４−３に入力される制御電圧と、制御端子４４−１，４
４−２に入力される制御電圧とは逆相とする。抵抗４２
−１〜４２−３は、図２中の抵抗４２と同じ目的の高抵
抗のものである。
【００９３】以下、第１伝送路９０のパラメータＺa 、
θa 、第２伝送路９２のパラメータＺb 、θb 及び第３
伝送路９４のパラメータＺc 、θc の設計方法について
説明をする。ここでは、ＦＥＴ３４−１〜３４−３及び
抵抗４４−１〜４４−３の特性は、ＦＥＴ３４及び抵抗
４４と同一であるとする。
θa 、第２伝送路９２のパラメータＺb 、θb 及び第３
伝送路９４のパラメータＺc 、θc の設計方法について
説明をする。ここでは、ＦＥＴ３４−１〜３４−３及び
抵抗４４−１〜４４−３の特性は、ＦＥＴ３４及び抵抗
４４と同一であるとする。
【００９４】図１３のＦＥＴ３４−１，３４−２，３４
−３で構成されるスイッチの等価回路から、Ｙmatrixを
求める。式（１０），（１１）で示される伝送路８１の
ＹLから図１３の高周波スイッチ回路全体のＹmatrixを
求める。
−３で構成されるスイッチの等価回路から、Ｙmatrixを
求める。式（１０），（１１）で示される伝送路８１の
ＹLから図１３の高周波スイッチ回路全体のＹmatrixを
求める。
【００９５】ＹmatrixからＳ21を算出して、Ｚ01＝Ｚa
＝Ｚb 、Ｚ02＝Ｚc として、Ｚ01、Ｚ02、周波数ｆを定
数とし、θ1 、θ2 をバリアブルパラメータとして、ｄ
Ｂ（Ｓ21）をプロットする。
＝Ｚb 、Ｚ02＝Ｚc として、Ｚ01、Ｚ02、周波数ｆを定
数とし、θ1 、θ2 をバリアブルパラメータとして、ｄ
Ｂ（Ｓ21）をプロットする。
【００９６】プロットした結果から、オフ時のアイソレ
ーションが大きく、且つ、オン時の挿入損失が小さくな
る最適なθ1 、θ2 を求める。これにより、第１伝送路
９０、第２伝送路９２、第３伝送路９４の伝送路長を決
定する。
ーションが大きく、且つ、オン時の挿入損失が小さくな
る最適なθ1 、θ2 を求める。これにより、第１伝送路
９０、第２伝送路９２、第３伝送路９４の伝送路長を決
定する。
【００９７】第６実施形態 図１４は、本発明の第６実施形態による高周波スイッチ
回路の回路図であり、図中の構成要素と実施的に同一の
要素には共通の符号を付してある。
回路の回路図であり、図中の構成要素と実施的に同一の
要素には共通の符号を付してある。
【００９８】第６実施形態の高周波スイッチ回路が第５
実施形態の高周波スイッチ回路と異なる点は、第３伝送
路９４を接地するのではなく、バイアス端子９８及び一
方の電極を接地したコンデンサ９６の他方の電極に接続
するようにしたことである。コンデンサ９６の目的及び
容量は、第２実施形態のコンデンサ５４と同じである。
バイアス端子９８は、第２実施形態のバイアス端子と同
じである。
実施形態の高周波スイッチ回路と異なる点は、第３伝送
路９４を接地するのではなく、バイアス端子９８及び一
方の電極を接地したコンデンサ９６の他方の電極に接続
するようにしたことである。コンデンサ９６の目的及び
容量は、第２実施形態のコンデンサ５４と同じである。
バイアス端子９８は、第２実施形態のバイアス端子と同
じである。
【００９９】このように高周波スイッチ回路を構成して
バイアス端子９８に正電圧（２Ｖ）と印加することによ
り、制御端子４４−１〜４４−３に正電圧（０Ｖ又は２
Ｖ）が印加される時にも、ＦＥＴ３４−１〜３４−３が
動作可能となる。
バイアス端子９８に正電圧（２Ｖ）と印加することによ
り、制御端子４４−１〜４４−３に正電圧（０Ｖ又は２
Ｖ）が印加される時にも、ＦＥＴ３４−１〜３４−３が
動作可能となる。
【０１００】変形例 （１） 第１〜第６実施形態において、第３伝送路又は
コンデンサは、接地する構成としたが、９０°＜θc ＜
１８０°として、開放する構成としてもよい。９０°＜
θc ＜１８０°の範囲において開放した場合と、０°＜
θc ＜９０°の範囲において、接地する場合とは第３伝
送路のインピーダンスが等しくなり、上述した議論が全
て適用可能である。
コンデンサは、接地する構成としたが、９０°＜θc ＜
１８０°として、開放する構成としてもよい。９０°＜
θc ＜１８０°の範囲において開放した場合と、０°＜
θc ＜９０°の範囲において、接地する場合とは第３伝
送路のインピーダンスが等しくなり、上述した議論が全
て適用可能である。
【０１０１】（２） 第１〜第６実施形態において、Ｆ
ＥＴの例に説明したが、遮断周波数が数十Ｇ程度のヘテ
ロバイポーラトランジスタ等であってもよい。
ＥＴの例に説明したが、遮断周波数が数十Ｇ程度のヘテ
ロバイポーラトランジスタ等であってもよい。
【０１０２】
【発明の効果】以上説明したように、本発明によれば、
ミリ波やマイクロ波の高周波信号に対して、オフ時のア
イソレーションが大きく、且つ、オン時の挿入損失の小
さい高周波スイッチ回路を実現することができる。
ミリ波やマイクロ波の高周波信号に対して、オフ時のア
イソレーションが大きく、且つ、オン時の挿入損失の小
さい高周波スイッチ回路を実現することができる。
【図１】本発明の原理図である。
【図２】本発明の第１実施形態による高周波スイッチ回
路の回路図である。
路の回路図である。
【図３】図２の高周波スイッチ回路のオフ時のｄＢ（Ｓ
21）の一例を示す図である。
21）の一例を示す図である。
【図４】図２の高周波スイッチ回路のオン時のｄＢ（Ｓ
21）の一例を示す図である。
21）の一例を示す図である。
【図５】図２中の伝送路４１のＳ11の一例を示す図であ
る。
る。
【図６】図２中の伝送路４１のＳ21の一例を示す図であ
る。
る。
【図７】図２の高周波スイッチ回路のオフ時とオン時の
ｄＢ（Ｓ21）の一例を示す図である。
ｄＢ（Ｓ21）の一例を示す図である。
【図８】図２の高周波スイッチ回路をマイクロストリッ
プラインを用いて構成した例を示す図である。
プラインを用いて構成した例を示す図である。
【図９】本発明の第２実施形態による高周波スイッチ回
路の回路図である。
路の回路図である。
【図１０】図９の高周波スイッチ回路をコプレーナライ
ンを用いて構成した例を示す図である。
ンを用いて構成した例を示す図である。
【図１１】本発明の第３実施形態による高周波スイッチ
回路の回路図である。
回路の回路図である。
【図１２】本発明の第４実施形態による高周波スイッチ
回路の回路図である。
回路の回路図である。
【図１３】本発明の第５実施形態による高周波スイッチ
回路の回路図である。
回路の回路図である。
【図１４】本発明の第６実施形態による高周波スイッチ
回路の回路図である。
回路の回路図である。
【図１５】従来の高周波スイッチ回路の回路図である。
【図１６】図１５中のＦＥＴの等価回路図である。
【図１７】図１５中のＦＥＴの近似等価回路図である。
【図１８】図１５の高周波スイッチ回路のオフ時のｄＢ
（Ｓ21）の一例を示す図である。
（Ｓ21）の一例を示す図である。
【図１９】図１５の高周波スイッチ回路のオン時のｄＢ
（Ｓ21）の一例を示す図である。
（Ｓ21）の一例を示す図である。
【図２０】図１５中の伝送路８のＳ11の一例を示す図で
ある。
ある。
【図２１】図１５中の伝送路８のＳ21の一例を示す図で
ある。
ある。
２０ 入力端子 ２１ 出力端子 ２２ スイッチ素子 ２３ 制御端子 ２４ 第１伝送路 ２６ 第２伝送路 ２８ 第３伝送路
Claims (8)
- 【請求項１】 高周波信号を入力する入力端子に接続さ
れた第１電極と、出力端子に接続された第２電極と、前
記第１電極と第２電極との間のオン／オフを制御する制
御信号を入力する制御端子に接続された第３電極とを有
するスイッチ素子と、 前記入力端子と前記出力端子との間に直列に接続された
第１伝送路及び第２伝送路と、 一端が前記第１伝送路と前記第２伝送路との接点に接続
され、他端が接地された第３伝送路と、 を具備したことを特徴とする高周波スイッチ回路。 - 【請求項２】 高周波信号を入力する入力端子に接続さ
れた第１電極と、出力端子に接続された第２電極と、前
記第１電極と第２電極との間のオン／オフを制御するた
めの制御信号を入力する制御端子に接続された第３電極
とを有するスイッチ素子と、 前記入力端子と前記出力端子との間に直列に接続された
第１伝送路及び第２伝送路と、 一端が前記第１伝送路と前記第２伝送路との接点に接続
され、他端が直流電圧をバイアスするバイアス端子に接
続された第３伝送路と、 第４電極が前記第３伝送路に接続され、第５電極が接地
されたコンデンサと、 を具備したことを特徴とする高周波スイッチ回路。 - 【請求項３】 第１電極と、第２電極と、前記第１電極
と第２電極との間のオン／オフを制御する制御信号を入
力する制御端子に接続された第３電極とを有し、高周波
信号を入力する入力端子と出力端子との間に直列に接続
された複数のスイッチ素子と、 前記入力端子と前記出力端子との間に直列に接続された
第１伝送路及び第２伝送路と、 一端が前記第１伝送路と前記第２伝送路との接点に接続
され、他端が接地された第３伝送路と、 を具備したことを特徴とする高周波スイッチ回路。 - 【請求項４】 第１電極と、第２電極と、前記第１電極
と第２電極との間のオン／オフを制御する第１制御信号
を入力する第１制御端子に接続された第３電極とを有
し、高周波信号を入力する入力端子と出力端子との間に
直列に接続された複数のスイッチ素子と、 前記入力端子と前記出力端子との間に直列に接続された
第１伝送路及び第２伝送路と、 一端が前記第１伝送路と前記第２伝送路との接点に接続
され、他端が直流電圧をバイアスするバイアス端子に接
続された第３伝送路と、 第４電極が前記第３伝送路に接続され、第５電極が接地
されたコンデンサと、を具備したことを特徴とする高周
波スイッチ回路。 - 【請求項５】 前記複数のスイッチ素子の中で隣接する
２つのスイッチ素子の接続ノードに接続された第６電極
と、接地された第７電極と、前記第６電極と前記第７電
極との間のオン／オフを制御し、前記複数のスイッチ素
子と相補的にオン／オフする第２制御信号を入力する第
２制御端子に接続された第８電極とを有する第２スイッ
チ素子を更に具備したことを特徴とする請求項３又は４
記載の高周波スイッチ回路。 - 【請求項６】 前記第３伝送路の伝送路長は、前記高周
波信号の波長をλとした時、λ／４よりも短いことを特
徴とする請求項１、２、３、４又は５記載の高周波スイ
ッチ回路。 - 【請求項７】 高周波信号を入力する入力端子に接続さ
れる第１電極と、出力端子に接続される第２電極と、前
記第１電極と第２電極との間のオン／オフを制御する制
御信号を入力する制御端子に接続された第３電極とを有
するスイッチ素子のオン時、オフ時の抵抗、寄生容量及
び高周波信号の周波数における第１アドミタンス行列を
算出するステップと、 前記入力端子と前記出力端子との間に直列に接続された
第１伝送路及び第２伝送路と、一端が前記第１伝送路と
前記第２伝送路との接点に接続され、他端が接地された
第３伝送路とから構成される伝送路に対して、前記第１
伝送路の特性インピーダンスＺa 、前記第１伝送路の伝
搬定数γa と伝送路長ｌa との積θa 、前記第２伝送路
の特性インピーダンスＺb 、前記第２伝送路の伝搬定数
γb と伝送路長ｌb との積θb 、前記第３伝送路の特性
インピーダンスＺc 、前記第３伝送路の伝搬定数γc と
伝送路長ｌc との積θc に基づいて、前記高周波信号の
周波数における第２アドミタンス行列を算出するステッ
プと、 前記第１アドミタンス行列と前記第２アドミタンス行列
から、前記スイッチ素子と前記伝送路とを並列に接続し
た高周波スイッチ回路の第３アドミタンス行列を算出す
るステップと、 前記θa 、θb 、θc をバリアブルパラメータとして、
前記第３アドミタンス行列からＳ21を算出して、最適な
θa 、θb 、θc を選択するステップと、 を含むことを特徴とする高周波スイッチ回路の設計方
法。 - 【請求項８】 Ｚa ＝Ｚb 且つθa ＝θb として、前記
第２アドミタンス行列を算出する請求項７記載の高周波
スイッチ回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025098A JPH11274803A (ja) | 1998-03-19 | 1998-03-19 | 高周波スイッチ回路及び高周波スイッチ回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025098A JPH11274803A (ja) | 1998-03-19 | 1998-03-19 | 高周波スイッチ回路及び高周波スイッチ回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274803A true JPH11274803A (ja) | 1999-10-08 |
Family
ID=13426138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025098A Withdrawn JPH11274803A (ja) | 1998-03-19 | 1998-03-19 | 高周波スイッチ回路及び高周波スイッチ回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009239832A (ja) * | 2008-03-28 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器 |
-
1998
- 1998-03-19 JP JP7025098A patent/JPH11274803A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009239832A (ja) * | 2008-03-28 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |