JPH11282764A - メモリエラー箇所切り離し回路 - Google Patents
メモリエラー箇所切り離し回路Info
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- JPH11282764A JPH11282764A JP10083913A JP8391398A JPH11282764A JP H11282764 A JPH11282764 A JP H11282764A JP 10083913 A JP10083913 A JP 10083913A JP 8391398 A JP8391398 A JP 8391398A JP H11282764 A JPH11282764 A JP H11282764A
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- Japan
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- error
- memory
- circuit
- cache memory
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- 238000002955 isolation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリエラー時におけるＣＰＵ動作の障害を
防止することを課題とする。 【解決手段】 キャッシュメモリ１４にエラーがある場
合第１の信号を出力する第２の回路１７、１８、１９を
設ける。エラーがあるアドレスとアドレスバスの値を比
較し、一致した時に第２の信号を出力する第３の回路２
１、２２、２３を設ける。第１、第２の信号に基づい
て、キャッシュメモリ１４のエラーがあるアドレスにア
クセスが生じた時、メインメモリにアクセスするように
切り換えるスイッチ４、５、９、２５を設ける。
防止することを課題とする。 【解決手段】 キャッシュメモリ１４にエラーがある場
合第１の信号を出力する第２の回路１７、１８、１９を
設ける。エラーがあるアドレスとアドレスバスの値を比
較し、一致した時に第２の信号を出力する第３の回路２
１、２２、２３を設ける。第１、第２の信号に基づい
て、キャッシュメモリ１４のエラーがあるアドレスにア
クセスが生じた時、メインメモリにアクセスするように
切り換えるスイッチ４、５、９、２５を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリのエラー
時における制御回路に関するものである。
時における制御回路に関するものである。
【０００２】
【従来の技術】記憶素子（以下、メモリという。）の一
形態としてキャッシュメモリがある。キャッシュメモリ
とは、メモリを階層構造にし、高速アクセスを実現する
ものである。すなわち、大容量、低速のメインメモリと
中央処理装置（以下、ＣＰＵという。）の間に小容量、
高速のキャッシュメモリを置き、ＣＰＵがアクセスした
データをキャッシュメモリに一時保存する。ＣＰＵが高
い確率でキャッシュメモリからアクセスできるように設
計されていれば、ＣＰＵは、ほぼキャッシュメモリのア
クセス時間に近い速度でメインメモリをアクセスしてい
ることと等価となる。ここで、一般に、従来のキャッシ
ュメモリ制御回路では、キャッシュメモリがエラーした
場合、即座にエラー箇所を切り離す機構は無く、パリテ
ィエラーとしてソフトウェアに通知していた。
形態としてキャッシュメモリがある。キャッシュメモリ
とは、メモリを階層構造にし、高速アクセスを実現する
ものである。すなわち、大容量、低速のメインメモリと
中央処理装置（以下、ＣＰＵという。）の間に小容量、
高速のキャッシュメモリを置き、ＣＰＵがアクセスした
データをキャッシュメモリに一時保存する。ＣＰＵが高
い確率でキャッシュメモリからアクセスできるように設
計されていれば、ＣＰＵは、ほぼキャッシュメモリのア
クセス時間に近い速度でメインメモリをアクセスしてい
ることと等価となる。ここで、一般に、従来のキャッシ
ュメモリ制御回路では、キャッシュメモリがエラーした
場合、即座にエラー箇所を切り離す機構は無く、パリテ
ィエラーとしてソフトウェアに通知していた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
は、キャッシュメモリのエラー箇所を即座に切り離さな
いため、ソフトウェアがそのエラー処理を行おうとし
て、命令フェッチのスタック、プログラムの暴走などの
ＣＰＵにとってより深刻な障害を引き起こす可能性があ
る。又、一般的なメモリのエラーがあった場合について
も同様である。従って、この発明は、メモリエラー時に
おけるＣＰＵ動作の障害を防止することを目的とする。
は、キャッシュメモリのエラー箇所を即座に切り離さな
いため、ソフトウェアがそのエラー処理を行おうとし
て、命令フェッチのスタック、プログラムの暴走などの
ＣＰＵにとってより深刻な障害を引き起こす可能性があ
る。又、一般的なメモリのエラーがあった場合について
も同様である。従って、この発明は、メモリエラー時に
おけるＣＰＵ動作の障害を防止することを目的とする。
【０００４】
【課題を解決するための手段】第１のメモリにエラーが
ある場合第１の信号を出力する第１の回路を設ける。エ
ラーがあるアドレスとアドレスバスの値を比較し、一致
した時に第２の信号を出力する第２の回路を設ける。第
１、第２の信号に基づいて、第１のメモリのエラーがあ
るアドレスにアクセスが生じた時、第２のメモリにアク
セスするように切り換えるスイッチを設ける。
ある場合第１の信号を出力する第１の回路を設ける。エ
ラーがあるアドレスとアドレスバスの値を比較し、一致
した時に第２の信号を出力する第２の回路を設ける。第
１、第２の信号に基づいて、第１のメモリのエラーがあ
るアドレスにアクセスが生じた時、第２のメモリにアク
セスするように切り換えるスイッチを設ける。
【０００５】
【発明の実施の形態】図１はこの発明の一実施の形態を
示す図である。１はＣＰＵのライト信号やリード信号で
ある制御バス、２は制御バス１の信号を処理するアクセ
ス受信回路、３はアクセス受信回路２から出力されるキ
ャッシュメモリ起動信号、４、５はゲートである。６は
キャッシュメモリアクセス制御信号７を出力するキャッ
シュメモリアクセス制御回路、８はアクセス受信回路２
から出力されるメインメモリ起動信号、９はゲート、１
０はメインメモリ制御信号１１を出力するメインメモリ
アクセス制御回路である。
示す図である。１はＣＰＵのライト信号やリード信号で
ある制御バス、２は制御バス１の信号を処理するアクセ
ス受信回路、３はアクセス受信回路２から出力されるキ
ャッシュメモリ起動信号、４、５はゲートである。６は
キャッシュメモリアクセス制御信号７を出力するキャッ
シュメモリアクセス制御回路、８はアクセス受信回路２
から出力されるメインメモリ起動信号、９はゲート、１
０はメインメモリ制御信号１１を出力するメインメモリ
アクセス制御回路である。
【０００６】１２はアドレスバス、１４はキャッシュメ
モリ、１５はアドレスデコーダ、１６はデータバス、１
７はキャッシュメモリ１４からの出力データのパリティ
をチェックするパリティチェック回路である。１８はパ
リティチェック回路１７の出力であるパリティエラー信
号をエラーフラグレジスタ１９に書き込むライト制御回
路、２０はエラーフラグレジスタ１９の出力であるパリ
ティエラー発生通知信号である。２１はアドレスバス１
２とパリティエラー発生通知信号２０を入力とし、イン
デックスレジスタ２２にアドレスを書き込むアドレスラ
イト回路、２３はインデックスレジスタ２２とアドレス
バス１２の値を比較する比較回路である。２４は比較回
路２３の出力であるインデックス一致通知信号、２５は
ゲート、２６はバッファ２７の制御信号である。
モリ、１５はアドレスデコーダ、１６はデータバス、１
７はキャッシュメモリ１４からの出力データのパリティ
をチェックするパリティチェック回路である。１８はパ
リティチェック回路１７の出力であるパリティエラー信
号をエラーフラグレジスタ１９に書き込むライト制御回
路、２０はエラーフラグレジスタ１９の出力であるパリ
ティエラー発生通知信号である。２１はアドレスバス１
２とパリティエラー発生通知信号２０を入力とし、イン
デックスレジスタ２２にアドレスを書き込むアドレスラ
イト回路、２３はインデックスレジスタ２２とアドレス
バス１２の値を比較する比較回路である。２４は比較回
路２３の出力であるインデックス一致通知信号、２５は
ゲート、２６はバッファ２７の制御信号である。
【０００７】次に一実施の形態の構成について述べる。
制御バス１はアクセス受信回路２に入力される。アクセ
ス受信回路２の出力キャッシュメモリ起動信号３はアン
ドゲート４、５の一方に入力される。アンドゲート４の
出力はキャッシュメモリアクセス制御回路６に入力され
る。キャッシュメモリアクセス制御回路６の出力キャッ
シュメモリ制御信号７とアドレスバス１２はキャッシュ
メモリ１４に入力される。アドレスバス１２はアドレス
デコーダ１５に入力され、アドレスデコーダ１５の出力
はキャッシュメモリ１４に入力される。
制御バス１はアクセス受信回路２に入力される。アクセ
ス受信回路２の出力キャッシュメモリ起動信号３はアン
ドゲート４、５の一方に入力される。アンドゲート４の
出力はキャッシュメモリアクセス制御回路６に入力され
る。キャッシュメモリアクセス制御回路６の出力キャッ
シュメモリ制御信号７とアドレスバス１２はキャッシュ
メモリ１４に入力される。アドレスバス１２はアドレス
デコーダ１５に入力され、アドレスデコーダ１５の出力
はキャッシュメモリ１４に入力される。
【０００８】キャッシュメモリ１４の出力が接続される
データバス１６はパリティチェック回路１７に入力され
る。パリティチェック回路１７の出力はライト制御回路
１８に入力される。ライト制御回路１８の出力はエラー
フラグレジスタ１９に入力される。エラーフラグレジス
タ１９の出力であるパリティエラー発生通知信号２０
は、アドレスライト回路２１とアンドゲート２５の一方
に入力される。アドレスライト回路２１にはアドレスバ
ス１２も入力される。アドレスライト回路２１の出力は
インデックスレジスタ２２に入力され、インデックスレ
ジスタ２２の出力とアドレスバス１２は比較回路２３に
入力される。又、インデックスレジスタ２２の出力はバ
ッファ２７に入力され、バッファ２７の出力はデータバ
ス１６に接続される。更に、バッファ２７の制御信号２
６としてアクセス受信回路２の出力が入力される。
データバス１６はパリティチェック回路１７に入力され
る。パリティチェック回路１７の出力はライト制御回路
１８に入力される。ライト制御回路１８の出力はエラー
フラグレジスタ１９に入力される。エラーフラグレジス
タ１９の出力であるパリティエラー発生通知信号２０
は、アドレスライト回路２１とアンドゲート２５の一方
に入力される。アドレスライト回路２１にはアドレスバ
ス１２も入力される。アドレスライト回路２１の出力は
インデックスレジスタ２２に入力され、インデックスレ
ジスタ２２の出力とアドレスバス１２は比較回路２３に
入力される。又、インデックスレジスタ２２の出力はバ
ッファ２７に入力され、バッファ２７の出力はデータバ
ス１６に接続される。更に、バッファ２７の制御信号２
６としてアクセス受信回路２の出力が入力される。
【０００９】比較回路２３の出力インデックス一致通知
信号２４はアンドゲート２５の他方に入力される。アン
ドゲート２５の出力は、アンドゲート４の他方である負
論理入力に接続されると共に、アンドゲート５の他方に
入力される。
信号２４はアンドゲート２５の他方に入力される。アン
ドゲート２５の出力は、アンドゲート４の他方である負
論理入力に接続されると共に、アンドゲート５の他方に
入力される。
【００１０】アクセス受信回路２の出力メインメモリ起
動信号８はオアゲート９の一方に入力され、他方には、
アンドゲート５の出力が入力される。オアゲート９の出
力はメインメモリアクセス制御回路１０に入力され、メ
インメモリ制御回路１０の出力はメインメモリ制御信号
１１となる。
動信号８はオアゲート９の一方に入力され、他方には、
アンドゲート５の出力が入力される。オアゲート９の出
力はメインメモリアクセス制御回路１０に入力され、メ
インメモリ制御回路１０の出力はメインメモリ制御信号
１１となる。
【００１１】次に、図１を参照しながら動作について説
明する。まず、キャッシュメモリ１４にパリティエラー
が発生していない正常動作について説明する。アクセス
受信回路２が制御バス１からメモリへのアクセスを関知
し、キャッシュメモリ１４へのアクセスと判断したらキ
ャッシュメモリ起動信号３を、図示しないメインメモリ
へのアクセスと判断したらメインメモリ起動信号８を出
力する。
明する。まず、キャッシュメモリ１４にパリティエラー
が発生していない正常動作について説明する。アクセス
受信回路２が制御バス１からメモリへのアクセスを関知
し、キャッシュメモリ１４へのアクセスと判断したらキ
ャッシュメモリ起動信号３を、図示しないメインメモリ
へのアクセスと判断したらメインメモリ起動信号８を出
力する。
【００１２】メインメモリアクセス制御回路１０はメイ
ンメモリ起動信号８に基づいて、メインメモリ制御信号
１１を出力する。
ンメモリ起動信号８に基づいて、メインメモリ制御信号
１１を出力する。
【００１３】キャッシュメモリ起動信号３は、正常アク
セスの場合、キャッシュメモリアクセス制御回路６に通
知される。その後、キャッシュメモリアクセス制御回路
６はキャッシュメモリ制御信号７を起動し、キャッシュ
メモリ１４は、アドレスバス１２とアドレスデコーダ１
５に従い、データをデータバス１６に出力する。
セスの場合、キャッシュメモリアクセス制御回路６に通
知される。その後、キャッシュメモリアクセス制御回路
６はキャッシュメモリ制御信号７を起動し、キャッシュ
メモリ１４は、アドレスバス１２とアドレスデコーダ１
５に従い、データをデータバス１６に出力する。
【００１４】ついで、キャッシュメモリ１４にエラーが
あった場合について説明する。キャッシュメモリ１４の
出力はデータバス１６に出力されるがこのデータはパリ
ティチェック回路１７にてチェックされる。パリティチ
ェック回路１７はキャッシュメモリ１４がアクセスされ
るたびに出力データのパリティチェックを行い、エラー
があると、ライト制御回路１８はエラーフラグレジスタ
１９にエラーがあることを記憶させる。
あった場合について説明する。キャッシュメモリ１４の
出力はデータバス１６に出力されるがこのデータはパリ
ティチェック回路１７にてチェックされる。パリティチ
ェック回路１７はキャッシュメモリ１４がアクセスされ
るたびに出力データのパリティチェックを行い、エラー
があると、ライト制御回路１８はエラーフラグレジスタ
１９にエラーがあることを記憶させる。
【００１５】アドレスライト回路２１は、パリティエラ
ー発生通知信号２０があると、アドレスバス１２の値を
インデックスレジスタ２２に書き込む。比較回路２３は
インデックスレジスタ２２の値とアドレスバス１２の値
を比較し、一致するとインデックス一致通知信号２４を
出力する。
ー発生通知信号２０があると、アドレスバス１２の値を
インデックスレジスタ２２に書き込む。比較回路２３は
インデックスレジスタ２２の値とアドレスバス１２の値
を比較し、一致するとインデックス一致通知信号２４を
出力する。
【００１６】パリティエラー発生通知信号２０とインデ
ックス一致通知信号２４によりキャッシュメモリアクセ
ス制御回路６とメインメモリアクセス制御回路１０はキ
ャッシュメモリ１４にエラーが起きていることを知るこ
とができる。更に、パリティエラー発生発生通知信号２
０とインデックス一致通知信号２４はゲート２５、４、
５、９を通り、図示しないＣＰＵがキャッシュメモリ１
４のエラー箇所にアクセスした時、キャッシュメモリ起
動信号３をメインメモリ制御信号に切り換える。すなわ
ち、キャッシュメモリ１４からエラーが起きている箇所
を切り離す。そして、エラーを起こしている箇所へは、
図示しないメインメモリがアクセスされるようにする。
メモリエラー検出単位はキャッシュメモリ１４のアドレ
ス単位で行うことができる。
ックス一致通知信号２４によりキャッシュメモリアクセ
ス制御回路６とメインメモリアクセス制御回路１０はキ
ャッシュメモリ１４にエラーが起きていることを知るこ
とができる。更に、パリティエラー発生発生通知信号２
０とインデックス一致通知信号２４はゲート２５、４、
５、９を通り、図示しないＣＰＵがキャッシュメモリ１
４のエラー箇所にアクセスした時、キャッシュメモリ起
動信号３をメインメモリ制御信号に切り換える。すなわ
ち、キャッシュメモリ１４からエラーが起きている箇所
を切り離す。そして、エラーを起こしている箇所へは、
図示しないメインメモリがアクセスされるようにする。
メモリエラー検出単位はキャッシュメモリ１４のアドレ
ス単位で行うことができる。
【００１７】又、インデックスレジスタ２２の出力と、
パリティエラー発生通知信号２０はバッファ２７を通
し、データバス１６へ接続されている。更に、バッファ
２７は、アクセス受信回路２からのバッファ制御信号２
７により制御されているので、キャッシュメモリ１４の
どの箇所にエラーがあったのか後で知ることができる。
パリティエラー発生通知信号２０はバッファ２７を通
し、データバス１６へ接続されている。更に、バッファ
２７は、アクセス受信回路２からのバッファ制御信号２
７により制御されているので、キャッシュメモリ１４の
どの箇所にエラーがあったのか後で知ることができる。
【００１８】以上のように、一実施の形態では、キャッ
シュメモリのエラー箇所を即座に切り離すため、命令フ
ェッチのスタック、プログラムの暴走などのＣＰＵにと
って深刻な障害を回避することができる。
シュメモリのエラー箇所を即座に切り離すため、命令フ
ェッチのスタック、プログラムの暴走などのＣＰＵにと
って深刻な障害を回避することができる。
【００１９】又、キャッシュメモリ１４を一般的なメモ
リとし、図示しないメイン・メモリをバック・アップ・
メモリとすれば、一般的なメモリがエラーしてもバック
・アップ・メモリに切り換えられる。すなわち、ＣＰＵ
がメモリを有するシステムにおいて、メモリにエラーが
生じても、ＣＰＵは暴走などの深刻な障害を回避でき、
通常の動作を継続できる。
リとし、図示しないメイン・メモリをバック・アップ・
メモリとすれば、一般的なメモリがエラーしてもバック
・アップ・メモリに切り換えられる。すなわち、ＣＰＵ
がメモリを有するシステムにおいて、メモリにエラーが
生じても、ＣＰＵは暴走などの深刻な障害を回避でき、
通常の動作を継続できる。
【００２０】
【発明の効果】以上のように、メモリエラー時における
ＣＰＵ動作の障害を防止することができる。更に、バッ
ファを設けたので、エラーのあった箇所のアドレスが分
かり、障害検索に役立つ。
ＣＰＵ動作の障害を防止することができる。更に、バッ
ファを設けたので、エラーのあった箇所のアドレスが分
かり、障害検索に役立つ。
【図１】一実施の形態を示す図である。
２…アクセス受信回路 ６…キャッシュメモリアクセス制御回路 １０…メインメモリアクセス制御回路 １４…キャッシュメモリ １５…アドレスデコーダ １７…パリティチェック回路 １８…ライト制御回路 １９…エラーフラグレジスタ ２１…アドレスライト回路 ２２…インデックスレジスタ ２３…比較回路 ２７…バッファ
Claims (2)
- 【請求項１】 中央処理装置が第１のメモリへアクセス
を行い、前記第１のメモリにエラーがあるアドレスへの
アクセスを第２のメモリへ切り換える回路において、 前記第１のメモリにエラーがある場合第１の信号を出力
する第１の回路と、 前記エラーがあるアドレスとアドレスバスの値を比較
し、一致した時に第２の信号を出力する第２の回路と、 前記第１、第２の信号に基づいて、前記第１のメモリの
エラーがあるアドレスにアクセスが生じた時、第２のメ
モリにアクセスするように切り換えるスイッチと、 を設けたことを特徴とするメモリーエラー箇所切り離し
回路。 - 【請求項２】 前記回路からの出力を制御信号とし、前
記エラーがあるアドレスと前記第１の信号をデータバス
へ出力するバッファを設けたことを特徴とする請求項１
記載のメモリーエラー箇所切り離し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083913A JPH11282764A (ja) | 1998-03-30 | 1998-03-30 | メモリエラー箇所切り離し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083913A JPH11282764A (ja) | 1998-03-30 | 1998-03-30 | メモリエラー箇所切り離し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11282764A true JPH11282764A (ja) | 1999-10-15 |
Family
ID=13815852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083913A Pending JPH11282764A (ja) | 1998-03-30 | 1998-03-30 | メモリエラー箇所切り離し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11282764A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155805A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| CN102495770A (zh) * | 2011-11-24 | 2012-06-13 | 曙光信息产业股份有限公司 | 一种用于计算机内存故障分析的方法及系统 |
| US9330791B2 (en) | 2013-11-18 | 2016-05-03 | Samsung Electronics Co., Ltd. | Memory systems and methods of managing failed memory cells of semiconductor memories |
-
1998
- 1998-03-30 JP JP10083913A patent/JPH11282764A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155805A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| JP4595029B2 (ja) * | 2007-06-20 | 2010-12-08 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| US8700947B2 (en) | 2007-06-20 | 2014-04-15 | Fujitsu Limited | Cache memory apparatus, execution processing apparatus and control method thereof |
| CN102495770A (zh) * | 2011-11-24 | 2012-06-13 | 曙光信息产业股份有限公司 | 一种用于计算机内存故障分析的方法及系统 |
| US9330791B2 (en) | 2013-11-18 | 2016-05-03 | Samsung Electronics Co., Ltd. | Memory systems and methods of managing failed memory cells of semiconductor memories |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050124 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |