JPH11284192A - 縦型薄膜トランジスタおよびその製造方法 - Google Patents
縦型薄膜トランジスタおよびその製造方法Info
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- JPH11284192A JPH11284192A JP10084657A JP8465798A JPH11284192A JP H11284192 A JPH11284192 A JP H11284192A JP 10084657 A JP10084657 A JP 10084657A JP 8465798 A JP8465798 A JP 8465798A JP H11284192 A JPH11284192 A JP H11284192A
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- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
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Abstract
(57)【要約】
【課題】 多結晶半導体膜の結晶構造を考慮してチャネ
ルを形成することによりオン電流を向上するとともに、
ソース・ドレイン間耐圧も向上することのできるＴＦＴ
およびその製造方法を提供すること。 【解決手段】 ＴＦＴ１において、チャネル形成領域３
は、アモルファス半導体膜に対する結晶化処理により形
成されて基板８の面外方向に柱軸Ａを向ける柱状構造の
多結晶半導体膜３０１から構成されている。ゲート電極
７は、チャネル形成領域３を構成する多結晶半導体膜３
０１の柱軸Ａに略平行な側端面３０２に対してゲート絶
縁膜６を介して対峙している。チャネル形成領域３の上
下には、ゲート電極７の側端部に対峙する部分にＬＤＤ
領域２０３、４０３を有しているので、チャネル長が短
くてもソース・ドレイン間耐圧が高い。従って、チャネ
ル形成領域３を構成する多結晶半導体膜４０１は薄くて
もよい。
ルを形成することによりオン電流を向上するとともに、
ソース・ドレイン間耐圧も向上することのできるＴＦＴ
およびその製造方法を提供すること。 【解決手段】 ＴＦＴ１において、チャネル形成領域３
は、アモルファス半導体膜に対する結晶化処理により形
成されて基板８の面外方向に柱軸Ａを向ける柱状構造の
多結晶半導体膜３０１から構成されている。ゲート電極
７は、チャネル形成領域３を構成する多結晶半導体膜３
０１の柱軸Ａに略平行な側端面３０２に対してゲート絶
縁膜６を介して対峙している。チャネル形成領域３の上
下には、ゲート電極７の側端部に対峙する部分にＬＤＤ
領域２０３、４０３を有しているので、チャネル長が短
くてもソース・ドレイン間耐圧が高い。従って、チャネ
ル形成領域３を構成する多結晶半導体膜４０１は薄くて
もよい。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶駆動用、ＥＬ
素子駆動用、センサ駆動用などに用いられる薄膜トラン
ジスタ（以下、ＴＦＴという。）およびその製造方法に
関するものである。さらに詳しくは、縦型ＴＦＴに関す
るものである。
素子駆動用、センサ駆動用などに用いられる薄膜トラン
ジスタ（以下、ＴＦＴという。）およびその製造方法に
関するものである。さらに詳しくは、縦型ＴＦＴに関す
るものである。
【０００２】
【従来の技術】液晶表示装置のアクティブマトリクス基
板では、図４（Ａ）に示すように、透明基板上に、アル
ミニウムやタンタルなどの導電膜からなるデータ線９０
および走査線９１で区画形成された画素領域が構成さ
れ、そこには、画素スイッチング用のＴＦＴ３０を介し
て画像信号が入力される液晶容量９４（液晶セル）が存
在する。データ線９０に対しては、シフトレジスタ８
４、レベルシフタ８５、ビデオライン８７、アナログス
イッチ８６を備えるデータ側駆動回路８２が構成されて
いる。走査線９１に対しては、シフトレジスタ８８およ
びレベルシフタ８９を備える走査側駆動回路８３が構成
されている。なお、画素領域には、前段の走査線９１と
の間に保持容量９３が形成され、この保持容量９３は、
液晶容量９４での電荷の保持特性を高める機能を有して
いる。
板では、図４（Ａ）に示すように、透明基板上に、アル
ミニウムやタンタルなどの導電膜からなるデータ線９０
および走査線９１で区画形成された画素領域が構成さ
れ、そこには、画素スイッチング用のＴＦＴ３０を介し
て画像信号が入力される液晶容量９４（液晶セル）が存
在する。データ線９０に対しては、シフトレジスタ８
４、レベルシフタ８５、ビデオライン８７、アナログス
イッチ８６を備えるデータ側駆動回路８２が構成されて
いる。走査線９１に対しては、シフトレジスタ８８およ
びレベルシフタ８９を備える走査側駆動回路８３が構成
されている。なお、画素領域には、前段の走査線９１と
の間に保持容量９３が形成され、この保持容量９３は、
液晶容量９４での電荷の保持特性を高める機能を有して
いる。
【０００３】データ側および走査側の駆動回路では、図
４（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦ
Ｔ２０とによって相補型ＴＦＴ回路が構成されている。
このような相補型ＴＦＴ回路は、１段あるいは２段以上
でシフトレジスタなどを構成する。
４（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦ
Ｔ２０とによって相補型ＴＦＴ回路が構成されている。
このような相補型ＴＦＴ回路は、１段あるいは２段以上
でシフトレジスタなどを構成する。
【０００４】このような駆動回路用のＴＦＴ１０、２０
は、画素スイッチング用のＴＦＴ３０と同様、図５
（Ａ）、（Ｂ）に示すように、第１のソース・ドレイン
領域２Ａ、チャネル形成領域３Ａ、および第２のソース
・ドレイン領域４Ａを構成する島状のシリコン膜５Ａな
どの表面にゲート絶縁膜６Ａが形成され、このゲート絶
縁膜６Ａの表面に形成されたゲート電極７Ａがゲート絶
縁膜６Ａを介してチャネル形成領域３Ａに対峙してい
る。
は、画素スイッチング用のＴＦＴ３０と同様、図５
（Ａ）、（Ｂ）に示すように、第１のソース・ドレイン
領域２Ａ、チャネル形成領域３Ａ、および第２のソース
・ドレイン領域４Ａを構成する島状のシリコン膜５Ａな
どの表面にゲート絶縁膜６Ａが形成され、このゲート絶
縁膜６Ａの表面に形成されたゲート電極７Ａがゲート絶
縁膜６Ａを介してチャネル形成領域３Ａに対峙してい
る。
【０００５】このような構造を有するＴＦＴ１Ａを製造
する際には、基板８Ａ上に形成した多結晶のシリコン膜
５Ａ（半導体膜）を用いる。すなわち、駆動回路の動作
速度を高めるには、ＴＦＴの動作速度が高いことが必要
であることから、高温プロセスを用いて移動度が高い多
結晶シリコン膜を形成し、この多結晶シリコン膜からＴ
ＦＴを形成する。従って、従来は、基板８Ａとして、高
温プロセスに耐えうる高価な石英ガラスを用いる必要が
あり、歪点が低い安価なガラス基板を用いることができ
ないという問題点がある。
する際には、基板８Ａ上に形成した多結晶のシリコン膜
５Ａ（半導体膜）を用いる。すなわち、駆動回路の動作
速度を高めるには、ＴＦＴの動作速度が高いことが必要
であることから、高温プロセスを用いて移動度が高い多
結晶シリコン膜を形成し、この多結晶シリコン膜からＴ
ＦＴを形成する。従って、従来は、基板８Ａとして、高
温プロセスに耐えうる高価な石英ガラスを用いる必要が
あり、歪点が低い安価なガラス基板を用いることができ
ないという問題点がある。
【０００６】そこで、歪点が低い安価なガラス基板上に
も移動度が高い多結晶シリコン膜を形成できるように、
基板上にアモルファスシリコン膜を形成した後、このア
モルファスシリコン膜にレーザアニールなどの結晶化処
理を施してアモルファスシリコン膜を溶融固化し、結晶
粒を成長させる低温プロセスが検討されている。
も移動度が高い多結晶シリコン膜を形成できるように、
基板上にアモルファスシリコン膜を形成した後、このア
モルファスシリコン膜にレーザアニールなどの結晶化処
理を施してアモルファスシリコン膜を溶融固化し、結晶
粒を成長させる低温プロセスが検討されている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな結晶化処理でシリコン膜の結晶粒を成長させると、
シリコン膜は、成膜時の膜堆積方向、すなわち、基板８
Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半
導体膜となり、チャネル長の方向（矢印ＣＨで示す方
向）において、チャネルがグレインバンダリー（チャネ
ル形成領域３Ａに縦線Ｂで示す。）を横切ることにな
る。その結果、シリコン膜の結晶化度を高めても、ＴＦ
Ｔ１Ａのオン電流が十分に向上しないという問題点があ
る。
うな結晶化処理でシリコン膜の結晶粒を成長させると、
シリコン膜は、成膜時の膜堆積方向、すなわち、基板８
Ａに対して垂直な方向に柱軸が向く柱状構造の多結晶半
導体膜となり、チャネル長の方向（矢印ＣＨで示す方
向）において、チャネルがグレインバンダリー（チャネ
ル形成領域３Ａに縦線Ｂで示す。）を横切ることにな
る。その結果、シリコン膜の結晶化度を高めても、ＴＦ
Ｔ１Ａのオン電流が十分に向上しないという問題点があ
る。
【０００８】そこで、チャネル長を短くして、オン電流
の増大を図ることが考えられるが、チャネル長を短くす
ると、その分、ソース・ドレイン間耐圧が低下するとい
う問題点がある。
の増大を図ることが考えられるが、チャネル長を短くす
ると、その分、ソース・ドレイン間耐圧が低下するとい
う問題点がある。
【０００９】以上の問題点に鑑みて、本発明の課題は、
多結晶半導体膜の結晶構造を考慮してチャネルを形成す
ることによりオン電流を向上するとともに、ソース・ド
レイン間耐圧も向上することのできるＴＦＴ、およびそ
の製造方法を提供することにある。
多結晶半導体膜の結晶構造を考慮してチャネルを形成す
ることによりオン電流を向上するとともに、ソース・ド
レイン間耐圧も向上することのできるＴＦＴ、およびそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、ソース・ドレイン領域の一方となる第
１領域、多結晶半導体膜から構成されたチャネル形成領
域、およびソース・ドレイン領域の他方となる第２領域
が基板上にこの順に形成され、前記多結晶半導体膜の側
端面にゲート電極がゲート絶縁膜を介して対峙する縦型
の薄膜トランジスタであって、前記第１領域と前記多結
晶半導体膜の前記側端面との間において前記ゲート電極
の側端部に対峙する部分、および前記第２領域と前記多
結晶半導体膜の前記側端面との間において前記ゲート電
極の側端部に対峙する部分のうちの少なくとも一方に
は、低濃度の不純物が導入されたＬＤＤ領域または不純
物の導入されていない半導体領域が形成されていること
を特徴とする（請求項１）。
め、本発明では、ソース・ドレイン領域の一方となる第
１領域、多結晶半導体膜から構成されたチャネル形成領
域、およびソース・ドレイン領域の他方となる第２領域
が基板上にこの順に形成され、前記多結晶半導体膜の側
端面にゲート電極がゲート絶縁膜を介して対峙する縦型
の薄膜トランジスタであって、前記第１領域と前記多結
晶半導体膜の前記側端面との間において前記ゲート電極
の側端部に対峙する部分、および前記第２領域と前記多
結晶半導体膜の前記側端面との間において前記ゲート電
極の側端部に対峙する部分のうちの少なくとも一方に
は、低濃度の不純物が導入されたＬＤＤ領域または不純
物の導入されていない半導体領域が形成されていること
を特徴とする（請求項１）。
【００１１】本発明において、前記多結晶半導体膜は、
一般に、前記側端面に対して略平行な柱軸をもつ柱状構
造を備えている（請求項２）。すなわち、レーザアニー
ル、電子ビームアニール、ランプアニール、固相成長法
などの結晶化処理によって、アモルファス半導体膜を溶
融固化して結晶粒を成長させた多結晶半導体膜によって
チャネル形成領域を形成すると、チャネル形成領域で
は、半導体膜の成膜時の膜堆積方向、すなわち、基板の
面外方向に柱軸が向く柱状構造の多結晶半導体膜とな
る。このような結晶構造に対応させて、本発明では、多
結晶半導体膜の柱軸に平行な側端面に対してゲート電極
を対峙させ、縦型のＴＦＴを構成している。従って、柱
軸に平行な方向がチャネル長の方向となる。それ故、チ
ャネル長の方向において、チャネルがグレインバンダリ
ーを横切ることがないので、キャリヤの移動度が高い。
よって、低温プロセスで製造したＴＦＴにおいて、オン
電流の向上を図ることができる。但し、このように構成
した縦型のＴＦＴでは、チャネル形成領域を構成する多
結晶半導体膜の膜厚がチャネル長となる。従って、縦型
のＴＦＴにおいてソース・ドレイン間耐圧を確保するに
は、このチャネル形成領域を構成する多結晶半導体膜の
膜厚を厚くする必要があるので、成膜工程に長時間を要
する。しかるに、本発明では、縦型のＴＦＴにおいて、
前記第１領域と前記多結晶半導体膜の前記側端面との間
において前記ゲート電極の側端部に対峙する部分、およ
び前記第２領域と前記多結晶半導体膜の前記側端面との
間において前記ゲート電極の側端部に対峙する部分のう
ちの少なくとも一方に、低濃度の不純物が導入されたＬ
ＤＤ領域、あるいは不純物の導入されていない半導体領
域を形成して、縦型ＴＦＴをＬＤＤ構造あるいはオフセ
ットゲート構造にしている。それ故、縦型ＴＦＴにおい
てチャネル長が短くても、すなわちチャネル形成領域を
構成する多結晶半導体膜の膜厚が薄くても、十分なソー
ス・ドイレン耐圧を確保することができるので、チャネ
ル形成領域を成膜するときの時間が短くて済む。
一般に、前記側端面に対して略平行な柱軸をもつ柱状構
造を備えている（請求項２）。すなわち、レーザアニー
ル、電子ビームアニール、ランプアニール、固相成長法
などの結晶化処理によって、アモルファス半導体膜を溶
融固化して結晶粒を成長させた多結晶半導体膜によって
チャネル形成領域を形成すると、チャネル形成領域で
は、半導体膜の成膜時の膜堆積方向、すなわち、基板の
面外方向に柱軸が向く柱状構造の多結晶半導体膜とな
る。このような結晶構造に対応させて、本発明では、多
結晶半導体膜の柱軸に平行な側端面に対してゲート電極
を対峙させ、縦型のＴＦＴを構成している。従って、柱
軸に平行な方向がチャネル長の方向となる。それ故、チ
ャネル長の方向において、チャネルがグレインバンダリ
ーを横切ることがないので、キャリヤの移動度が高い。
よって、低温プロセスで製造したＴＦＴにおいて、オン
電流の向上を図ることができる。但し、このように構成
した縦型のＴＦＴでは、チャネル形成領域を構成する多
結晶半導体膜の膜厚がチャネル長となる。従って、縦型
のＴＦＴにおいてソース・ドレイン間耐圧を確保するに
は、このチャネル形成領域を構成する多結晶半導体膜の
膜厚を厚くする必要があるので、成膜工程に長時間を要
する。しかるに、本発明では、縦型のＴＦＴにおいて、
前記第１領域と前記多結晶半導体膜の前記側端面との間
において前記ゲート電極の側端部に対峙する部分、およ
び前記第２領域と前記多結晶半導体膜の前記側端面との
間において前記ゲート電極の側端部に対峙する部分のう
ちの少なくとも一方に、低濃度の不純物が導入されたＬ
ＤＤ領域、あるいは不純物の導入されていない半導体領
域を形成して、縦型ＴＦＴをＬＤＤ構造あるいはオフセ
ットゲート構造にしている。それ故、縦型ＴＦＴにおい
てチャネル長が短くても、すなわちチャネル形成領域を
構成する多結晶半導体膜の膜厚が薄くても、十分なソー
ス・ドイレン耐圧を確保することができるので、チャネ
ル形成領域を成膜するときの時間が短くて済む。
【００１２】このような構成の縦型薄膜トランジスタを
製造するにあたっては、前記チャネル形成領域を形成す
るためのアモルファス半導体膜に結晶化処理を行って前
記基板の面外方向に柱軸を向ける柱状構造の多結晶半導
体膜を形成した後、該多結晶半導体膜をパターニングし
て柱軸に略平行な側端面を露出させ、しかる後に、前記
ゲート絶縁膜および前記ゲート電極を順次形成すればよ
い（請求項５）。
製造するにあたっては、前記チャネル形成領域を形成す
るためのアモルファス半導体膜に結晶化処理を行って前
記基板の面外方向に柱軸を向ける柱状構造の多結晶半導
体膜を形成した後、該多結晶半導体膜をパターニングし
て柱軸に略平行な側端面を露出させ、しかる後に、前記
ゲート絶縁膜および前記ゲート電極を順次形成すればよ
い（請求項５）。
【００１３】本発明において、前記第１領域および前記
第２領域が、前記多結晶半導体膜の下層側および上層側
にそれぞれ形成された下層側半導体膜および上層側半導
体膜から構成されている場合には、該上層側半導体膜お
よび当該下層側半導体膜のうちの少なくとも一方におい
て、前記ゲート電極の側端部に対峙する部分に、前記の
低濃度の不純物が導入されたＬＤＤ領域または不純物の
導入されていない半導体領域を形成すればよい（請求項
３）。
第２領域が、前記多結晶半導体膜の下層側および上層側
にそれぞれ形成された下層側半導体膜および上層側半導
体膜から構成されている場合には、該上層側半導体膜お
よび当該下層側半導体膜のうちの少なくとも一方におい
て、前記ゲート電極の側端部に対峙する部分に、前記の
低濃度の不純物が導入されたＬＤＤ領域または不純物の
導入されていない半導体領域を形成すればよい（請求項
３）。
【００１４】このような構成の縦型薄膜トランジスタを
製造するにあたっては、前記チャネル形成領域および前
記上層側半導体膜を形成するための各半導体膜をこの順
に形成した後、該２つの半導体膜を一括してパターニン
グすることにより、パターニング工程数を減らすことが
好ましい（請求項６）。
製造するにあたっては、前記チャネル形成領域および前
記上層側半導体膜を形成するための各半導体膜をこの順
に形成した後、該２つの半導体膜を一括してパターニン
グすることにより、パターニング工程数を減らすことが
好ましい（請求項６）。
【００１５】本発明において、前記多結晶半導体膜の前
記側端面が、前記第１領域が形成された下層側半導体膜
の形成領域上に位置してい場合には、当該多結晶半導体
膜の側端面と前記下層側半導体膜との間には、これらの
膜間にわずかに割り込む絶縁膜を有していることが好ま
しい（請求項４）。このように構成すると、前記下層側
半導体膜および前記絶縁膜をこの順に形成した後、前記
基板の全面に、前記チャネル形成領域を形成する前記多
結晶半導体膜を形成し、しかる後に、この多結晶半導体
膜をパターニングするときに、前記絶縁膜がエッチング
ストッパとなる（請求項７）。従って、下層側半導体膜
がオーバーエッチングされてしまうことを防止できる。
記側端面が、前記第１領域が形成された下層側半導体膜
の形成領域上に位置してい場合には、当該多結晶半導体
膜の側端面と前記下層側半導体膜との間には、これらの
膜間にわずかに割り込む絶縁膜を有していることが好ま
しい（請求項４）。このように構成すると、前記下層側
半導体膜および前記絶縁膜をこの順に形成した後、前記
基板の全面に、前記チャネル形成領域を形成する前記多
結晶半導体膜を形成し、しかる後に、この多結晶半導体
膜をパターニングするときに、前記絶縁膜がエッチング
ストッパとなる（請求項７）。従って、下層側半導体膜
がオーバーエッチングされてしまうことを防止できる。
【００１６】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。なお、各実施の形態として、図４
（Ｂ）を参照して説明した液晶表示装置の駆動用ＴＦＴ
を例に説明するが、本発明に係るＴＦＴは、液晶表示装
置の画素スイッチング用のＴＦＴ、さらにはＥＬ素子駆
動用やセンサ駆動用などといった各種分野に用いること
ができるものである。
形態を説明する。なお、各実施の形態として、図４
（Ｂ）を参照して説明した液晶表示装置の駆動用ＴＦＴ
を例に説明するが、本発明に係るＴＦＴは、液晶表示装
置の画素スイッチング用のＴＦＴ、さらにはＥＬ素子駆
動用やセンサ駆動用などといった各種分野に用いること
ができるものである。
【００１７】［実施形態１］図１（Ａ）、（Ｂ）はそれ
ぞれ、本発明を適用したＴＦＴの断面図、および平面図
である。
ぞれ、本発明を適用したＴＦＴの断面図、および平面図
である。
【００１８】図１（Ａ）、（Ｂ）において、本形態に係
るＴＦＴ１は、液晶パネルの基体としてのガラス板から
なる基板８上に低温プロセスにより形成された駆動回路
用のＴＦＴである。このＴＦＴ１は、高濃度の第１のソ
ース・ドレイン領域２、高濃度の第２のソース・ドレイ
ン領域４、チャネルを形成するチャネル形成領域３、お
よび該チャネル形成領域３に対してゲート絶縁膜６を介
して対峙するゲート電極７を有する点では、従来からあ
るＴＦＴ１と同様である。
るＴＦＴ１は、液晶パネルの基体としてのガラス板から
なる基板８上に低温プロセスにより形成された駆動回路
用のＴＦＴである。このＴＦＴ１は、高濃度の第１のソ
ース・ドレイン領域２、高濃度の第２のソース・ドレイ
ン領域４、チャネルを形成するチャネル形成領域３、お
よび該チャネル形成領域３に対してゲート絶縁膜６を介
して対峙するゲート電極７を有する点では、従来からあ
るＴＦＴ１と同様である。
【００１９】但し、本形態では、第１のソース・ドレイ
ン領域２、チャネル形成領域３、および第２のソース・
ドレイン領域４はそれぞれ、基板８の表面に形成された
ドープトシリコン膜などの下層側半導体膜２０１、この
下層側半導体膜２０１の表面に積層された多結晶シリコ
ン膜などの多結晶半導体膜３０１、およびこの多結晶半
導体膜３０１の表面に積層されたドープトシリコン膜な
どの上層側半導体膜４０１に形成されている。
ン領域２、チャネル形成領域３、および第２のソース・
ドレイン領域４はそれぞれ、基板８の表面に形成された
ドープトシリコン膜などの下層側半導体膜２０１、この
下層側半導体膜２０１の表面に積層された多結晶シリコ
ン膜などの多結晶半導体膜３０１、およびこの多結晶半
導体膜３０１の表面に積層されたドープトシリコン膜な
どの上層側半導体膜４０１に形成されている。
【００２０】チャネル形成領域３を構成する多結晶半導
体膜３０１は、上層側半導体膜４０１と同様、下層側半
導体膜２０１の上にそれぞれの側端面３０２、４０２が
位置している。ここで、チャネル形成領域３を構成する
多結晶半導体膜３０１の側端面３０２と下層側半導体膜
２０１との間には、これらの膜間にわずかに割り込むエ
ッチングストッパ用の絶縁膜９が形成されている。
体膜３０１は、上層側半導体膜４０１と同様、下層側半
導体膜２０１の上にそれぞれの側端面３０２、４０２が
位置している。ここで、チャネル形成領域３を構成する
多結晶半導体膜３０１の側端面３０２と下層側半導体膜
２０１との間には、これらの膜間にわずかに割り込むエ
ッチングストッパ用の絶縁膜９が形成されている。
【００２１】本形態において、チャネル形成領域３を構
成する多結晶半導体膜３０１と、第２のソース・ドレイ
ン領域４を備える上層側半導体膜４０１とは、後述する
ように一括してパターニングされたものであるため、同
一のパターニング形状を有している。
成する多結晶半導体膜３０１と、第２のソース・ドレイ
ン領域４を備える上層側半導体膜４０１とは、後述する
ように一括してパターニングされたものであるため、同
一のパターニング形状を有している。
【００２２】第２のソース・ドレイン領域４を構成する
上層側半導体４０１の表面にはシリコン酸化膜などから
なるゲート絶縁膜６が形成され、このゲート絶縁膜６
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２を覆っている。本形態では、ゲート絶
縁膜６の表面に形成されたゲート電極７は、このゲート
絶縁膜６を介してチャネル形成領域３を構成する多結晶
半導体膜３０１の側端面３０２に対峙している。
上層側半導体４０１の表面にはシリコン酸化膜などから
なるゲート絶縁膜６が形成され、このゲート絶縁膜６
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２を覆っている。本形態では、ゲート絶
縁膜６の表面に形成されたゲート電極７は、このゲート
絶縁膜６を介してチャネル形成領域３を構成する多結晶
半導体膜３０１の側端面３０２に対峙している。
【００２３】ゲート電極７の表面側にはシリコン酸化膜
などからなる層間絶縁膜１１が形成され、この層間絶縁
膜１１のコンタクトホール１１１、１１２を介して第１
のソース・ドレイン領域２および第２のソース・ドレイ
ン領域４に対して、第１のソース・ドレイン電極１２お
よび第２のソース・ドレイン電極１３がそれぞれ電気的
に接続している。
などからなる層間絶縁膜１１が形成され、この層間絶縁
膜１１のコンタクトホール１１１、１１２を介して第１
のソース・ドレイン領域２および第２のソース・ドレイ
ン領域４に対して、第１のソース・ドレイン電極１２お
よび第２のソース・ドレイン電極１３がそれぞれ電気的
に接続している。
【００２４】このように構成したＴＦＴ１において、本
形態では、まず、第１のソース・ドレイン領域２が形成
された下層側半導体膜２０１には、ゲート電極７の側端
部に対峙する部分に低濃度の不純物が導入されたＬＤＤ
領域２０３が形成されている。また、第２のソース・ド
レイン領域４が形成された上層側半導体膜４０１にも、
ゲート電極７の側端部に対峙する部分に低濃度の不純物
が導入されたＬＤＤ領域４０３が形成されている。従っ
て、ＴＦＴ１は縦型でありながら、ＬＤＤ構造を有す
る。
形態では、まず、第１のソース・ドレイン領域２が形成
された下層側半導体膜２０１には、ゲート電極７の側端
部に対峙する部分に低濃度の不純物が導入されたＬＤＤ
領域２０３が形成されている。また、第２のソース・ド
レイン領域４が形成された上層側半導体膜４０１にも、
ゲート電極７の側端部に対峙する部分に低濃度の不純物
が導入されたＬＤＤ領域４０３が形成されている。従っ
て、ＴＦＴ１は縦型でありながら、ＬＤＤ構造を有す
る。
【００２５】このように構成した縦型のＴＦＴ１を製造
するにあたって、高温プロセスを用いると、基板８とし
て、高温プロセスに耐えうる高価な石英ガラスを用いる
必要があることから、本形態では、安価なガラス基板を
用いることができるように低温プロセスが採用されてい
る。従って、本形態のＴＦＴ１において、チャネル形成
領域３は、後述するように、基板８上にアモルファス半
導体膜を形成した後、このアモルファス半導体膜にレー
ザアニール、電子ビームアニール、ランプアニール、固
相成長法などの結晶化処理を施して得た多結晶半導体膜
３０１で形成されている。この多結晶半導体膜３０１
は、アモルファス半導体膜が溶融固化して結晶粒が成長
する過程で、成膜時の膜堆積方向、すなわち、基板８の
面外方向に柱軸（矢印Ａで示す。）が向く柱状構造を有
することになる。この柱状構造において、柱軸Ａが基板
８に対して垂直であることを表すために、図１（Ａ）に
は、チャネル形成領域３（多結晶半導体膜３０１）にグ
レインバンダリーを縦線Ｂで表してある。
するにあたって、高温プロセスを用いると、基板８とし
て、高温プロセスに耐えうる高価な石英ガラスを用いる
必要があることから、本形態では、安価なガラス基板を
用いることができるように低温プロセスが採用されてい
る。従って、本形態のＴＦＴ１において、チャネル形成
領域３は、後述するように、基板８上にアモルファス半
導体膜を形成した後、このアモルファス半導体膜にレー
ザアニール、電子ビームアニール、ランプアニール、固
相成長法などの結晶化処理を施して得た多結晶半導体膜
３０１で形成されている。この多結晶半導体膜３０１
は、アモルファス半導体膜が溶融固化して結晶粒が成長
する過程で、成膜時の膜堆積方向、すなわち、基板８の
面外方向に柱軸（矢印Ａで示す。）が向く柱状構造を有
することになる。この柱状構造において、柱軸Ａが基板
８に対して垂直であることを表すために、図１（Ａ）に
は、チャネル形成領域３（多結晶半導体膜３０１）にグ
レインバンダリーを縦線Ｂで表してある。
【００２６】このような結晶構造に合わせて、本形態で
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２は基板８に垂直であり、この側端面３
０２に対してゲート電極７がゲート絶縁膜６を介して対
峙している。従って、ゲート電極７にゲート電位を印加
すると、チャネル形成領域３を構成する多結晶半導体膜
３０１の側端面３０２にチャネルが形成されることにな
り、このときのチャネル長の方向（矢印ＣＨで示す方
向）は、多結晶半導体膜３０１の柱軸Ａに平行である。
それ故、チャネル長ＣＨの方向において、チャネルがグ
レインバンダリーＢを横切ることがないので、キャリア
の移動度が高い。よって、低温プロセスで製造したＴＦ
Ｔ１において、オン電流の向上を図ることができる。
は、チャネル形成領域３を構成する多結晶半導体膜３０
１の側端面３０２は基板８に垂直であり、この側端面３
０２に対してゲート電極７がゲート絶縁膜６を介して対
峙している。従って、ゲート電極７にゲート電位を印加
すると、チャネル形成領域３を構成する多結晶半導体膜
３０１の側端面３０２にチャネルが形成されることにな
り、このときのチャネル長の方向（矢印ＣＨで示す方
向）は、多結晶半導体膜３０１の柱軸Ａに平行である。
それ故、チャネル長ＣＨの方向において、チャネルがグ
レインバンダリーＢを横切ることがないので、キャリア
の移動度が高い。よって、低温プロセスで製造したＴＦ
Ｔ１において、オン電流の向上を図ることができる。
【００２７】また、本形態では、ＴＦＴ１を縦型であり
ながらＬＤＤ構造とすることによって、オン電流の確保
とソース・ドレイン間耐圧を高いものにしてある。すな
わち、縦型のＴＦＴ１では、チャネル形成領域３を構成
する多結晶半導体膜３０１の膜厚がそのままチャネル長
となるため、このままの構造でソース・ドレイン間耐圧
を確保するには、このチャネル形成領域３を構成する多
結晶半導体膜３０１の膜厚を厚くする必要があるので、
成膜工程に長時間を要するが、本形態では、第１のソー
ス・ドレイン領域２が形成された下側半導体膜２０１に
おいてゲート電極７の側端部に対峙する部分、および第
２のソース・ドレイン領域４が形成された上側半導体膜
４０１においてゲート電極７の側端部に対峙する部分
に、低濃度のＬＤＤ領域２０３、４０３を構成し、高い
ソース・ドレイン間耐圧を確保している。それ故、本形
態によれば、縦型ＴＦＴ１においてチャネル長が短くて
も、すなわちチャネル形成領域３を構成する多結晶半導
体膜３０１の膜厚が薄くても、十分なソース・ドイレン
耐圧を確保することができるので、チャネル形成領域４
を成膜するときの時間が短くて済む。
ながらＬＤＤ構造とすることによって、オン電流の確保
とソース・ドレイン間耐圧を高いものにしてある。すな
わち、縦型のＴＦＴ１では、チャネル形成領域３を構成
する多結晶半導体膜３０１の膜厚がそのままチャネル長
となるため、このままの構造でソース・ドレイン間耐圧
を確保するには、このチャネル形成領域３を構成する多
結晶半導体膜３０１の膜厚を厚くする必要があるので、
成膜工程に長時間を要するが、本形態では、第１のソー
ス・ドレイン領域２が形成された下側半導体膜２０１に
おいてゲート電極７の側端部に対峙する部分、および第
２のソース・ドレイン領域４が形成された上側半導体膜
４０１においてゲート電極７の側端部に対峙する部分
に、低濃度のＬＤＤ領域２０３、４０３を構成し、高い
ソース・ドレイン間耐圧を確保している。それ故、本形
態によれば、縦型ＴＦＴ１においてチャネル長が短くて
も、すなわちチャネル形成領域３を構成する多結晶半導
体膜３０１の膜厚が薄くても、十分なソース・ドイレン
耐圧を確保することができるので、チャネル形成領域４
を成膜するときの時間が短くて済む。
【００２８】また、ＬＤＤ構造のＴＦＴ１であれば、オ
フリーク電流も小さいので、画素スイッチング用として
も適している。それ故、本形態の縦型のＴＦＴ１は、駆
動回路用および画素スイッチング用のいずれにも適して
いる。
フリーク電流も小さいので、画素スイッチング用として
も適している。それ故、本形態の縦型のＴＦＴ１は、駆
動回路用および画素スイッチング用のいずれにも適して
いる。
【００２９】このような構成のＴＦＴ１の製造方法の一
例を、図２および図３を参照して説明する。図２および
図３は、本形態のＴＦＴ１の製造方法を示す工程断面図
である。
例を、図２および図３を参照して説明する。図２および
図３は、本形態のＴＦＴ１の製造方法を示す工程断面図
である。
【００３０】まず、図２（Ａ）に示すように、基板８の
全面に、リンあるいはボロンなどの不純物を約１０15ｃ
ｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシ
リコン膜などの半導体膜を形成した後、それを島状にパ
ターニングして島状の下層側半導体膜２０１を形成す
る。このドープト半導体膜は、多結晶半導体膜として形
成される場合の他、アモルファス半導体膜を結晶化した
ものを用いる場合もある。
全面に、リンあるいはボロンなどの不純物を約１０15ｃ
ｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシ
リコン膜などの半導体膜を形成した後、それを島状にパ
ターニングして島状の下層側半導体膜２０１を形成す
る。このドープト半導体膜は、多結晶半導体膜として形
成される場合の他、アモルファス半導体膜を結晶化した
ものを用いる場合もある。
【００３１】次に、下層側半導体膜２０１のうち、少な
くとも前記のＬＤＤ領域２０３とする領域を覆うレジス
トマスクＲＭ１を形成し、この状態で、下層側半導体膜
２０１に対して不純物を導入して、不純物を約１０18ｃ
ｍ-3〜約１０20ｃｍ-3程度含有する高濃度の第１のソー
ス・ドレイン領域２を形成する。なお、下層側半導体膜
２０１のうち、不純物が導入されなかった部分から前記
のＬＤＤ領域２０３が形成される。
くとも前記のＬＤＤ領域２０３とする領域を覆うレジス
トマスクＲＭ１を形成し、この状態で、下層側半導体膜
２０１に対して不純物を導入して、不純物を約１０18ｃ
ｍ-3〜約１０20ｃｍ-3程度含有する高濃度の第１のソー
ス・ドレイン領域２を形成する。なお、下層側半導体膜
２０１のうち、不純物が導入されなかった部分から前記
のＬＤＤ領域２０３が形成される。
【００３２】次に、図２（Ｂ）に示すように、基板８の
全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を
スパッタ法、ＣＶＤ法、蒸着法などにより形成した後、
絶縁膜をパターニングして、第１のソース・ドレイン領
域２（下側半導体膜２０１）に部分的に重なるエッチン
グストッパ用の絶縁膜９を残す。
全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を
スパッタ法、ＣＶＤ法、蒸着法などにより形成した後、
絶縁膜をパターニングして、第１のソース・ドレイン領
域２（下側半導体膜２０１）に部分的に重なるエッチン
グストッパ用の絶縁膜９を残す。
【００３３】次に、図２（Ｃ）に示すように、厚さが約
１００オングストローム〜数μｍのアモルファス半導体
膜３００を形成する。アモルファス半導体膜３００とし
てアモルファスシリコン膜を用いるならば、プラズマＣ
ＶＤ法、ＬＰＣＶＤ法、蒸着法、スパッタ法などの方法
がある。プラズマＣＶＤ法であれば、３５０℃以下の温
度で成膜できる。ＬＰＣＶＤ法ならば、原料ガスにより
堆積温度が異なり、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用い
れば約４５０℃以下の温度、シラン（ＳｉＨ4）ガスを
用いれば約５６０℃以下の温度で成膜可能である。ま
た、蒸着法、スパッタ法であれば約２００℃以下の温度
で成膜可能である。ここで、アモルファス半導体膜３０
０としてリンやボロンを低濃度で添加しておくことによ
り、チャネルドープを行い、ＴＦＴ１のしきい値電圧を
調整することもある。
１００オングストローム〜数μｍのアモルファス半導体
膜３００を形成する。アモルファス半導体膜３００とし
てアモルファスシリコン膜を用いるならば、プラズマＣ
ＶＤ法、ＬＰＣＶＤ法、蒸着法、スパッタ法などの方法
がある。プラズマＣＶＤ法であれば、３５０℃以下の温
度で成膜できる。ＬＰＣＶＤ法ならば、原料ガスにより
堆積温度が異なり、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用い
れば約４５０℃以下の温度、シラン（ＳｉＨ4）ガスを
用いれば約５６０℃以下の温度で成膜可能である。ま
た、蒸着法、スパッタ法であれば約２００℃以下の温度
で成膜可能である。ここで、アモルファス半導体膜３０
０としてリンやボロンを低濃度で添加しておくことによ
り、チャネルドープを行い、ＴＦＴ１のしきい値電圧を
調整することもある。
【００３４】次に、アモルファス半導体膜３００に対し
て、レーザアニール、電子ビームアニール、ランプアニ
ール、または固相成長法などの結晶化処理を行い、アモ
ルファス半導体膜３００を多結晶半導体膜３００Ｂとす
る。レーザアニール法では、たとえば、エキシマレーザ
のビーム長が４００ｍｍのラインビームを用い、その出
力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビ
ームについてはその幅方向におけるレーザ強度のピーク
値の９０％に相当する部分が各領域毎に重なるようにラ
インビームを走査していく。この結晶化処理では、アモ
ルファス半導体膜３００が溶融固化して結晶粒が成長
し、多結晶半導体膜３００Ｂとなる。この多結晶半導体
膜３００Ｂは、基板８に対して垂直な方向に柱軸Ａを向
ける柱状の結晶構造（柱状構造）を有する。
て、レーザアニール、電子ビームアニール、ランプアニ
ール、または固相成長法などの結晶化処理を行い、アモ
ルファス半導体膜３００を多結晶半導体膜３００Ｂとす
る。レーザアニール法では、たとえば、エキシマレーザ
のビーム長が４００ｍｍのラインビームを用い、その出
力強度はたとえば２００ｍＪ／ｃｍ2 である。ラインビ
ームについてはその幅方向におけるレーザ強度のピーク
値の９０％に相当する部分が各領域毎に重なるようにラ
インビームを走査していく。この結晶化処理では、アモ
ルファス半導体膜３００が溶融固化して結晶粒が成長
し、多結晶半導体膜３００Ｂとなる。この多結晶半導体
膜３００Ｂは、基板８に対して垂直な方向に柱軸Ａを向
ける柱状の結晶構造（柱状構造）を有する。
【００３５】次に、図２（Ｄ）に示すように、基板８の
全面に、リンあるいはボロンなどの不純物を約１０15ｃ
ｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシ
リコン膜などの半導体膜４００を形成する。その結果、
半導体膜４００は、アモルファス半導体膜３００を結晶
化した後の多結晶半導体膜３００Ｂに積層された状態に
なる。
全面に、リンあるいはボロンなどの不純物を約１０15ｃ
ｍ-3〜約１０18ｃｍ-3程度含有する低濃度のドープトシ
リコン膜などの半導体膜４００を形成する。その結果、
半導体膜４００は、アモルファス半導体膜３００を結晶
化した後の多結晶半導体膜３００Ｂに積層された状態に
なる。
【００３６】次に、半導体膜４００のうち、前記のＬＤ
Ｄ領域４０３とする領域を覆う領域を覆うレジストマス
クＲＭ２を形成し、この状態で、半導体膜４００に対し
て不純物を導入して、不純物を約１０18ｃｍ-3〜約１０
20ｃｍ-3程度含有する高濃度の第２のソース・ドレイン
領域４を形成する。なお、上層側半導体膜４０１のうち
不純物が導入されなかった部分から前記のＬＤＤ領域４
０３が形成される。
Ｄ領域４０３とする領域を覆う領域を覆うレジストマス
クＲＭ２を形成し、この状態で、半導体膜４００に対し
て不純物を導入して、不純物を約１０18ｃｍ-3〜約１０
20ｃｍ-3程度含有する高濃度の第２のソース・ドレイン
領域４を形成する。なお、上層側半導体膜４０１のうち
不純物が導入されなかった部分から前記のＬＤＤ領域４
０３が形成される。
【００３７】次に、レジストマスクＲＭ２を除去した
後、図２（Ｅ）に示すように、新たなレジストマスクＲ
Ｍ３を形成する。
後、図２（Ｅ）に示すように、新たなレジストマスクＲ
Ｍ３を形成する。
【００３８】そして、レジストマスクＲＭ３を用いて、
半導体膜４００および多結晶半導体膜３００Ｂを一括し
てパターニングし、図２（Ｆ）に示すように、チャネル
形成領域３を構成する多結晶半導体膜３０１と、第２の
ソース・ドレイン領域４およびＬＤＤ領域４０３を備え
る上層側半導体膜４０１とを残す。このとき、多結晶半
導体膜３０１の側端面３０２および上層側半導体膜４０
１の側端面４０２が下層側半導体膜２０１の表面に形成
されているエッチングストッパ用の絶縁膜９の上に位置
するようにパターニングする。このエッチングストッパ
用の絶縁膜９は、上層側半導体膜４０１および多結晶半
導体膜３０１をパターニング形成するときに下層側半導
体膜２０１がオーバーエッチングされることを防止す
る。このようにして多結晶半導体膜３０１および多結晶
半導体膜３０１をパターニング形成すると、エッチング
ストッパ用の絶縁膜９の端部は、多結晶半導体膜３０１
の側端面３０２と下層側半導体膜２０１との間にわずか
に割り込んだ状態となる。
半導体膜４００および多結晶半導体膜３００Ｂを一括し
てパターニングし、図２（Ｆ）に示すように、チャネル
形成領域３を構成する多結晶半導体膜３０１と、第２の
ソース・ドレイン領域４およびＬＤＤ領域４０３を備え
る上層側半導体膜４０１とを残す。このとき、多結晶半
導体膜３０１の側端面３０２および上層側半導体膜４０
１の側端面４０２が下層側半導体膜２０１の表面に形成
されているエッチングストッパ用の絶縁膜９の上に位置
するようにパターニングする。このエッチングストッパ
用の絶縁膜９は、上層側半導体膜４０１および多結晶半
導体膜３０１をパターニング形成するときに下層側半導
体膜２０１がオーバーエッチングされることを防止す
る。このようにして多結晶半導体膜３０１および多結晶
半導体膜３０１をパターニング形成すると、エッチング
ストッパ用の絶縁膜９の端部は、多結晶半導体膜３０１
の側端面３０２と下層側半導体膜２０１との間にわずか
に割り込んだ状態となる。
【００３９】次に、図３（Ａ）に示すように、基板８の
全面に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガス
などを原料ガスとしてプラズマＣＶＤ法やＣＶＤ法、あ
るいはスパッタ法などにより厚さが約６００〜１５００
オングストロームのシリコン酸化膜などからなるゲート
絶縁膜６を形成する。
全面に、ＴＥＯＳ（テトラエトキシシラン）や酸素ガス
などを原料ガスとしてプラズマＣＶＤ法やＣＶＤ法、あ
るいはスパッタ法などにより厚さが約６００〜１５００
オングストロームのシリコン酸化膜などからなるゲート
絶縁膜６を形成する。
【００４０】次に、基板８の全面に、ドープト半導体
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、図３（Ｂ）
に示すようにパターニングして、多結晶半導体膜３０１
の側端面３０２にゲート絶縁膜６を介して対峙するゲー
ト電極７を形成する。
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、図３（Ｂ）
に示すようにパターニングして、多結晶半導体膜３０１
の側端面３０２にゲート絶縁膜６を介して対峙するゲー
ト電極７を形成する。
【００４１】次に、基板８の全面に層間絶縁膜１１を形
成した後、図１（Ａ）に示すように、第１のソース・ド
レイン領域２および第２のソース・ドレイン領域３に対
応する位置にコンタクトホール１１１、１１２を形成す
る。
成した後、図１（Ａ）に示すように、第１のソース・ド
レイン領域２および第２のソース・ドレイン領域３に対
応する位置にコンタクトホール１１１、１１２を形成す
る。
【００４２】そして、基板８の全面にドープト半導体
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、パターニン
グして、第１のソース・ドレイン電極１２および第２の
ソース・ドレイン電極１３を形成する。
膜、金属膜（タンタル、クロム、アルミニウムなど）、
シリサイド膜（タングステンシリサイド、モリブデンシ
リサイドなど）などの導電膜を形成した後、パターニン
グして、第１のソース・ドレイン電極１２および第２の
ソース・ドレイン電極１３を形成する。
【００４３】このようなＴＦＴ１の製造方法によれば、
あくまで低温プロセスでＴＦＴ１を製造できるので、基
板８としては安価なガラス基板を用いることができる。
また、チャネル形成領域３を構成する多結晶半導体膜３
０１を島状にパターニングするときには、側端面３０２
に相当する位置の下層にエッチングストッパ用の絶縁膜
９が予め形成されているので、第１のソース・ドレイン
領域２を構成する下層側半導体膜２０１がオーバーエッ
チングされることがない。さらに、チャネル形成領域３
を構成する多結晶半導体膜３０１と、第２のソース・ド
レイン領域４を構成する上層側半導体膜４０１とを一括
してパターニング形成するので、それらを別々の工程で
パターニングする方法よりも、パターニング工程が１工
程分少なくて済むという利点がある。
あくまで低温プロセスでＴＦＴ１を製造できるので、基
板８としては安価なガラス基板を用いることができる。
また、チャネル形成領域３を構成する多結晶半導体膜３
０１を島状にパターニングするときには、側端面３０２
に相当する位置の下層にエッチングストッパ用の絶縁膜
９が予め形成されているので、第１のソース・ドレイン
領域２を構成する下層側半導体膜２０１がオーバーエッ
チングされることがない。さらに、チャネル形成領域３
を構成する多結晶半導体膜３０１と、第２のソース・ド
レイン領域４を構成する上層側半導体膜４０１とを一括
してパターニング形成するので、それらを別々の工程で
パターニングする方法よりも、パターニング工程が１工
程分少なくて済むという利点がある。
【００４４】［その他の実施形態］上記の形態では、図
２（Ａ）および図２（Ｄ）を参照して説明した工程でド
ープト半導体膜を形成したので、ＬＤＤ構造のＴＦＴ１
を製造したが、図２（Ａ）および図２（Ｄ）を参照して
説明した工程で、不純物を含有しない半導体膜を形成す
ると、上層側半導体膜２０１および下層側半導体膜４０
１のうち、ゲート電極７の側端部に対峙する部分がＬＤ
Ｄ領域ではなく、不純物を含有しない半導体領域とな
る。従って、オフセットゲート構造のＴＦＴを製造でき
る。このオフセットゲート構造のＴＦＴであれば、ＬＤ
Ｄ構造のＴＦＴと同様、チャネル長が短くても、すなわ
ちチャネル形成領域３を構成する多結晶半導体膜３０１
の膜厚が薄くても、十分なソース・ドイレン耐圧を確保
することができるので、チャネル形成領域３を成膜する
ときの時間が短くて済む。また、オフセットゲート構造
のＴＦＴであれば、オフリーク電流も小さいので、画素
スイッチング用としても適している。
２（Ａ）および図２（Ｄ）を参照して説明した工程でド
ープト半導体膜を形成したので、ＬＤＤ構造のＴＦＴ１
を製造したが、図２（Ａ）および図２（Ｄ）を参照して
説明した工程で、不純物を含有しない半導体膜を形成す
ると、上層側半導体膜２０１および下層側半導体膜４０
１のうち、ゲート電極７の側端部に対峙する部分がＬＤ
Ｄ領域ではなく、不純物を含有しない半導体領域とな
る。従って、オフセットゲート構造のＴＦＴを製造でき
る。このオフセットゲート構造のＴＦＴであれば、ＬＤ
Ｄ構造のＴＦＴと同様、チャネル長が短くても、すなわ
ちチャネル形成領域３を構成する多結晶半導体膜３０１
の膜厚が薄くても、十分なソース・ドイレン耐圧を確保
することができるので、チャネル形成領域３を成膜する
ときの時間が短くて済む。また、オフセットゲート構造
のＴＦＴであれば、オフリーク電流も小さいので、画素
スイッチング用としても適している。
【００４５】なお、ＴＦＴに形成するＬＤＤ領域（ある
いはオフセットゲート構造を構成する不純物が導入され
ていない半導体領域）は、第１および第２のソース・ド
レイン領域２、４の双方に形成してもよいが、いずれか
一方、たとえばドレイン領域となる側のみに形成しても
よい。
いはオフセットゲート構造を構成する不純物が導入され
ていない半導体領域）は、第１および第２のソース・ド
レイン領域２、４の双方に形成してもよいが、いずれか
一方、たとえばドレイン領域となる側のみに形成しても
よい。
【００４６】また、上記形態では、ＬＤＤ領域（あるい
はオフセットゲート構造を構成する不純物が導入されて
いない半導体領域）を、第１および第２のソース・ドレ
イン領域２、４を備える下層側半導体膜２０１および上
層側半導体膜４０１に形成したが、これらの半導体膜と
は別個に形成した低濃度あるいは不純物の導入されてい
ない半導体膜によって、ＬＤＤ領域（あるいはオフセッ
トゲート構造を構成する不純物の導入されていない半導
体領域）を形成してもよい。
はオフセットゲート構造を構成する不純物が導入されて
いない半導体領域）を、第１および第２のソース・ドレ
イン領域２、４を備える下層側半導体膜２０１および上
層側半導体膜４０１に形成したが、これらの半導体膜と
は別個に形成した低濃度あるいは不純物の導入されてい
ない半導体膜によって、ＬＤＤ領域（あるいはオフセッ
トゲート構造を構成する不純物の導入されていない半導
体領域）を形成してもよい。
【００４７】さらに、上記の形態では半導体膜として、
シリコン膜を用いた例であったが、ゲルマニウム、シリ
コン−ゲルマニウムなどの半導体膜を用いたＴＦＴに本
発明を適用してもよい。
シリコン膜を用いた例であったが、ゲルマニウム、シリ
コン−ゲルマニウムなどの半導体膜を用いたＴＦＴに本
発明を適用してもよい。
【００４８】
【発明の効果】以上説明したように、本発明に係る縦型
のＴＦＴでは、結晶化処理によってアモルファス半導体
膜から得た多結晶半導体膜の柱軸に平行な側端面に対し
てゲート電極が対峙しているので、柱軸に平行な方向が
チャネル長の方向となる。それ故、チャネル長の方向に
おいて、チャネルがグレインバンダリーを横切ることが
ないので、キャリヤの移動度が高い。よって、低温プロ
セスで製造したＴＦＴにおいて、オン電流の向上を図る
ことができる。また、本発明では、縦型のＴＦＴであり
ながら、ＬＤＤ構造あるいはオフセットゲート構造を有
するので、チャネル長が短くても、ソース・ドレイン間
耐圧が高い。それ故、チャネル形成領域を構成する多結
晶半導体膜が薄くて済むので、成膜に要する時間を短縮
できるという利点がある。
のＴＦＴでは、結晶化処理によってアモルファス半導体
膜から得た多結晶半導体膜の柱軸に平行な側端面に対し
てゲート電極が対峙しているので、柱軸に平行な方向が
チャネル長の方向となる。それ故、チャネル長の方向に
おいて、チャネルがグレインバンダリーを横切ることが
ないので、キャリヤの移動度が高い。よって、低温プロ
セスで製造したＴＦＴにおいて、オン電流の向上を図る
ことができる。また、本発明では、縦型のＴＦＴであり
ながら、ＬＤＤ構造あるいはオフセットゲート構造を有
するので、チャネル長が短くても、ソース・ドレイン間
耐圧が高い。それ故、チャネル形成領域を構成する多結
晶半導体膜が薄くて済むので、成膜に要する時間を短縮
できるという利点がある。
【図１】（Ａ）、（Ｂ）はそれぞれ、本発明を適用した
ＴＦＴの断面図および平面図である。
ＴＦＴの断面図および平面図である。
【図２】図１に示すＴＦＴの製造方法を示す工程断面図
である。
である。
【図３】図１に示すＴＦＴの製造方法において、図２に
示す工程に続いて行う各工程を示す工程断面図である。
示す工程に続いて行う各工程を示す工程断面図である。
【図４】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置のア
クティブマトリクス基板のブロック図、およびそれに構
成した駆動回路の一部を示す回路図である。
クティブマトリクス基板のブロック図、およびそれに構
成した駆動回路の一部を示す回路図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、従来のＴＦＴの断
面図および平面図である。
面図および平面図である。
１ ＴＦＴ ２ 第１のソース・ドレイン領域 ３ チャネル形成領域 ４ 第２のソース・ドレイン領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 基板 ９ エッチングストッパ用の絶縁膜 １１ 層間絶縁膜 １２ 第１のソース・ドレイン電極 １３ 第２のソース・ドレイン電極 ２０１ 下層側半導体膜 ２０３、４０３ ＬＤＤ領域 ３０１ 多結晶半導体膜 ３０２ 多結晶半導体膜の側端面 ４０１ 上層側半導体膜 Ａ 多結晶半導体膜の柱軸 Ｂ グレインバンダリー ＣＨ チャネル長の方向
Claims (7)
- 【請求項１】 ソース・ドレイン領域の一方となる第１
領域、多結晶半導体膜から構成されたチャネル形成領
域、およびソース・ドレイン領域の他方となる第２領域
が基板上にこの順に形成され、前記多結晶半導体膜の側
端面にゲート電極がゲート絶縁膜を介して対峙する縦型
の薄膜トランジスタであって、 前記第１領域と前記多結晶半導体膜の前記側端面との間
において前記ゲート電極の側端部に対峙する部分、およ
び前記第２領域と前記多結晶半導体膜の前記側端面との
間において前記ゲート電極の側端部に対峙する部分のう
ちの少なくとも一方には、低濃度の不純物が導入された
ＬＤＤ領域または不純物の導入されていない半導体領域
が形成されていることを特徴とする縦型薄膜トランジス
タ。 - 【請求項２】 請求項１において、前記多結晶半導体膜
は、前記側端面に対して略平行な柱軸をもつ柱状構造を
備えていることを特徴とする縦型薄膜トランジスタ。 - 【請求項３】 請求項１または２において、前記第１領
域および前記第２領域は、前記多結晶半導体膜の下層側
および上層側にそれぞれ形成された下層側半導体膜およ
び上層側半導体膜に形成され、 該上層側半導体膜および当該下層側半導体膜のうちの少
なくとも一方において前記ゲート電極の側端部に対峙す
る部分に、前記の低濃度の不純物が導入されたＬＤＤ領
域または不純物の導入されていない半導体領域が形成さ
れていることを特徴とする縦型薄膜トランジスタ。 - 【請求項４】 請求項１ないし３のいずれかにおいて、
前記多結晶半導体膜の前記側端面は、前記第１領域が形
成された下層側半導体膜の形成領域上に位置し、 当該多結晶半導体膜の前記側端面と前記下層側半導体膜
との間には、これらの膜間にわずかに割り込む絶縁膜を
有していることを特徴とする縦型薄膜トランジスタ。 - 【請求項５】 請求項２に規定する縦型薄膜トランジス
タの製造方法であって、前記チャネル形成領域を形成す
るためのアモルファス半導体膜に結晶化処理を行って前
記基板の面外方向に柱軸を向ける柱状構造の多結晶半導
体膜を形成した後、該多結晶半導体膜をパターニングし
て柱軸に略平行な側端面を露出させ、しかる後に、前記
ゲート絶縁膜および前記ゲート電極を順次形成すること
を特徴とする縦型薄膜トランジスタの製造方法。 - 【請求項６】 請求項３に規定する縦型薄膜トランジス
タの製造方法であって、前記チャネル形成領域および前
記上層側半導体膜を形成するための各半導体膜をこの順
に形成した後、該２つの半導体膜を一括してパターニン
グすることを特徴とする縦型薄膜トランジスタの製造方
法。 - 【請求項７】 請求項４に規定する縦型薄膜トランジス
タの製造方法であって、前記下層側半導体膜および前記
絶縁膜をこの順に形成した後、前記基板の全面に前記チ
ャネル形成領域を形成する前記多結晶半導体膜を形成
し、しかる後に、前記絶縁膜をエッチングストッパとし
て当該多結晶半導体膜をパターニングすることを特徴と
する縦型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08465798A JP3788022B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08465798A JP3788022B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜トランジスタおよびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11284192A true JPH11284192A (ja) | 1999-10-15 |
| JPH11284192A5 JPH11284192A5 (ja) | 2004-08-05 |
| JP3788022B2 JP3788022B2 (ja) | 2006-06-21 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08465798A Expired - Fee Related JP3788022B2 (ja) | 1998-03-30 | 1998-03-30 | 薄膜トランジスタおよびその製造方法 |
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|---|---|
| JP (1) | JP3788022B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014216402A (ja) * | 2013-04-24 | 2014-11-17 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
| CN115425090A (zh) * | 2022-08-30 | 2022-12-02 | 武汉华星光电技术有限公司 | 薄膜晶体管及其电子器件 |
| CN119604027A (zh) * | 2023-09-06 | 2025-03-11 | 武汉华星光电技术有限公司 | 半导体器件、显示面板及芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63244683A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| JPH03112165A (ja) * | 1989-09-27 | 1991-05-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JPH06326314A (ja) * | 1993-05-12 | 1994-11-25 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH07106588A (ja) * | 1993-10-04 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07273347A (ja) * | 1994-03-31 | 1995-10-20 | Sony Corp | 薄膜トランジスタおよびその製造方法 |
| JPH07321228A (ja) * | 1994-05-26 | 1995-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-03-30 JP JP08465798A patent/JP3788022B2/ja not_active Expired - Fee Related
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| CN115425090A (zh) * | 2022-08-30 | 2022-12-02 | 武汉华星光电技术有限公司 | 薄膜晶体管及其电子器件 |
| CN115425090B (zh) * | 2022-08-30 | 2026-02-10 | 武汉华星光电技术有限公司 | 薄膜晶体管及其电子器件 |
| CN119604027A (zh) * | 2023-09-06 | 2025-03-11 | 武汉华星光电技术有限公司 | 半导体器件、显示面板及芯片 |
| WO2025050444A1 (zh) * | 2023-09-06 | 2025-03-13 | 武汉华星光电技术有限公司 | 半导体器件、显示面板及芯片 |
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