JPH03112165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03112165A JPH03112165A JP1251124A JP25112489A JPH03112165A JP H03112165 A JPH03112165 A JP H03112165A JP 1251124 A JP1251124 A JP 1251124A JP 25112489 A JP25112489 A JP 25112489A JP H03112165 A JPH03112165 A JP H03112165A
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- electrode
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- gate
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- H10D64/0133—Aspects related to lithography, isolation or planarisation of the conductor at least part of the entire electrode being a sidewall spacer, being formed by transformation under a mask or being formed by plating at a sidewall
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業−にの利用分野）
この発明は、半導体装置の製造方法に関し、特に側壁ゲ
ート型ＭＯ３ＦＥＴを有する半導体装置に適用して有効
な技術に関する。
ート型ＭＯ３ＦＥＴを有する半導体装置に適用して有効
な技術に関する。
（従来の技術）
従来、第２図に示す側壁ゲート型ＭＯ８ＦＥＴなどの半
導体装置は、一般に次のような工程を経て製造されてい
る。すなわち、まず半導体基板１の表面に凸部を設けて
チャネル部Ｃ１ソース電極相当部Ｓ′を形成した後、５
ｉ０２によりゲート絶縁膜２を形成する。次に高不純物
濃度Ｎ型半導体領域４をイオン打込みにより形成した後
、ゲート電極３を多結晶シリコンにより形成し、これに
より側壁ゲート型ＭＯ８ＦＥＴが得られる。
導体装置は、一般に次のような工程を経て製造されてい
る。すなわち、まず半導体基板１の表面に凸部を設けて
チャネル部Ｃ１ソース電極相当部Ｓ′を形成した後、５
ｉ０２によりゲート絶縁膜２を形成する。次に高不純物
濃度Ｎ型半導体領域４をイオン打込みにより形成した後
、ゲート電極３を多結晶シリコンにより形成し、これに
より側壁ゲート型ＭＯ８ＦＥＴが得られる。
このようにして得られた側壁ゲート型ＭＯ８ＦＥＴは、
半導体基板１１−の平担面にチャネル部Ｃが設けられた
平面ゲート型ＭＯ８ＦＥＴと異なり、半導体基板１に垂
直な凸部側壁面にチャネル部Ｃをａするため、単位ＭＯ
８ＦＥＴあたりの表面投影面積が少なくなり、その分だ
けＭＯＳＦＥＴの微細化、高集積化を図ることができる
。
半導体基板１１−の平担面にチャネル部Ｃが設けられた
平面ゲート型ＭＯ８ＦＥＴと異なり、半導体基板１に垂
直な凸部側壁面にチャネル部Ｃをａするため、単位ＭＯ
８ＦＥＴあたりの表面投影面積が少なくなり、その分だ
けＭＯＳＦＥＴの微細化、高集積化を図ることができる
。
なお、ｌ〕記側壁ゲート型Ｍ ＯＳ Ｆ Ｆ、 Ｔに関
してはｒ１９８８１ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｆｃｅｓ Ｍｅｅｔｉｎｇ（
ＩＥＤＭ８８）Ｊ子拾集ｐｐ、２２２−２２５等に報告
されている。
してはｒ１９８８１ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｆｃｅｓ Ｍｅｅｔｉｎｇ（
ＩＥＤＭ８８）Ｊ子拾集ｐｐ、２２２−２２５等に報告
されている。
（発明が解決しようとする問題点）
しかしながら、このような従来の方法で製造された側壁
ゲート型ＭＯ８ＦＥＴにあっては、チャネル部Ｃの」二
・下部に隣接するソース電極Ｓ部およびドレイン電Ｆｆ
ｉ、Ｄ部の双方が高不純物濃度領域４となっている。こ
のため、ＭＯ８ＦＥＴ動作時におけるチャネル部Ｃの最
大電界が大きくなり、この電界によって発生するホット
キャリアがゲート電極３とチャネル部Ｃ間のゲート絶縁
膜２によって捕獲され、このことによってチャネル部Ｃ
に局所的な固定電荷が発生する。その結果、この固定電
荷によって生じるチャネルＣの電界分布の異常に起因し
て、ＭＯＳＦＥＴの特性劣化が生じ、ドレイン電流が減
少するという問題点があった。
ゲート型ＭＯ８ＦＥＴにあっては、チャネル部Ｃの」二
・下部に隣接するソース電極Ｓ部およびドレイン電Ｆｆ
ｉ、Ｄ部の双方が高不純物濃度領域４となっている。こ
のため、ＭＯ８ＦＥＴ動作時におけるチャネル部Ｃの最
大電界が大きくなり、この電界によって発生するホット
キャリアがゲート電極３とチャネル部Ｃ間のゲート絶縁
膜２によって捕獲され、このことによってチャネル部Ｃ
に局所的な固定電荷が発生する。その結果、この固定電
荷によって生じるチャネルＣの電界分布の異常に起因し
て、ＭＯＳＦＥＴの特性劣化が生じ、ドレイン電流が減
少するという問題点があった。
この発明は、このような従来の問題点に着目してされた
もので、その目的は、ゲート電極下に低不純物濃度領域
を形成し、ＬＤＤ （Ｌｉｇｈｔ １ｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を自己整合的に形成することによ
り、ホットキャリアによる特性劣化を防止し、ドレイン
電流の減少を小さくできる半導体装置の製造方法を提供
することにある。
もので、その目的は、ゲート電極下に低不純物濃度領域
を形成し、ＬＤＤ （Ｌｉｇｈｔ １ｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を自己整合的に形成することによ
り、ホットキャリアによる特性劣化を防止し、ドレイン
電流の減少を小さくできる半導体装置の製造方法を提供
することにある。
（問題点を解決するための手段）
この発明は、１−記のような目的を達成するため、半導
体基板の凸部側壁に沿ってチャネル部を形成する工程と
、 前記半導体基板に第１不純物をイオン打込みにより導入
する工程と、 前記チャネル部の側壁面にゲート電極を形成した後、こ
のゲート電極をマスクとして第２不純物をイオン打込み
により導入し、チャネル部の下部側、１一部側にそれぞ
れドレ・ｆン領域、ソース領域を形成する工程と、 をａむことを特徴とする。
体基板の凸部側壁に沿ってチャネル部を形成する工程と
、 前記半導体基板に第１不純物をイオン打込みにより導入
する工程と、 前記チャネル部の側壁面にゲート電極を形成した後、こ
のゲート電極をマスクとして第２不純物をイオン打込み
により導入し、チャネル部の下部側、１一部側にそれぞ
れドレ・ｆン領域、ソース領域を形成する工程と、 をａむことを特徴とする。
（作用）
この発明によれば、１−記工程（ａ）でチャネル部を形
成し、次工程（）））で第１不純物を導入して低不純物
濃度領域を形成し、その後の工程（Ｃ）でゲート電極を
設ける。そして、このゲート電極をマスクとして第２不
純物を導入して高不純物濃度領域を形成することで、Ｌ
ＤＤ構造を自己整合的に形成する。
成し、次工程（）））で第１不純物を導入して低不純物
濃度領域を形成し、その後の工程（Ｃ）でゲート電極を
設ける。そして、このゲート電極をマスクとして第２不
純物を導入して高不純物濃度領域を形成することで、Ｌ
ＤＤ構造を自己整合的に形成する。
したがって、ゲート電極下には工程（ｂ）で導入した低
濃度の第１不純物のみが存在するようになるため、動作
時におけるチャネル部の電界が従来のように大きくなる
ことはなく、チャネル部に局所的な固定電荷が生ずるの
を防止する。その結果、固定電荷に起因する特性劣化を
防ぐことができる。また、ゲート電極に印加する電界で
低不純物濃度領域の伝導度を変えることによって低不純
物濃度領域の抵抗を低下させ、このことよって低不純物
濃度領域の抵抗成分によるドレイン電流の減少を少なく
することができる。
濃度の第１不純物のみが存在するようになるため、動作
時におけるチャネル部の電界が従来のように大きくなる
ことはなく、チャネル部に局所的な固定電荷が生ずるの
を防止する。その結果、固定電荷に起因する特性劣化を
防ぐことができる。また、ゲート電極に印加する電界で
低不純物濃度領域の伝導度を変えることによって低不純
物濃度領域の抵抗を低下させ、このことよって低不純物
濃度領域の抵抗成分によるドレイン電流の減少を少なく
することができる。
（実施例）
以下、この発明を図面に基づいて説明する。
第１Ａ〜ＩＤ図はこの実施例に係るＬＤＤ措造Ｎチャネ
ル側壁ゲート型ＭＯ８ＦＥＴの製造工程を示す断面図で
ある。このＭＯＳＦＥＴの製造方法を図示工程順に段階
的に説明する。
ル側壁ゲート型ＭＯ８ＦＥＴの製造工程を示す断面図で
ある。このＭＯＳＦＥＴの製造方法を図示工程順に段階
的に説明する。
（ａ） まず第１Ａ図に示すように、半導体基板１の
表面に突部を設けてチャネル部Ｃとソース電極相当部Ｓ
′を形成し、この後、ゲート絶縁膜２を半導体基板１１
ユに形成する。この半導体基板１およびゲート絶縁ｒ￥
２の好ましい具体的な祠料としては、ここでは（１００
）結晶面を有するＰ型車結晶シリコン基板、および基板
の熱酸化により形成された二酸化シリコンがそれぞれ使
用されている。
表面に突部を設けてチャネル部Ｃとソース電極相当部Ｓ
′を形成し、この後、ゲート絶縁膜２を半導体基板１１
ユに形成する。この半導体基板１およびゲート絶縁ｒ￥
２の好ましい具体的な祠料としては、ここでは（１００
）結晶面を有するＰ型車結晶シリコン基板、および基板
の熱酸化により形成された二酸化シリコンがそれぞれ使
用されている。
（ｂ） その後、第１Ｂ図に示すように、リンなどの
Ｎ型不純物（第１不純物）による低不純物濃度のＮ型不
純物層５Ａを、イオン打込みにより半導体基板１に所定
の深さで形成する。
Ｎ型不純物（第１不純物）による低不純物濃度のＮ型不
純物層５Ａを、イオン打込みにより半導体基板１に所定
の深さで形成する。
（ｃ） 次に第１Ｃ図に示すように、ゲート絶縁膜２
を介して多結晶シリコンなどによりゲート電極３を半導
体基板１の凸部側壁に形成する。なお、ゲート電極３は
ＣＶＤ法などによって多結晶シリコンをその側壁全面に
設け、異方性エツチング例えばリアクチ、ｆブ、イオン
エツチング（ＲＩＥ法）などにより形成する。その後、
このゲート電極３をマスクとして、ヒ素等のＮ型不純物
（第２不純物）による高不純物濃度のＮ型不純物層６Ａ
をイオン打込みにより形成する。
を介して多結晶シリコンなどによりゲート電極３を半導
体基板１の凸部側壁に形成する。なお、ゲート電極３は
ＣＶＤ法などによって多結晶シリコンをその側壁全面に
設け、異方性エツチング例えばリアクチ、ｆブ、イオン
エツチング（ＲＩＥ法）などにより形成する。その後、
このゲート電極３をマスクとして、ヒ素等のＮ型不純物
（第２不純物）による高不純物濃度のＮ型不純物層６Ａ
をイオン打込みにより形成する。
（ｄ） 最後に第１Ｄ図に示すように、所定の温度お
よび時間の条件下で熱処理を行うことによって、前記低
不純物濃度のＮ型不純物層５Ａと前記高不純物濃度のＮ
型不純物層６Ａを活性化し、このＮ型不純物層５Ａおよ
び６Ａをそれぞれ、Ｎ型半導体領域５およびＮ゛型半導
体領域６とする。
よび時間の条件下で熱処理を行うことによって、前記低
不純物濃度のＮ型不純物層５Ａと前記高不純物濃度のＮ
型不純物層６Ａを活性化し、このＮ型不純物層５Ａおよ
び６Ａをそれぞれ、Ｎ型半導体領域５およびＮ゛型半導
体領域６とする。
上記工程（ａ）〜（ｄ）を有する本実施例によれば、次
に述べるような効果を得ることができる。
に述べるような効果を得ることができる。
すなわち、低不純物濃度のＮ型不純物層５Ａを形成した
後にゲート電極３を形成し、このゲート電極３をマスク
として高不純物濃度のＮ型不純物層６Ａを形成すること
によって、ＬＤＤＩ造を自己整合的に形成することがで
きる。したがって、ポットキャリア効果による特性劣化
が小さい側壁ゲ−）−ＭＯＳ、Ｆ Ｅ Ｔの微細化・高
集積化を図ることができる。特にゲート電極３下に低不
純物濃度のＮ−型半導体領域５が存在するようになるた
め、ＭＯ８ＦＥＴ動作時のゲート電圧によってＮ−型半
導体領域５の電気伝導度を高くすることができる。その
結果、この低不純物濃度のＮ−型半導体領域５の抵抗成
分によるドレイン電流の減少を少なくすることができる
。
後にゲート電極３を形成し、このゲート電極３をマスク
として高不純物濃度のＮ型不純物層６Ａを形成すること
によって、ＬＤＤＩ造を自己整合的に形成することがで
きる。したがって、ポットキャリア効果による特性劣化
が小さい側壁ゲ−）−ＭＯＳ、Ｆ Ｅ Ｔの微細化・高
集積化を図ることができる。特にゲート電極３下に低不
純物濃度のＮ−型半導体領域５が存在するようになるた
め、ＭＯ８ＦＥＴ動作時のゲート電圧によってＮ−型半
導体領域５の電気伝導度を高くすることができる。その
結果、この低不純物濃度のＮ−型半導体領域５の抵抗成
分によるドレイン電流の減少を少なくすることができる
。
以１−１この発明の一実施例に基づいて具体的に説明し
たが、この発明は前記実施例に限定されるものではなく
、その要旨を逸脱しない範囲で例えば下記■〜■の如く
秤々変更可能であることは言うまでもない。
たが、この発明は前記実施例に限定されるものではなく
、その要旨を逸脱しない範囲で例えば下記■〜■の如く
秤々変更可能であることは言うまでもない。
■ ドレイン電極りであるＮ−型半導体領域５と、Ｎ′
型半導体領域６およびゲート電極３とによって、ソース
電極ＳであるＮ′型半導体領域６の外周を必ずしも包囲
しなくてもよい。
型半導体領域６およびゲート電極３とによって、ソース
電極ＳであるＮ′型半導体領域６の外周を必ずしも包囲
しなくてもよい。
■ チャネル部Ｃにしきい値電圧制御のための不純物が
導入されていてもよい。
導入されていてもよい。
■ 各半導体領域１．３．５．６の導電型は実施例とは
逆であってもよい。
逆であってもよい。
■ この発明は、ゲート電極３およびゲート絶縁膜２の
ｌ１と厚さを使用条件等に応じて適宜変更することが可
能である。
ｌ１と厚さを使用条件等に応じて適宜変更することが可
能である。
■−低不純物濃度のＮ型不純物層５Ａのイオン打込み深
さを高不純物濃度のＮ型不純物層６Ａのイオン打込み深
さよりも深くすることによって、ソース電極Ｓ側にもＬ
ＤＤ措造を形成することがでる。
さを高不純物濃度のＮ型不純物層６Ａのイオン打込み深
さよりも深くすることによって、ソース電極Ｓ側にもＬ
ＤＤ措造を形成することがでる。
（発明の効果）
以上説明してきたように、この発明によれば、側壁ゲー
ト型ＭＯ８ＦＥＴ等の半導体装置において、低不純物濃
度領域を形成した後その」−にゲート電極を形成し、こ
のゲート電極をマスクとして高不純物濃度領域を形成す
ることによって、ＬＤＤ措造を自己整合的に形成するの
で、ポットキャリアによる特性劣化を防止し、半導体装
置の微細化、高集積化を図ることができるばかりでなく
、ゲート電極下に低不純物濃度領域が存在するため、ゲ
ート電圧による動作時に低不純物濃度領域の電気伝導度
を高くすることができ低不純物濃度領域の抵抗成分によ
るドレイン電流減少の現象を小さくすることができる。
ト型ＭＯ８ＦＥＴ等の半導体装置において、低不純物濃
度領域を形成した後その」−にゲート電極を形成し、こ
のゲート電極をマスクとして高不純物濃度領域を形成す
ることによって、ＬＤＤ措造を自己整合的に形成するの
で、ポットキャリアによる特性劣化を防止し、半導体装
置の微細化、高集積化を図ることができるばかりでなく
、ゲート電極下に低不純物濃度領域が存在するため、ゲ
ート電圧による動作時に低不純物濃度領域の電気伝導度
を高くすることができ低不純物濃度領域の抵抗成分によ
るドレイン電流減少の現象を小さくすることができる。
第］、Ａ図〜第１Ｄ図はこの発明の実施例であるＬＤＤ
構造チャネル側壁ゲート型ＭＯ３ＦＥＴの製造工程を示
す断面図、第２図は従来方法による側壁ゲート型ＭＯ８
ＦＥＴを示す断面図である。 １・・・半導体基板 ２・・・ゲート絶縁膜 ３、 Ｇ・・・ゲート電極 ５・・・Ｎ 型半導体領域 ５Ａ・・・低濃度Ｎ型不純物層 ６・・・Ｎ′型半導体領域 ６Ａ・・・高濃度Ｎ型不純物層 Ｄ・・・ドレイン電極 Ｓ・・・ソース電極
構造チャネル側壁ゲート型ＭＯ３ＦＥＴの製造工程を示
す断面図、第２図は従来方法による側壁ゲート型ＭＯ８
ＦＥＴを示す断面図である。 １・・・半導体基板 ２・・・ゲート絶縁膜 ３、 Ｇ・・・ゲート電極 ５・・・Ｎ 型半導体領域 ５Ａ・・・低濃度Ｎ型不純物層 ６・・・Ｎ′型半導体領域 ６Ａ・・・高濃度Ｎ型不純物層 Ｄ・・・ドレイン電極 Ｓ・・・ソース電極
Claims (1)
- 【特許請求の範囲】 １、半導体基板の凸部側壁に沿ってチャネル部を形成す
る工程と、 前記半導体基板に第１不純物をイオン打込みにより導入
する工程と、 前記チャネル部の側壁面にゲート電極を形成した後、こ
のゲート電極をマスクとして第２不純物をイオン打込み
により導入し、チャネル部の下部側、上部側にそれぞれ
ドレイン領域、ソース領域を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251124A JP2757491B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251124A JP2757491B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03112165A true JPH03112165A (ja) | 1991-05-13 |
| JP2757491B2 JP2757491B2 (ja) | 1998-05-25 |
Family
ID=17218026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251124A Expired - Fee Related JP2757491B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757491B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284192A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| US6392279B1 (en) | 1997-06-11 | 2002-05-21 | Fujitsu Limited | Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance |
| JP2009081389A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63244683A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
-
1989
- 1989-09-27 JP JP1251124A patent/JP2757491B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136369A (ja) * | 1983-12-26 | 1985-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63244683A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392279B1 (en) | 1997-06-11 | 2002-05-21 | Fujitsu Limited | Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance |
| JPH11284192A (ja) * | 1998-03-30 | 1999-10-15 | Seiko Epson Corp | 縦型薄膜トランジスタおよびその製造方法 |
| JP2009081389A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| US8735970B2 (en) | 2007-09-27 | 2014-05-27 | Yoshihiro Takaishi | Semiconductor device having vertical surrounding gate transistor structure, method for manufacturing the same, and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757491B2 (ja) | 1998-05-25 |
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