JPH11288377A - 割り込み制御装置 - Google Patents

Abstract

(57)【要約】 【課題】割り込み処理によって通常動作状態に復帰させ
ることができ、しかもソフトでの時間管理をすることな
く厳密な時間設定を行えるようにする。 【解決手段】 割り込み処理の要求に応じてコンピュー
タ本体側から出力される割り込み要因信号１をフリップ
フロップ３で記憶保持したうえで、割り込み処理が許容
される有効期間のみ、論理積回路４によって割り込み要
因信号１の出力を許容する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タ等に内蔵される割り込み制御装置に関するものであ
る。

【０００２】

【従来の技術】従来から、マイクロコンピュータ等に内
蔵される割り込み制御装置は、割り込み要因信号で割り
込み要求レジスタをセットし、割り込み要求レジスタの
出力と割り込み許可レジスタの出力とを論理積した信号
でマイコン割り込み処理部への割り込み要求信号として
いる。

【０００３】図４には、このような割り込み動作を行う
第１の従来の割り込み制御装置が示されている。図４に
おいて、２３は割り込み要因信号（ＩＲＣ）、２４は割
り込み許可レジスタ、２５は割り込み要求レジスタ、２
６は割り込み要求レジスタ２５の出力と割り込み許可レ
ジスタ２４の出力との論理積を取る論理積回路、２７は
論理積回路２６からコンピュータ本体の割り込み処理部
に向けて出力される割り込み要求信号（ＩＲＲＥＱ）で
ある。第１の従来の割り込み制御装置では、割り込み許
可レジスタ２４がセットされた（ＨＩＧＨ）状態におい
て、割り込み要求レジスタ２５に割り込み要因信号２３
が入力されると、論理積回路２６からコンピュータ本体
の割り込み処理部に対して割り込み要求信号２７が出力
されるようになっている。

【０００４】また、図５には、このような割り込み動作
を行う第２の従来の割り込み制御装置が示されている。
図５は、基本的には、図４の装置と同様の構成を備えて
おり、同一ないし同様の部分には同一の符号を付してい
る。第２の従来の割り込み制御装置では、割り込み要求
信号２７の出力を一定期間待機させるウエイトタイマー
２８をさらに備えている。

【０００５】第２の従来の割り込み制御装置では、論理
積回路２６が出力する割り込み要求信号２７の出力をウ
エイトタイマー２８において一定時間待機させている。
このような待機期間を与えるのは、割り込み処理を実施
する前に、コンピュータ本体側において割り込み要求の
内容を吟味する余裕を与えるために実施する処理であ
る。ウエイトタイマー２８の待機時間は、コンピュータ
本体の基本クロックをカウントすることで設定される。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
割り込み制御装置では、待機状態のコンピュータ本体
を、割り込み処理によって通常動作状態に復帰させるこ
とができないという課題があった。以下、説明する。

【０００７】第１の従来の割り込み制御装置では、割り
込み許可レジスタ２４がセットされている場合、割り込
み要因信号２３が発生するとただちにコンピュータ本体
側の割り込み処理部に対して割り込み要求信号２７を出
力する。これに対して、実際の処理においてはコンピュ
ータ本体が待機状態になる直前に割り込み処理が発生す
ることがある。この場合、割り込み処理後に待機状態に
なるため、割り込み処理によって通常動作状態に復帰す
ることができなかった。

【０００８】このような不都合を第１の従来例において
解消するためには、割り込み受付期間と実際の割り込み
処理期間との間に時間的間隔を与えることが考えられ
る。そうすれば、割り込み処理を待機状態移行後まで待
機させることができ、割り込み処理による通常動作状態
への復帰操作が可能となる。上記時間的間隔を与えるた
めには、割り込み処理を受け付けた際、一旦割り込み処
理を待機させたのち、一定の時間経過後にコンピュータ
本体側からの命令よって割り込み処理を有効にする必要
がある。第１の従来例においては、このような時間管理
処理を実施しようとするとコンピュータ本体側において
ソフトウエア上で実施しなければならない。しかしなが
ら、時間管理をソフトウエア上で実施する場合にその時
間管理を厳密に行うのは困難であり、そのために上記不
都合を確実に解消できるとはいえなかった。

【０００９】これに対して、第２の従来例では、ウエイ
トタイマー２８を有しているために、上記時間管理を比
較的厳密に行うことはできる。しかしながら、ウエイト
タイマー２８を備える場合においても、ウエイトタイマ
ー２８のカウント値設定はソフトウエア上で行われる。
そのため、システムの基本クロックを変更するとカウン
ト値設定に関するソフトウエアを変更しなければなら
ず、その分、ソフトウエアの設計が面倒なものとならざ
るを得なかった。

【００１０】さらには、すべてのクロックが停止するよ
うな待機状態では、ウエイトタイマー２８が動作しない
ためにこのような場合にウエイトタイマー２８を用いて
上記時間管理を行うことはできなかった。

【００１１】本発明は、上記従来の課題を解決するもの
で、割り込み処理の時間管理を簡単にしかも厳密を行う
ことができる割り込み制御装置を提供することを主たる
目的とする。

【００１２】

【課題を解決するための手段】本発明は、割り込み処理
の要求に応じてコンピュータ本体側から出力される割り
込み要因信号を記憶保持する記憶保持手段と、割り込み
処理が許容される有効期間のみ、前記割り込み要因信号
の出力を許容する出力制御手段とを備えて、上記課題を
解決している。

【００１３】

【発明の実施の形態】本発明の請求項１に記載の発明
は、割り込み処理の要求に応じてコンピュータ本体側か
ら出力される割り込み要因信号を記憶保持する記憶保持
手段と、割り込み処理が許容される有効期間のみ、前記
割り込み要因信号の出力を許容する出力制御手段とを備
えており、これにより次のような作用を有する。すなわ
ち、有効期間以外の期間において出力された割り込み要
因信号は、割り込み有効信号が有効を示す時点（有効期
間の開始点）になったときに初めて出力制御手段から出
力されることになる。そのため、割り込み要因信号の出
力タイミングを、割り込み有効期間に応じて厳密に管理
することができる。

【００１４】本発明の請求項２に記載の発明は、請求項
１に係る割り込み制御装置であって、前記出力制御手段
は、コンピュータ本体側の待機期間を検知して、検知し
た待機期間を前記有効期間とするものであることに特徴
を有しており、これにより次のような作用を有する。す
なわち、割り込み有効期間をコンピュータ本体側の待機
期間とするため、有効期間を、コンピュータ本体側の基
本クロックをカウントして設定する必要がなくなる。

【００１５】本発明の請求項３に記載の発明は、請求項
１または２記載の割り込み制御装置であって、前記出力
制御手段の出力と割り込み要因信号とを選択する選択手
段をさらに備えることを特徴としており、これにより次
のような作用を有する。すなわち、請求項１，２の作用
を発揮させるか否かの選択を選択手段により行うことが
可能となる。

【００１６】本発明の請求項４に記載の発明は、請求項
３に係る割り込み制御装置であって、前記選択手段によ
り出力制御手段の出力から割り込み要因信号に出力選択
変更がなされる毎に前記記憶保持手段の記憶保持を破算
する破算手段を更に備えることに特徴を有しており、こ
れにより次のような作用を有する。すなわち、記憶保持
手段は選択手段により請求項１，２の作用の発揮させる
ことを取りやめる毎に破算されるので、記憶保持手段
は、新規な割り込み処理要求に対して常に対応すること
ができる。

【００１７】本発明の請求項５に記載の発明は、請求項
１ないし４のいずれか記載の割り込み制御装置であっ
て、前記記憶保持手段はフリップフロップであることに
特徴を有しており、これにより次のような作用を有す
る。すなわち、記憶保持手段を比較的簡単な構成により
実施することができる。

【００１８】本発明の請求項６に記載の発明は、請求項
１ないし５のいずれか記載の割り込み制御装置であっ
て、前記出力制御手段は論理積回路であることに特徴を
有しており、これにより次のような作用を有する。すな
わち、出力制御手段を比較的簡単な構成により実施する
ことができる。

【００１９】以下、本発明の実施の形態について、図面
を参照しながら説明する。

【００２０】図１は、本発明の一実施の形態における割
り込み制御装置を示す。図１において、１は割り込み要
因信号（ＩＲＣ）、２は割り込み有効信号（ＩＲＥ）、
３は、割り込み要因信号１のエッジ（立ち上がり）によ
りセットされるフリップフロップ、４は、割り込み有効
信号２でフリップフロップ３の出力信号１２をマスクす
る論理積回路（ＡＮＤゲート）、５は論理積回路４の出
力信号１３と割り込み要因信号１とのうちの一方の信号
を選択して出力するセレクタ、６は、セレクタ５の選択
指令信号１４を保持する割り込み要因制御レジスタ、７
はセレクタ５の選択指令信号１４に基づいてフリップフ
ロップ３のリセットを行う否定回路（ＮＯＴゲート）、
８は、割り込み許可信号１５（割り込み処理の挿入を許
可するか否かを示している）を保持する割り込み許可レ
ジスタ、９は、セレクタ５の出力信号１６を保持する割
り込み要求レジスタ、１０は割り込み要求レジスタ９の
出力信号１７と割り込み許可レジスタ８の出力との論理
積を取る論理積回路（ＡＮＤゲート）、１１は、論理積
回路１０の出力信号であって、コンピュータ本体側の割
り込み処理部（図示省略）に出力される割り込み要求信
号（ＩＲＲＥＱ）である。

【００２１】割り込み要因信号１、割り込み有効信号
２，選択指令信号１４，および割り込み許可信号１５は
外部（コンピュータ本体等）から、この割り込み制御装
置に入力される信号である。割り込み要因信号１は割り
込み要因が生じた際にのみＨＩＧＨとなる信号である。
割り込み有効信号２は割り込み処理を有効とする期間は
ＨＩＧＨとなる一方、割り込み処理を無効とする期間は
ＬＯＷとなる信号である。選択指令信号１４は論理積回
路４の出力信号１３を選択する場合にはＨＩＧＨとなる
一方、フリップフロップ３や論理積回路４で処理されて
いない未処理状態の割り込み要因信号１を選択する場合
にはＬＯＷとなる信号である。割り込み許可信号１５は
割り込み処理の実行を許容する場合はＨＩＧＨとなる一
方、割り込み処理の実行を許容しない場合にはＬＯＷと
なる信号である。

【００２２】本実施の形態では、フリップフロップ３か
ら記憶保持手段が構成され、論理積回路４から出力制御
手段が構成されている。

【００２３】以下、この割り込み制御装置の動作を説明
する。まず、この割り込み制御装置の動作の概要を信号
伝達経路に沿って説明する。図示しないコンピュータ本
体等から出力される割り込み要因信号１がＨＩＧＨにな
ると、フリップフロップ３では、割り込み要因信号１
（ＨＩＧＨ）により、その出力信号１２をＨＩＧＨに保
持する。出力信号１２のＨＩＧＨ状態はフリップフロッ
プ３がリセットされるまで継続される。フリップフロッ
プ３のリセット（ＨＩＧＨ→ＬＯＷ）は、選択指令信号
１４がＨＩＧＨからＬＯＷに変化したことを受けた否定
回路７により行われる。

【００２４】論理積回路４では、フリップフロップ３の
出力信号１２と割り込み有効信号２とが共にＨＩＧＨと
なった際に、その出力信号１３がＨＩＧＨとなる。セレ
クタ５では、セレクタ要因制御レジスタ１４から入力さ
れる選択指令信号１４がＨＩＧＨである場合には、論理
積回路４の出力信号１３を選択し、選択指令信号１４が
ＬＯＷである場合には、フリップフロップ３や論理積回
路４で処理されていない未処理状態の割り込み要因信号
１を選択して出力信号１６として出力する。

【００２５】割り込み要求レジスタ９では、セレクタ５
の出力信号１６を保持して論理積回路１０に出力する。
論理積回路１０では、割り込み要求レジスタ９の出力信
号１７と割り込み許可信号１５とが共にＨＩＧＨとなっ
た際に、その出力信号である割り込み要求信号１１がＨ
ＩＧＨとなる。図示しないコンピュータ本体では、割り
込み要求信号１１がＨＩＧＨとなった場合に、要求され
ている割り込み処理を許可する。

【００２６】次に、この割り込み制御装置の動作をさら
に具体的に説明する。

【００２７】フリップフロップ３での割り込み要求信号
１の保持を行わない従来と同様の割り込み処理動作を所
望する場合 この場合には、まず、上記動作を行う指示を図示しない
コンピュータ本体等に入力する。すると、割り込み要因
制御レジスタ６を介してセレクタ５に入力される選択指
令信号１４はＬＯＷとなる。これを受けてセレクタ５で
は、出力信号１６として割り込み要因信号１を選択して
出力する。そのため、論理積回路１０では、割り込み要
因信号１と割り込み許可信号１５との論理積を取った割
り込み要求信号１１が出力される。このように、この割
り込み制御装置では、所望すれば、従来と同様の割り込
み処理動作を実施することができる。

【００２８】フリップフロップ３での割り込み要求信号
１の保持を行ったうえでの割り込み処理動作を行う場合 この場合には、まず、上記動作の指示を図示しないコン
ピュータ本体等に入力する。すると、セレクタ５には、
割り込み要因制御レジスタ６を介してセレクタ５に入力
される選択指令信号１４がＨＩＧＨとなる。これを受け
てセレクタ５では、出力信号１６として論理積回路４の
出力信号１３を選択して出力する。この場合、割り込み
有効信号２がＨＩＧＨの場合と、ＬＯＷの場合とでは動
作が若干異なる。

【００２９】（ａ）割り込み有効信号２がＨＩＧＨの場
合 この場合には、フリップフロップ３の出力信号１２がＨ
ＩＧＨになる、すなわち、割り込み要求信号１がＨＩＧ
Ｈになった途端に、論理積回路４の出力信号１３，セレ
クタ５の出力信号１６，および割り込み要求レジスタ９
の出力信号１７がＨＩＧＨとなる。そのため、このとき
の割り込み許可信号１５がＨＩＧＨであれば、論理積回
路１０から出力される割り込み要求信号１１もＨＩＧＨ
となり、コンピュータ本体に対して割り込み処理が許可
される。つまり、図２（ａ）に示すように、割り込み有
効信号がＨＩＧＨである期間（割り込み有効期間）内に
割り込みが発生する（割り込み処理が要求される）と、
ただちに割り込み処理が実行されることになる。

【００３０】（ｂ）割り込み有効信号２がＬＯＷの場合 この場合において、フリップフロップ３の出力信号１２
がＨＩＧＨになる、すなわち、割り込み要求信号１がＨ
ＩＧＨになっても、割り込み有効信号２がＬＯＷである
ために、論理積回路４の出力信号１３、セレクタ５の出
力信号１６、および割り込み要求レジスタ９の出力信号
１７もＬＯＷのままとなる。そのため、割り込み許可レ
ジスタ８の出力信号１５がＨＩＧＨであっても、論理積
回路１０から出力される割り込み有効信号１１はＬＯＷ
となり、図示しないコンピュータ本体に対して割り込み
処理が許可されない。つまり、割り込み有効信号がＬＯ
Ｗである期間（割り込み無効期間）内に割り込み処理が
要求されても、割り込み処理は行われない。

【００３１】しかしながら、フリップフロップ３は、一
旦割り込み要求信号１がＨＩＧＨとなると、リセットさ
れるまでその出力信号１２をＨＩＧＨの状態で保持して
いる。そのため、割り込み要求信号１がＨＩＧＨになっ
たのち、割り込み有効信号２がＬＯＷからＨＩＧＨに反
転すると、論理積回路４の出力信号１３，セレクタ５の
出力信号１６，および割り込み要求レジスタ１７の出力
信号１７もただにＬＯＷからＨＩＧＨに反転し、割り込
み要求信号１１がＨＩＧＨとなる。したがって、割り込
み有効信号２がＬＯＷからＨＩＧＨに反転した途端に、
割り込み要求信号１１がＨＩＧＨとなり、図示しないコ
ンピュータ本体に対して割り込み処理が許可される。つ
まり、図２（ｂ）に示すように、割り込み有効信号がＬ
ＯＷである期間（割り込み無効期間）内に割り込みが発
生しても（割り込み処理が要求されても）割り込み処理
は実行されないが、この状態で割り込み有効信号がＬＯ
ＷからＨＩＧＨに反転した途端に、割り込み処理が実行
される。

【００３２】この割り込み制御装置では上述したような
処理を行うため、待機状態（スタンバイモード）のコン
ピュータ本体を割り込み処理により通常動作状態（通常
モード）に復帰させことを希望する場合には次のような
処理を行う。すなわち、図３に示すように、選択指令信
号１４をＨＩＧＨに設定することで、入力される割り込
み要因信号１をフリップフロップ３で保持したうえで割
り込み処理を行うモードを選択する。そうすると、割り
込み無効期間中に入力された割り込み要因信号１を、割
り込み有効期間になるまでフリップフロップ３において
保持して割り込み有効期間になった途端に割り込み処理
を実施することができる。

【００３３】そのため、割り込み有効信号２がＨＩＧＨ
となる期間を、コンピュータ本体の待機期間に一致させ
ておけば、発生時期が予測不可能な割り込み要因信号１
を用いて確実に待機状態から通常状態への移行操作を行
うことができる。具体的にいえば、コンピュータ本体が
待機状態（割り込み有効信号２がＨＩＧＨ）になる直前
に割り込み処理が発生しても、割り込み処理を待機状態
に移行したのちまで延期することができるので、割り込
み処理によって確実にコンピュータ本体を通常状態に復
帰させることができる。

【００３４】しかも、このような割り込み処理の実施の
遅延をソフト的にプログラムするのではなく、フリップ
フロップ３や論理積回路４の電気特性を用いて行うの
で、ソフト的にプログラムする場合に困難となっていた
厳密な時間管理も容易に行える。

【００３５】さらには、フリップフロップ３や論理積回
路４の電気特性を用いて、割り込み処理の実施の遅延を
行うので、コンピュータ本体側においてすべてのクロッ
クが停止するような待機状態となっても、確実に割り込
み処理の遅延操作を行うことができる。

【００３６】つまり、この割り込み制御装置では、割り
込み処理を行いたい時期の直前直後にマイコンの命令に
よって割り込み設定を行うよりも、厳密な割り込み発生
時期の設定が可能であり、ソフトによる時間管理の必要
がないのである。

【００３７】次に、割り込み有効信号２の具体例を説明
する。割り込み有効信号２はコンピュータ本体の待機期
間に応じてコンピュータ本体等で作成して割り込み制御
装置に入力される信号である。このような特徴を備えた
割り込み有効信号を作成するに際して、コンピュータ本
体で設定された待機期間に応じて、割り込み有効信号の
ＨＩＧＨ期間を設定する必要がある。このような期間の
設定を経時計測に基づいて行っていたのでは、信号作成
に要する構成が複雑化するうえ、厳密な期間設定を行う
ことができない。そこで、本実施の形態では、次のよう
にして割り込み有効信号２を設定している。すなわち、
コンピュータ本体が待機状態であるか否かを常時検査し
て、待機状態になったことを検知すれば、割り込み有効
信号２をＨＩＧＨにし、通常の動作状態になったことを
検知すれば、割り込み有効信号２をＬＯＷにする。そう
すれば、時間的に厳密な割り込み有効信号２を簡単に作
成することができる。

【００３８】ところで、上述した実施の形態では、フリ
ップフロップ３のリセットを選択指令信号１４に基づい
て行っていた。すなわち、選択指令信号５がＨＩＧＨか
らＬＯＷに反転すると、そのことを検知した否定回路７
がフリップフロップ３をリセットしていた。しかしなが
ら、このようなリセット操作に加えて次のようなリセッ
ト操作を行ってもよい。すなわち、各割り込み処理操作
が終了したことを示す信号に基づいてフリップフロップ
３をリセットしてもよい。

【００３９】また、上述した実施の形態では、割り込み
有効信号２を、コンピュータ本体の待機期間に同期させ
ていたが、このような実施の形態は本発明の一つの実施
の形態に過ぎず、割り込み有効信号２の同期期間等はこ
れに限るものではない。例えば、コンピュータのシステ
ムサイクルより短い時間差で発生する２系統の割り込み
要因に対して割り込み処理優先順を設定したい場合、後
に処理したい割り込みの割り込み有効信号２に、先に処
理したい割り込み処理の割り込み要求信号（ＩＲＲＥ
Ｑ）１１を用いることで、簡単でかつ正確に優先順を設
定できる。

【００４０】

【発明の効果】以上のように、本発明は、厳密な割り込
み発生時期の設定が可能であり、発生時期が予測不可能
な割り込み要因信号を、コンピュータ本体側を待機状態
から通常動作状態に復帰させる動作用に用いることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の割り込み制御装置の概
略図である。

【図２】（ａ）は、実施の形態において、有効期間内に
割り込み処理が発生した場合の割り込み処理の流れ図で
あり、（ｂ）は実施の形態において有効期間以前に割り
込みが発生した場合の割り込み処理の流れ図である。

【図３】実施の形態における割り込み処理によるスタン
バイ復帰の流れ図である。

【図４】第１の従来例の概略図である。

【図５】第２の従来例の概略図である。

【符合の説明】

１ 割り込み要因信号 ２ 割り込み
有効信号 ３ フリップフロップ ４ 論理積回
路 ５ セレクタ ６ 割り込み
要因制御レジスタ ７ 否定回路 ８ 割り込み
許可レジスタ ９ 割り込み要求レジスタ １０ 論理積回
路の出力信号 １１ 割り込み要求信号 １２ フリッ
プフロップ３の出力信号 １３ 論理積回路４の出力信号 １４ 選択指
令信号 １５ 割り込み許可信号 １６ セレク
タ５の出力信号 １７ 割り込み要求レジスタ９の出力信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 割り込み処理の要求に応じてコンピュー
   タ本体側から出力される割り込み要因信号を記憶保持す
   る記憶保持手段と、 割り込み処理が許容される有効期間のみ、前記割り込み
   要因信号の出力を許容する出力制御手段と、 を備えることを特徴とする割り込み制御装置。
2. 【請求項２】 請求項１記載の割り込み制御装置であっ
   て、 前記出力制御手段は、コンピュータ本体側の待機期間を
   検知して、検知した待機期間を前記有効期間とするもの
   であることを特徴とする割り込み制御装置。
3. 【請求項３】 請求項１または２記載の割り込み制御装
   置であって、 前記出力制御手段の出力と前記割り込み要因信号とを選
   択する選択手段をさらに備えることを特徴とする割り込
   み制御装置。
4. 【請求項４】 請求項３記載の割り込み制御装置であっ
   て、 前記選択手段により出力制御手段の出力から割り込み要
   因信号に出力選択変更がなされる毎に前記記憶保持手段
   の記憶保持を破算する破算手段を更に備えることを特徴
   とする割り込み制御装置。
5. 【請求項５】 請求項１ないし４のいずれか記載の割り
   込み制御装置であって、 前記記憶保持手段はフリップフロップであることを特徴
   とする割り込み制御装置。
6. 【請求項６】 請求項１ないし５のいずれか記載の割り
   込み制御装置であって、 前記出力制御手段は論理積回路であることを特徴とする
   割り込み制御装置。