JPH11288940A - 半導体素子における相互接続構造およびその形成方法 - Google Patents

半導体素子における相互接続構造およびその形成方法

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JPH11288940A JP11029686A JP2968699A JPH11288940A JP H11288940 A JPH11288940 A JP H11288940A JP 11029686 A JP11029686 A JP 11029686A JP 2968699 A JP2968699 A JP 2968699A JP H11288940 A JPH11288940 A JP H11288940A
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Abstract

(57)【要約】 【課題】 高アスペクト比の開口内にコンフォーマルな
膜を堆積し、相互接続構造におけるボイド形成を低減す
る相互接続構造の形成方法を提供する。 【解決手段】 半導体基板（１０）上に誘電体層（２
８）を堆積することによって、半導体素子内に導電性相
互接続部（３８）を形成する。次に、誘電体層にパター
ニングを行い相互接続開口（２９）を形成する。次に、
相互接続開口内に窒化タンタルのバリア層（３０）を形
成する。次に、窒化タンタルのバリア層上に、パラジウ
ム−錫コロイドから成る触媒層（３１）を形成する。次
に、触媒層上に無電解銅の層（３２）を形成する。次
に、無電解銅層上に、電気めっき銅の層（３４）を形成
し、無電解銅層が、電気めっき銅層のためのシード層と
して機能する。次に、電気めっき銅層の部分を除去し、
相互接続開口内に銅の相互接続部を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子に関し、更に特定すれば、半導体素子における相互
接続構造およびその形成方法に関するものである。
【０００２】
【従来の技術】半導体業界では、導電性相互接続部を形
成する場合には、従来より化学蒸着（ＣＶＤ：Chemical
Vapor Deposition）プロセスおよび物理蒸着（ＰＶ
Ｄ：Physical Vapor Deposition）プロセスが用いられ
ている。現在では、コスト，堆積の容易性，および機器
の可用性のため、ＰＶＤプロセスの方が好適である。し
かしながら、半導体素子の臨界寸法(critical dimensio
n)が縮小するに連れて、コンタクトおよびバイア開口の
アスペクト比が増大し、ＰＶＤプロセスを用いてこれら
の開口内にコンフォーマルな膜(conformal film)を形成
することが難しくなっている。このように、現在のＰＶ
Ｄプロセスは、アスペクト比が高い開口内におけるステ
ップ・カバレッジ(step coverage)が貧弱であり、形成
される相互接続構造にボイドが含まれる場合もしばしば
ある。これらのボイドは、相互接続構造の全体的な導電
性を低下させ、半導体素子の信頼性に悪影響を与える。
一方、ＣＶＤプロセスは、典型的にＰＶＤプロセスより
もコンフォーマルな膜を与える。しかしながら、ＣＶＤ
プロセスは、高価な処理機器を必要とし、および清浄の
ための中断を頻繁に必要とし、しかも高コストで低効率
の化学先駆体(chemical precursor)を使用する。加え
て、ＣＶＤ技術を用いて高アスペクト比の開口内に形成
される相互接続構造は、ボイドの形成という問題もあ
り、これらのフィルムの下地誘電体物質への接着がしば
しば問題となる。
【０００３】
【発明が解決しようとする課題】したがって、高アスペ
クト比の開口内に非常にコンフォーマルな膜を堆積し、
相互接続構造におけるボイドの形成を低減するために使
用可能な、メタライゼーション・プロセスが必要とされ
ている。
【０００４】
【発明の実施の形態】図１に示すのは、本発明の一実施
例による集積回路構造の部分５である。この集積回路構
造は、半導体基板１０，フィールド分離領域１２，トラ
ンジスタ１４，導電性プラグ２４，誘電体層２２，エッ
チ・ストップ層２６，および誘電体層２８を備えてい
る。トランジスタ１４は、ソース／ドレイン領域１６，
ゲート誘電体層１８，およびゲート電極２０を備えてい
る。一実施例では、半導体基板１０は単結晶シリコン基
板である。あるいは、半導体基板１０は、絶縁物上シリ
コン基板(silicon-on-insulator substrate)，サファイ
ア上シリコン基板(silicon-on-sapphire substrate)等
としてもよい。
【０００５】一実施例では、フィールド分離領域１２
は、トレンチ分離領域であり、従来のエッチングおよび
化学機械式研摩技法を用いて形成される。あるいは、フ
ィールド分離領域１２は、フィールド酸化物領域として
もよく、その場合、シリコン選択酸化（ＬＯＣＯＳ：lo
cal oxidation of silicon），ポリ・バッファＬＯＣＯ
Ｓ（ＰＢＬ：poly-buffered LOCOS），ポリシリコン封
入選択酸化（ＰＥＬＯＸ：polysilicon encapsulated l
ocal oxidation）等のような、従来からの技術を用いて
形成する。
【０００６】一実施例では、ゲート誘電体層１８は、熱
二酸化シリコンの層であり、半導体基板１０の一部を熱
的に酸化させることによって形成する。あるいは、ゲー
ト誘電体層１８は、窒化シリコンの層，酸窒化シリコン
の層，化学蒸着二酸化シリコンの層，窒化酸化物層，ま
たはこれらの組み合わせとすることも可能である。
【０００７】一実施例では、ゲート電極２０はポリシリ
コンの層である。あるいは、ゲート電極２０は、タング
ステンまたはモリブデンのような金属層，窒化チタンま
たは窒化タングステンのような金属窒化物層、あるいは
これらの組み合わせとすることも可能である。加えて、
ゲート電極２０は、ポリシリコン層上を覆う珪化タング
ステン，珪化チタン，または珪化コバルトのような金属
珪化物層から成るポリサイド層とすることも可能であ
る。
【０００８】一実施例では、誘電体層２２はプラズマ堆
積酸化物の層であり、これを形成するには、ＴＥＯＳを
ソース・ガスとして用いる。あるいは、誘電体層２２
は、窒化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，Ｓ
ＯＧ層，酸窒化シリコン層，ポリイミド層，低誘電率絶
縁物，またはこれらの組み合わせとすることも可能であ
る。
【０００９】一実施例では、導電性プラグ２４を形成す
るには、チタン／窒化チタン・バリア層およびタングス
テン・コンタクト・フィル(tungsten contact fill)を
用いる。堆積した後、従来のエッチングまたは化学機械
式研摩技法を用いてタングステンおよび下地のチタン／
窒化チタン・バリア層の部分を除去し、導電性プラグ２
４を形成する。あるいは、導電性プラグ２４は、ポリシ
リコンをコンタクト・フィル材として用いて形成するこ
とも可能である。
【００１０】一実施例では、エッチ・ストップ層２６
は、酸窒化シリコンの層であり、従来のプラズマ堆積技
術を用いて形成する。あるいは、エッチ・ストップ層２
６は、プラズマ堆積窒化シリコンの層，窒化硼素層等と
することも可能である。
【００１１】一実施例では、誘電体層２８は、プラズマ
堆積酸化物の層であり、ＴＥＯＳをソース・ガスとして
用いて形成する。あるいは、誘電体層２８は、窒化シリ
コンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧ層，酸窒
化シリコン層，ポリイミド層，低誘電率絶縁体等とする
ことも可能である。加えて、前述の誘電体物質の組み合
わせを用いても、誘電体層２８を形成可能である。
【００１２】次に、図２において、誘電体層２８の一部
およびエッチ・ストップ層２６の一部を除去し、導電性
プラグ２４の一部を露出させ、相互接続開口２９を形成
する。次に、相互接続開口２９内に導電性バリア層３０
を形成する。一実施例では、導電性バリア層３０は窒化
タンタルの層である。あるいは、導電性バリア層３０
は、窒化チタンの層，窒化タングステンの層，窒化タン
タル・シリコンの層，タンタルの層，チタン−タングス
テン層（ＴｉＷ）等とすることも可能である。導電性バ
リア層３０は、従来のスパッタリングまたは化学蒸着技
術を用いて堆積することができる。
【００１３】次に、従来からの技法を用いて、無電解堆
積プロセスのための触媒層３１を、導電性バリア層３０
上に形成する。一実施例では、触媒層３１はパラジウム
−錫（Ｐｄ−Ｓｎ）コロイドから成る。この特定実施例
では、パラジウム−錫コロイドから成る層を形成する前
に、酸性溶液において導電性バリア層３０にエッチング
を行い、導電性バリア層３０の外面上に酸化物が形成さ
れている場合、これを全て除去する。例えば、導電性バ
リア層３０が窒化チタンから成る場合、硫酸溶液を用い
れば、窒化チタン・バリア層の上面上に形成され得るあ
らゆる酸化チタンを除去することができる。同様に、導
電性バリア層３０がタンタルまたは窒化タンタルから成
る場合、フッ化水素酸の溶液を用いれば、タンタルまた
は窒化タンタル・バリア層の上面上に形成されるあらゆ
る五酸化タンタルを除去することができる。導電性バリ
ア層３０をエッチングすることにより、触媒層３１の下
地の導電性バリア層３０に対する接着性が向上すること
がわかっている。尚、導電性バリア層３０が酸化物の形
成を生じ難い場合、前述のエッチング・プロセスは不要
としてもよいことは認められよう。あるいは、他の金属
コロイド、あるいは銅または金のような他の導電性材料
を用いて触媒層３１を形成してもよい。例えば、プラチ
ナ酸(platinic acid)を用いて、プラチナから成る触媒
層を導電性バリア層３０上に形成することが可能であ
る。同様に、塩化パラジウムを用いて、パラジウムから
成る触媒層を導電性バリア層３０上に形成することも可
能である。
【００１４】次に、無電解堆積プロセスを用いて、触媒
層３１上に導電性シード層３２を形成する。導電性シー
ド層３２は、図２に示すように、相互接続開口２９を充
填するには不十分な厚さを有するが、電気めっきに必要
な電流密度を導通させかつ搬送するには十分に厚いの
で、電気めっきシード層として用いることができる。一
実施例では、導電性シード層３２は、約５００オングス
トロームの厚さを有する銅の層である。この特定実施例
では、第二銅イオン，ホルムアルデヒド，およびエチレ
ンジアミン四酢酸（ＥＤＴＡ）を含む無電解めっき溶液
を用いて、無電解銅層を下地の触媒層３１上にめっきす
る。
【００１５】あるいは、他の従来からの銅めっき溶液を
用いて、または無電解プロセスによって触媒層３１上に
めっき可能な他の導電性物質を用いて、導電性シード層
３２を形成することも可能である。例えば、導電性シー
ド層３２は、無電解ニッケル，無電解錫，無電解銀，無
電解パラジウム，または無電解金の層とすることが可能
である。
【００１６】無電解堆積プロセスは、導電性シード層３
２をコンフォーマルに高アスペクト比の開口に堆積する
ことができ、しかもステップ・カバレッジが良好である
ことを注記するのは重要である。
【００１７】次に、図３において、電気めっきプロセス
を用いて導電性シード層３２上に導電性金属層３４を形
成する。導電性金属層３４は、図３に示すように、相互
接続開口２９を充填するのに十分な厚さを有する。一実
施例では、導電性金属層３４は、銅の層であり、銅（Ｃ
ｕ），硫酸銅（Ｃｕ2ＳＯ4），硫酸（Ｈ2ＳＯ4），およ
び塩酸（ＨＣｌ）等からの塩素イオンを含むめっき溶液
を用いて堆積する。この特定実施例では、銅電気めっき
プロセスの間、半導体基板の縁付近では電流密度を変更
し、銅の電気めっき均一性向上を図る。あるいは、導電
性金属層３４は、従来からの電気めっき技術を用いて形
成することも可能であり、更に、ニッケルまたは金のよ
うなその他の導電性材料を用いて形成することも可能で
ある。導電性シード層３２は、前述の電気めっきプロセ
スのためのシード層として機能することを注記するのは
重要である。したがって、高いアスペクト比を有する開
口に、導電性金属層３４を確実に充填することができ
る。何故なら、高アスペクト比の開口内にコンフォーマ
ルに堆積可能な導電性シード層３２によって、導電性金
属層３４を続いて同じ高アスペクト比の開口内に、高い
コンフォーマリティ(conformality)で堆積することが可
能となるからである。
【００１８】図４において、導電性金属層３４，導電性
シード層３２，触媒層３１，および導電性バリア層３０
の部分を除去し、図２に示す、相互接続開口２９内に導
電性相互接続部３９を形成する。この場合、導電性相互
接続部３９は、導電性バリア層３０の残り部分３６，触
媒層３１の残り部分３５，導電性シード層３２の残り部
分３７，および導電性金属層３４の残り部分２８から成
る。導電性金属層３４および導電性シード層３２が銅で
あり、触媒層３１がパラジウムから成り、導電性バリア
層３０がチタン，タングステン，またはタンタルから成
る特定実施例では、導電性相互接続部３９は、化学機械
式研摩プロセスによって形成することができる。ここ
で、化学機械式研摩プロセスは、過酸化水素，クエン酸
アンモニウム，アルミナ，１，２，４−トリアゾル，お
よび脱イオン水から成る研磨用スラリを用いる。あるい
は、導電性相互接続部３９は、イオン・ビーム・ミリン
グ(ion-beam milling)，反応性イオン・ビーム・エッチ
ング，およびプラズマ・エッチングのような従来からの
エッチング技術を用いて、あるいはエッチングおよび研
磨技術の組み合わせを用いて形成することも可能であ
る。無電解めっきプロセスを電気めっきプロセスと組み
合わせることにより、高アスペクト比の開口内に信頼性
高くしかも抵抗が小さい導電性相互接続部３９の形成が
可能となることが認められよう。
【００１９】次に、導電性相互接続部３９上に、バリア
層４０を形成する。一実施例では、バリア層４０はプラ
ズマ堆積窒化シリコンの層である。あるいは、バリア層
４０は、プラズマ堆積酸窒化シリコンの層，窒化硼素の
層等とすることも可能である。導電性相互接続部３９上
には次に誘電体層を堆積するが、バリア層４０は、導電
性相互接続部３９内の金属原子が、上に位置する誘電体
層内に拡散するのを防止するように作用する。例えば、
導電性相互接続部３９が銅から成る場合、バリア層４０
は、銅拡散バリアとして機能する。
【００２０】バリア層４０上に、レベル間誘電体層４８
を形成する。一実施例では、レベル間誘電体層４８は、
図５に示すように、誘電体層４２，エッチ・ストップ層
４４および誘電体層４６から成る。
【００２１】誘電体層４２は、プラズマ堆積酸化物の層
とすることができ、ＴＥＯＳをソース・ガスとして堆積
する。あるいは、誘電体層４２は、ＰＳＧの層，ＢＰＳ
Ｇの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁体等
とすることも可能である。
【００２２】エッチ・ストップ層４４は、プラズマ堆積
酸窒化シリコンの層とすることができる。あるいは、エ
ッチ・ストップ層４４は、プラズマ堆積窒化シリコンの
層，窒化硼素の層等とすることも可能である。
【００２３】誘電体層４６は、ＴＥＯＳをソース・ガス
として用いて形成した、プラズマ堆積酸化物の層とする
ことができる。あるいは、誘電体層４６は、ＰＳＧの
層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電
率絶縁体等とすることも可能である。尚、レベル間誘電
体層４８は、異なる誘電体を用いて形成する必要はない
ことは認められよう。例えば、レベル間誘電体層４８
は、プラズマ堆積酸化物，ＰＳＧ，ＢＰＳＧ，ＳＯＧ，
ポリイミド，低誘電率絶縁体等のような、単一の誘電体
物質を用いて形成することも可能である。
【００２４】図６において、レベル間誘電体層４８の一
部およびバリア層４０の一部にパターニングを行い、レ
ベル間誘電体層４８内にデュアル・インレイド開口(dua
l inlaid opening)５０を形成する。図６に示すよう
に、デュアル・インレイド開口５０は相互接続部５２お
よびバイア部５４から成り、バイア部５４は導電性相互
接続部３９の一部を露出させる。パターニング・プロセ
スの間、誘電体層４６にエッチングを行い相互接続部５
２を形成する際に、エッチ・ストップ層４４が誘電体層
４２を保護する。
【００２５】次に、図７において、導電性バリア層５２
をデュアル・インレイド開口５０内に形成する。一実施
例では、導電性バリア層５２は窒化タンタルの層であ
る。あるいは、導電性バリア層５２は、窒化チタンの
層，窒化タングステンの層，窒化タンタル・シリコンの
層，タンタルの層，チタン−タングステン層（ＴｉＷ）
等とすることも可能である。導電性バリア層５２は、従
来のスパッタリングまたは化学蒸着技術を用いて堆積す
ることができる。
【００２６】次に、従来からの技術を用いて導電性バリ
ア層５２上に、無電解堆積プロセスのために触媒層５３
を形成する。一実施例では、触媒層５３はパラジウム−
錫（Ｐｄ−Ｓｎ）コロイドから成る。この特定実施例で
は、パラジウム−錫コロイドから成る層を形成する前
に、酸性溶液内で導電性バリア層５２にエッチングを行
い、導電性バリア層５２の外面上に酸化物が形成されて
いる場合、これを全て除去する。例えば、導電性バリア
層５２が窒化チタンから成る場合、硫酸溶液を用いれ
ば、窒化チタン・バリア層の上面上に形成され得るあら
ゆる酸化チタンを除去することができる。同様に、導電
性バリア層５２がタンタルまたは窒化タンタルから成る
場合、フッ化水素酸の溶液を用いれば、タンタルまたは
窒化タンタル・バリア層の上面上に形成されるあらゆる
五酸化タンタルを除去することができる。導電性バリア
層５２をエッチングすることにより、触媒層５３の下地
の導電性バリア層５２に対する接着性が向上することが
わかっている。尚、導電性バリア層５２が酸化物の形成
を生じ難い場合、前述のエッチング・プロセスは不要と
してもよいことは認められよう。あるいは、他の金属コ
ロイド、あるいは銅または金のような他の導電性材料を
用いて触媒層３１を形成してもよい。例えば、プラチナ
酸を用いて、プラチナから成る触媒層を導電性バリア層
５２上に形成することが可能である。同様に、塩化パラ
ジウムを用いて、パラジウムから成る触媒層を導電性バ
リア層５２上に形成することも可能である。
【００２７】次に、無電解堆積プロセスを用いて、触媒
層５３上に導電性シード層５４を形成する。導電性シー
ド層５４の厚さは、図７に示すように、デュアル・イン
レイド開口５０を充填するには不十分である。一実施例
では、導電性シード層５４は、約５００オングストロー
ムの厚さを有する銅の層である。この特定実施例では、
第二銅イオン，ホルムアルデヒド，およびエチレンジア
ミン四酢酸（ＥＤＴＡ）を含む無電解めっき溶液を用い
て、無電解銅層を下地の触媒層５３上にめっきする。
【００２８】あるいは、他の従来からの銅めっき溶液を
用いて、または無電解プロセスによって触媒層５３上に
めっき可能な他の導電性物質を用いて、導電性シード層
５４を形成することも可能である。例えば、導電性シー
ド層５４は、無電解ニッケル，無電解錫，無電解銀，無
電解パラジウム，または無電解金の層とすることが可能
である。
【００２９】無電解堆積プロセスは、導電性シード層５
４を高アスペクト比の開口にコンフォーマルに堆積する
ことができ、しかもステップ・カバレッジが良好である
ことを注記するのは重要である。
【００３０】次に、図８において、電気めっきプロセス
を用いて導電性シード層５４上に導電性金属層を形成す
る。導電性金属層は、デュアル・インレイド開口５０を
充填するのに十分な厚さを有する。一実施例では、導電
性金属層は銅の層であり、銅（Ｃｕ），硫酸銅（Ｃｕ2
ＳＯ4），硫酸（Ｈ2ＳＯ4），および塩酸（ＨＣｌ）等
からの塩素イオンを含むめっき溶液を用いて堆積する。
この特定実施例では、図３において先に説明したよう
に、銅電気めっきプロセスの間、半導体基板の縁付近で
は電流密度を変更し、銅の電気めっき均一性向上を図
る。あるいは、導電性金属層は、従来からの電気めっき
技術を用いて形成してもよく、更に、ニッケルまたは金
のようなその他の導電性材料を用いて形成してもよい。
導電性シード層５４は、前述の電気めっきプロセスのた
めのシード層として機能することを注記するのは重要で
ある。したがって、高いアスペクト比を有する開口に、
導電性金属層を確実に充填することができる。何故な
ら、高アスペクト比の開口内にコンフォーマルに堆積可
能な導電性シード層５４によって、続いて同じ高アスペ
クト比の開口内に高い一致性(conformality)で導電性金
属層を堆積することが可能となるからである。
【００３１】図８において、導電性金属層，導電性シー
ド層５４，触媒層５３，および導電性バリア層５２の部
分を除去し、デュアル・インレイド開口５０内に導電性
相互接続部６２を形成する。この場合、導電性相互接続
部６２は、導電性バリア層５２の残り部分５７，触媒層
５３の残り部分５８，導電性シード層５４の残り部分５
９，および導電性金属層の残り部分６０から成る。導電
性金属層および導電性シード層５４が銅であり、触媒層
５３がパラジウムから成り、導電性バリア層５２がチタ
ン，タングステン，またはタンタルから成る特定実施例
では、導電性相互接続部６２は、化学機械式研摩プロセ
スによって形成することができる。ここで、化学機械式
研摩プロセスは、図４において先に説明したように、過
酸化水素，クエン酸アンモニウム，アルミナ，１，２，
４−トリアゾル，および脱イオン水から成る研磨用スラ
リを用いる。あるいは、導電性相互接続部６２は、イオ
ン・ビーム・ミリング(ion-beam milling)，反応性イオ
ン・ビーム・エッチング，およびプラズマ・エッチング
のような従来からのエッチング技術を用いて、あるいは
エッチングおよび研磨技術の組み合わせを用いて形成す
ることも可能である。尚、無電解めっきプロセスを電気
めっきプロセスと組み合わせることにより、高アスペク
ト比の開口内に信頼性高くしかも抵抗が小さい導電性相
互接続部６２の形成が可能となることが認められよう。
【００３２】次に、導電性相互接続部６２上にバリア層
６４を形成する。一実施例では、バリア層６４はプラズ
マ堆積窒化シリコンの層である。あるいは、バリア層６
４は、プラズマ堆積酸窒化シリコンの層，窒化硼素の層
等とすることも可能である。導電性相互接続部６２上に
は次に誘電体層を堆積するが、バリア層６４は、導電性
相互接続部６２内の金属原子が、上に位置する誘電体層
内に拡散するのを防止するように作用する。例えば、導
電性相互接続部６２が銅から成る場合、バリア層６４は
銅拡散バリアとして機能する。
【００３３】尚、図５ないし図８に記載した工程を繰り
返せば、導電性相互接続の追加レベルを作成可能である
ことは認められよう。
【００３４】図９に示すのは、本発明の別の実施例にし
たがって形成された集積回路構造の部分１５である。具
体的には、図９は、単一インレイド・メタライゼーショ
ンを用いたマルチレベル相互接続部の形成を示す。本発
明のこの実施例では、図４に示した集積回路構造上に誘
電体層７０を形成する。誘電体層７０は、プラズマ堆積
酸化物の層とすることができ、ＴＥＯＳをソース・ガス
として用いて形成する。あるいは、誘電体層７０は、窒
化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの
層，酸窒化シリコンの層，ポリイミド層，低誘電率絶縁
体等とすることも可能である。加えて、前述の誘電体材
料の組み合わせも、誘電体層７０を形成するために使用
可能である。例えば、誘電体層７０は、プラズマ堆積酸
化物の層と、その上に位置する酸窒化シリコン層から成
るものとしてもよい。
【００３５】次に、誘電体層７０の部分およびバリア層
４０の部分を除去し、導電性相互接続部３８の部分を露
出させるバイア開口を形成する。次に、図２および図３
において先に説明したように、導電性バリア層，触媒
層，導電性シード層，および導電性金属層をバイア開口
内に形成する。次に、図４において先に説明したよう
に、導電性金属層，導電性シード層，触媒層，および導
電性バリア層の部分を除去し、バイア開口内に導電性相
互接続部７６を形成する。この場合、導電性相互接続部
７６は、導電性バリア層の残り部分７２，触媒層の残り
部分７３，導電性シード層の残り部分７４，および導電
性金属層の残り部分７５から成る。
【００３６】次に、導電性相互接続部７６上にエッチ・
ストップ層７８を形成する。エッチ・ストップ層７８
は、プラズマ堆積酸窒化シリコンの層とすることができ
る。あるいは、エッチ・ストップ層７８は、プラズマ堆
積窒化シリコンの層，窒化硼素の層等とすることも可能
である。
【００３７】次に、エッチ・ストップ層７８上に誘電体
層８０を形成する。誘電体層８０は、プラズマ堆積酸化
物の層とすることができ、ＴＥＯＳをソース・ガスとし
て用いて形成する。あるいは、誘電体層８０は、窒化シ
リコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，
酸窒化シリコン層，ポリイミド層，低誘電率絶縁体等と
することも可能である。加えて、前述の誘電体材料の組
み合わせも、誘電体層８０を形成するために使用可能で
ある。例えば、誘電体層８０は、プラズマ堆積酸化物の
層と、その上に位置する酸窒化シリコン層から成るもの
としてもよい。
【００３８】次に、誘電体層８０の部分およびエッチ・
ストップ層７８の部分を除去し、導電性相互接続部７６
の部分を露出させる相互接続部開口を形成する。次に、
図２および図３において先に説明したように、導電性バ
リア層，触媒層，導電性シード層，および導電性金属層
をバイア開口内に形成する。次に、図４において先に説
明したように、導電性金属層，導電性シード層，触媒
層，および導電性バリア層の部分を除去し、バイア開口
内に導電性相互接続部８６を形成する。この場合、導電
性相互接続部８６は、導電性バリア層の残り部分８２，
触媒層の残り部分８３，導電性シード層の残り部分８
４，および導電性金属層の残り部分８５から成る。
【００３９】次に、導電性相互接続部８６の上に、バリ
ア層８８を形成する。一実施例では、バリア層８８はプ
ラズマ堆積窒化シリコンの層である。あるいは、バリア
層８８は、プラズマ堆積酸窒化シリコンの層，窒化硼素
の層等とすることも可能である。導電性相互接続部８６
上には次に誘電体層を堆積するが、バリア層８８は、導
電性相互接続部８６内の金属原子が、上に位置する誘電
体層内に拡散するのを防止するように作用する。例え
ば、導電性相互接続部８６が銅から成る場合、バリア層
８８は銅拡散バリアとして機能する。
【００４０】尚、前述の工程を繰り返せば、導電性相互
接続の追加レベルを作成可能であることは認められよ
う。
【００４１】図１０に示すのは、本発明の別の実施例に
したがって形成された集積回路構造の部分１７である。
具体的には、図１０は、デュアル・インレイド・メタラ
イゼーションを用いたマルチレベル相互接続部の形成を
示す。図１０では、トランジスタ１４およびフィールド
分離領域１２を形成した後に、トランジスタ１４および
フィールド分離領域１２の上にレベル間誘電体層９０を
形成する。一実施例では、レベル間誘電体層９０は、誘
電体層９２，エッチ・ストップ層９４および誘電体層９
６から成る。
【００４２】誘電体層９２は、プラズマ堆積酸化物の層
とすることができ、ＴＥＯＳをソース・ガスとして用い
て堆積する。あるいは、誘電体層９２は、ＰＳＧの層，
ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶
縁物等とすることも可能である。
【００４３】エッチ・ストップ層９４は、プラズマ堆積
酸窒化シリコンの層とすることができる。あるいは、エ
ッチ・ストップ層９４は、プラズマ堆積窒化シリコンの
層，窒化硼素の層等とすることも可能である。
【００４４】誘電体層９６は、プラズマ堆積酸化物の層
とすることができ、ＴＥＯＳをソース・ガスとして用い
て堆積する。あるいは、誘電体層９６は、ＰＳＧの層，
ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶
縁物等とすることも可能である。尚、レベル間誘電体層
９０は、異なる誘電体物質を用いて形成する必要はない
ことは認められよう。例えば、レベル間誘電体層９０
は、プラズマ堆積酸化物，ＰＳＧ，ＢＰＳＧ，ＳＯＧ，
ポリイミド，低誘電率絶縁体等のような、単一の誘電体
物質を用いて形成することも可能である。
【００４５】次に、レベル間誘電体層９０の一部にパタ
ーニングを行い、レベル間誘電体層９０内に、デュアル
・インレイド開口を形成する。デュアル・インレイド開
口は相互接続部およびバイア部から成り、バイア部はソ
ース／ドレイン領域１６の一部を露出させる。パターニ
ング・プロセスの間、誘電体層９６にエッチングを行い
相互接続部を形成する際に、エッチ・ストップ層９４が
誘電体層９２を保護する。
【００４６】次に、図７および図８において先に説明し
たように、導電性バリア層，触媒層，導電性シード層，
および導電性金属層を、デュアル・インレイド開口内に
形成する。次に、図８において先に説明したように、導
電性金属層，導電性シード層，触媒層，および導電性バ
リア層の一部を除去し、デュアル・インレイド開口内に
導電性相互接続部１０２を形成する。この場合、導電性
相互接続部１０２は、導電性バリア層の残り部分９７，
触媒層の残り部分９８，導電性シード層の残り部分９
９，および導電性金属層の残り部分１００から成る。
【００４７】次に、導電性相互接続部１０２上にバリア
層１０４を形成する。一実施例では、バリア層１０４は
プラズマ堆積窒化シリコンの層である。あるいは、バリ
ア層１０４は、プラズマ堆積酸窒化シリコンの層，窒化
硼素の層等とすることも可能である。導電性相互接続部
１０２上には次に誘電体層を堆積するが、バリア層１０
４は、導電性相互接続部１０２内の金属原子が、上に位
置する誘電体層内に拡散するのを防止するように作用す
る。例えば、導電性相互接続部１０２が銅から成る場
合、バリア層１０４は銅拡散バリアとして機能する。
【００４８】次に、バリア層１０４上に、レベル間誘電
体層１１２を形成する。一実施例では、レベル間誘電体
層１１２は、誘電体層１０６，エッチ・ストップ層１０
８および誘電体層１１０から成る。
【００４９】誘電体層１０６は、プラズマ堆積酸化物の
層とすることができ、ＴＥＯＳをソース・ガスとして用
いて堆積する。あるいは、誘電体層１０６は、ＰＳＧの
層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電
率絶縁物等とすることも可能である。
【００５０】エッチ・ストップ層１０８は、プラズマ堆
積酸窒化シリコンの層とすることができる。あるいは、
エッチ・ストップ層１０８は、プラズマ堆積窒化シリコ
ンの層，窒化硼素の層等とすることも可能である。
【００５１】誘電体層１１０は、プラズマ堆積酸化物の
層とすることができ、ＴＥＯＳをソース・ガスとして用
いて堆積する。あるいは、誘電体層１１０は、ＰＳＧの
層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電
率絶縁物等とすることも可能である。尚、レベル間誘電
体層１１２は、異なる誘電体物質を用いて形成する必要
はないことは認められよう。例えば、レベル間誘電体層
１１２は、プラズマ堆積酸化物，ＰＳＧ，ＢＰＳＧ，Ｓ
ＯＧ，ポリイミド，低誘電率絶縁体等のような、単一の
誘電体物質を用いて形成することも可能である。
【００５２】次に、レベル間誘電体層１１２の一部にパ
ターニングを行い、レベル間誘電体層１１２内に、デュ
アル・インレイド開口を形成する。デュアル・インレイ
ド開口は相互接続部およびバイア部から成り、バイア部
は導電性相互接続部１０２の一部を露出させる。パター
ニング・プロセスの間、誘電体層１１０にエッチングを
行い相互接続部を形成する際に、エッチ・ストップ層１
０８が誘電体層１０６を保護する。
【００５３】次に、図７および図８において先に説明し
たように、導電性バリア層，触媒層，導電性シード層，
および導電性金属層を、デュアル・インレイド開口内に
形成する。次に、図８において先に説明したように、導
電性金属層，導電性シード層，触媒層，および導電性バ
リア層の一部を除去し、デュアル・インレイド開口内に
導電性相互接続部１１８を形成する。この場合、導電性
相互接続部１１８は、導電性バリア層の残り部分１１
４，触媒層の残り部分１１５，導電性シード層の残り部
分１１６，および導電性金属層の残り部分１１７から成
る。
【００５４】次に、導電性相互接続部１１８上にバリア
層１２０を形成する。一実施例では、バリア層１２０は
プラズマ堆積窒化シリコンの層である。あるいは、バリ
ア層１２０は、プラズマ堆積酸窒化シリコンの層，窒化
硼素の層等とすることも可能である。導電性相互接続部
１１８上には次に誘電体層を堆積するが、バリア層１２
０は、導電性相互接続部１１８内の金属原子が、上に位
置する誘電体層内に拡散するのを防止するように作用す
る。例えば、導電性相互接続部１１８が銅から成る場
合、バリア層１２０は銅拡散バリアとして機能する。
【００５５】尚、前述の工程を繰り返せば、導電性相互
接続の追加レベルを作成可能であることは認められよ
う。
【００５６】以上の説明から、本発明によれば、高アス
ペクト比の開口内に非常にコンフォーマルな膜を堆積す
るメタライゼーション・プロセスが提供され、高アスペ
クト比の開口内に、抵抗が小さく信頼性の高い相互接続
構造を形成するために使用可能であることが認められよ
う。本発明は、具体的な実施例を参照しながら説明しか
つ図示したが、本発明をこれら例示した実施例に限定す
ることを意図する訳ではない。本発明の精神および範囲
から逸脱することなく、変更や変形が可能であることを
当業者は認めよう。したがって、本発明は、特許請求の
範囲に該当する全ての変形および変更を包含することを
意図するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるプロセス工程を示す断
面図。
【図２】本発明の一実施例によるプロセス工程を示す断
面図。
【図３】本発明の一実施例によるプロセス工程を示す断
面図。
【図４】本発明の一実施例によるプロセス工程を示す断
面図。
【図５】本発明の一実施例によるプロセス工程を示す断
面図。
【図６】本発明の一実施例によるプロセス工程を示す断
面図。
【図７】本発明の一実施例によるプロセス工程を示す断
面図。
【図８】本発明の一実施例によるプロセス工程を示す断
面図。
【図９】本発明の別の実施例による相互接続構造を示す
断面図。
【図１０】本発明の別の実施例による相互接続構造を示
す断面図。
【符号の説明】
５ 集積回路構造の部分 １０ 半導体基板 １２ フィールド分離領域 １４ トランジスタ １６ ソース／ドレイン領域 １７ 集積回路構造の部分 １８ ゲート誘電体層 ２０ ゲート電極 ２２，２８，４２，４６，７０，８０，９２，９６，１
０６，１１０ 誘電体層 ２４ 導電性プラグ ２６，４４，７８，９４，１０８ エッチ・ストップ
層 ２９ 相互接続開口 ３０ 導電性バリア層 ３１，５３ 触媒層 ３２ シード層 ３４ 導電性金属層 ３９，６２，７６，８６，１０２，１１８ 導電性相
互接続部 ４０，６４，８８，１０４，１２０ バリア層 ４８，９０，１１２ レベル間誘電体層 ５０ デュアル・インレイド開口 ５２ 相互接続部 ５４ バイア部 ５４ 導電性シード層 ６０，７５，８５，１００，１１７ 導電性金属層 ７２，８２，９７，１１４ 導電性バリア層 ７３，８３，９８，１１５ 触媒層 ７４，８４，９９，１１６ 導電性シード層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体素子内に相互接続構造を形成する方
    法であって：半導体基板（１０）を用意する段階；前記
    半導体基板上に誘電体層（２８）を形成する段階；前記
    誘電体層内に開口（２９）を形成する段階；前記開口内
    に触媒層（３１）を形成する段階；無電解めっきプロセ
    スを用いて前記開口内に銅層（３２）を形成する段階で
    あって、前記触媒層を形成した後に、前記開口内に前記
    銅層を形成する段階；および前記銅層上に導電性金属層
    （３４）を形成する段階であって、電気めっきプロセス
    を用いて前記導電性金属層を形成する段階；から成るこ
    とを特徴とする方法。
  2. 【請求項２】半導体素子内に相互接続構造を形成する方
    法であって：半導体基板（１０）を用意する段階；前記
    半導体基板上に誘電体層（２８）を形成する段階；前記
    誘電体層内に開口（２９）を形成する段階；無電解めっ
    きプロセスを用いて、前記開口内に第１銅層（３２）を
    形成する段階；電気めっきプロセスを用いて前記開口内
    に第２銅層（３４）を形成する段階であって、前記第２
    銅層を前記第１銅層に当接させ、前記第１銅層を前記電
    気めっきプロセスのためのシード層として用いる段階；
    および前記第２銅層および前記第１銅層を研磨し、前記
    開口内に導電性相互接続部（３９）を形成する段階；か
    ら成ることを特徴とする方法。
  3. 【請求項３】半導体素子において相互接続構造を形成す
    る方法であって：半導体基板（１０）を用意する段階；
    前記半導体基板内にドープ領域（１６）を形成する段
    階；前記半導体基板上に第１誘電体層（２８）を形成す
    る段階；前記第１誘電体層内に第１開口（２９）を形成
    する段階；前記第１開口内に第１導電性バリア層（３
    ０）を形成する段階；無電解めっきプロセスを用いて前
    記第１開口内に第１銅層（３２）を形成する段階であっ
    て、前記第１銅層を前記第１導電性バリア層上に配する
    段階；電気めっきプロセスを用いて前記第１開口内に第
    ２銅層（３４）を形成する段階であって、前記第２銅層
    を前記第１銅層の上方に配する段階；前記第１銅層およ
    び前記第２銅層を研磨し、第１導電性相互接続部（３
    ９）を形成する段階；前記第１導電性相互接続部上に第
    ２誘電体層（４８）を形成する段階；前記第２誘電体層
    内に第２開口（５０）を形成し、前記第１導電性相互接
    続部の一部を露出させる段階；前記第２開口内に第２導
    電性バリア層（５２）を形成する段階；無電解めっきプ
    ロセスを用いて前記第２開口内に第３銅層（５４）を形
    成する段階であって、前記第３銅層を前記第２導電性バ
    リア層上に配する段階；電気めっきプロセスを用いて前
    記第２開口内に第４銅層（６０）を形成する段階であっ
    て、前記第４銅層を前記第３銅層上に配する段階；およ
    び前記第３銅層および前記第４銅層を研磨し、第２導電
    性相互接続部（６２）を形成する段階；から成ることを
    特徴とする方法。
  4. 【請求項４】半導体素子内に相互接続構造を形成する方
    法であって：半導体基板（１０）を用意する段階；前記
    半導体基板上に誘電体層（２８）を形成する段階；前記
    誘電体層内に開口（２９）を形成する段階；前記開口内
    に導電性バリア層（３０）を形成する段階；前記導電性
    バリア層上に触媒層（３１）を形成する段階；無電解め
    っきプロセスを用いて前記開口内に第１銅層（３２）を
    形成する段階であって、前記触媒層を形成した後に、前
    記開口内に前記第１銅層を形成する段階；電気めっきプ
    ロセスを用いて前記開口内に第２銅層（３４）を形成す
    る段階であって、前記第２銅層が前記第１銅層に当接
    し、前記第１銅層が前記電気めっきプロセスのためのシ
    ード層として機能する段階；および前記第２銅層および
    前記第１銅層を研磨し、前記開口内に導電性相互接続部
    （３９）を形成する段階；から成ることを特徴とする方
    法。
  5. 【請求項５】半導体素子内の相互接続構造であって：半
    導体基板（１０）；前記半導体基板上に位置する誘電体
    層（２８）；前記誘電体層を貫通する開口（２９）；前
    記開口内に位置する導電性バリア層（３６）；前記開口
    内に位置し、前記導電性バリア層上に位置する無電解銅
    層（３７）；および前記開口内に位置し、前記無電解銅
    層上に位置する電気めっき銅層（３８）；から成ること
    を特徴とする相互接続構造。
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