JPH11289018A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11289018A JPH11289018A JP10357287A JP35728798A JPH11289018A JP H11289018 A JPH11289018 A JP H11289018A JP 10357287 A JP10357287 A JP 10357287A JP 35728798 A JP35728798 A JP 35728798A JP H11289018 A JPH11289018 A JP H11289018A
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ドープ剤の増加によりケイ化が妨げられるこ
とを防ぐ半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１００に形成される第１導電
型の第１活性領域１０２と、第１活性領域から離隔され
て半導体基板に形成される第２導電型の第２活性領域１
０４と、第１活性領域１０２を第２活性領域１０４と接
続するために第１及び第２活性領域にまたがって形成さ
れるシリサイド層１１０と、を備えることを特徴とす
る。
とを防ぐ半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１００に形成される第１導電
型の第１活性領域１０２と、第１活性領域から離隔され
て半導体基板に形成される第２導電型の第２活性領域１
０４と、第１活性領域１０２を第２活性領域１０４と接
続するために第１及び第２活性領域にまたがって形成さ
れるシリサイド層１１０と、を備えることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明はドープ剤の濃度増加
によりケイ化（silicidation）が妨げられることを防止
する半導体装置及びその製造方法に関する。
によりケイ化（silicidation）が妨げられることを防止
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高性能化及び低
電圧化による素子の微細化のために、低い抵抗値を有す
るゲート及び配線が求められている。また、低電圧下に
おいてトランジスタ及びメモリセルのチャネル電流を確
保するため、ゲート絶縁層は薄くなる。トランジスタの
ゲート長の減少によるショートチャネル効果（short ch
annel effect）の防止及びパンチスルーに対するマージ
ンの確保には、ソース／ドレイン領域の接合深度を小さ
く形成するとともに、ソース／ドレイン領域の寄生抵
抗、例えば、面抵抗及びコンタクト抵抗を減少させなけ
ればならない。
電圧化による素子の微細化のために、低い抵抗値を有す
るゲート及び配線が求められている。また、低電圧下に
おいてトランジスタ及びメモリセルのチャネル電流を確
保するため、ゲート絶縁層は薄くなる。トランジスタの
ゲート長の減少によるショートチャネル効果（short ch
annel effect）の防止及びパンチスルーに対するマージ
ンの確保には、ソース／ドレイン領域の接合深度を小さ
く形成するとともに、ソース／ドレイン領域の寄生抵
抗、例えば、面抵抗及びコンタクト抵抗を減少させなけ
ればならない。
【０００３】ゲート及びソース／ドレイン領域の表面に
シリサイドを形成することにより、ゲートの比抵抗、ソ
ース／ドレイン領域の面抵抗及び接触抵抗を減少させる
サリサイド（self-aligned silicide：salicide）工程
が新たに用いられている。サリサイド工程とは、ゲート
電極及びソース／ドレイン領域のみに選択的にチタンシ
リサイド（ＴｉＳｉｘ）などのシリサイドを形成する工
程である。このようなシリサイドは、次のような特性に
より注目されている。
シリサイドを形成することにより、ゲートの比抵抗、ソ
ース／ドレイン領域の面抵抗及び接触抵抗を減少させる
サリサイド（self-aligned silicide：salicide）工程
が新たに用いられている。サリサイド工程とは、ゲート
電極及びソース／ドレイン領域のみに選択的にチタンシ
リサイド（ＴｉＳｉｘ）などのシリサイドを形成する工
程である。このようなシリサイドは、次のような特性に
より注目されている。
【表１】（１）金属のような低い抵抗。 （２）高温時の安定した特性。 （３）シリコン層またはポリシリコン層における容易な
パターン形成。 （４）良好な接着性及び低いストレスなどの優れた物理
的安定性。 （５）最終の金属層と反応しない。 （６）低いコンタクト抵抗。 （７）ウエハ使用装備間の汚染がない。
パターン形成。 （４）良好な接着性及び低いストレスなどの優れた物理
的安定性。 （５）最終の金属層と反応しない。 （６）低いコンタクト抵抗。 （７）ウエハ使用装備間の汚染がない。
【０００４】シリサイドには、チタンシリサイド（Ｔｉ
Ｓｉ２）、コバルトシリサイド（ＣｏＳｉ２）、タンタ
ルシリサイド（ＴａＳｉ２）などがある。このうちチタ
ンシリサイドは、チタンシリサイドとポリシリコン層と
の間に発生する酸化膜の分解が可能で、安定したシリサ
イドを形成することができ、優れた熱安定性をもち、低
い抵抗及びゲートとソース／ドレイン領域との間に選択
的にシリサイドを形成することができるという側面から
最も有用な物質として用いられている。しかし、チタン
シリサイドを形成する場合、成長しすぎたチタンシリサ
イドがゲートの側壁に形成されたスペーサの表面に残存
するために、ゲートとソース／ドレイン領域との間に電
気的なショートが発生することもある。また、後続の高
温熱処理工程によりチタンシリサイドが切れるという問
題点もある。
Ｓｉ２）、コバルトシリサイド（ＣｏＳｉ２）、タンタ
ルシリサイド（ＴａＳｉ２）などがある。このうちチタ
ンシリサイドは、チタンシリサイドとポリシリコン層と
の間に発生する酸化膜の分解が可能で、安定したシリサ
イドを形成することができ、優れた熱安定性をもち、低
い抵抗及びゲートとソース／ドレイン領域との間に選択
的にシリサイドを形成することができるという側面から
最も有用な物質として用いられている。しかし、チタン
シリサイドを形成する場合、成長しすぎたチタンシリサ
イドがゲートの側壁に形成されたスペーサの表面に残存
するために、ゲートとソース／ドレイン領域との間に電
気的なショートが発生することもある。また、後続の高
温熱処理工程によりチタンシリサイドが切れるという問
題点もある。
【０００５】図１〜図４は従来のサリサイド工程を用い
た半導体装置の製造方法を説明するための断面図であ
り、Ｐウェル領域のみを示す。
た半導体装置の製造方法を説明するための断面図であ
り、Ｐウェル領域のみを示す。
【０００６】図１を参照すると、Ｎ型又はＰ型の半導体
基板１０の表面にフォトリソグラフィ及びイオン注入に
よりＮ型のドープ剤を注入した後、高温熱処理によりＮ
型のドープ剤を拡散することによりＮウェル（図示せ
ず）を形成する。その後、フォトリソグラフィ及びイオ
ン注入により、Ｎウェル以外の基板表面にＰ型のドープ
剤を注入し、これを高温熱処理により拡散させることに
よりＰウェル１１を形成する。Ｎウェル及びＰウェルは
ＣＭＯＳ（complementary metal oxide semiconducto
r）素子の基板でＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタを電気的に分離する。
基板１０の表面にフォトリソグラフィ及びイオン注入に
よりＮ型のドープ剤を注入した後、高温熱処理によりＮ
型のドープ剤を拡散することによりＮウェル（図示せ
ず）を形成する。その後、フォトリソグラフィ及びイオ
ン注入により、Ｎウェル以外の基板表面にＰ型のドープ
剤を注入し、これを高温熱処理により拡散させることに
よりＰウェル１１を形成する。Ｎウェル及びＰウェルは
ＣＭＯＳ（complementary metal oxide semiconducto
r）素子の基板でＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタを電気的に分離する。
【０００７】次に、通常の素子分離工程により基板１０
上部にフィールド酸化膜（図示せず）を形成して活性領
域を定義した後、基板１０の表面にトランジスタのゲー
ト絶縁層及びゲート（図示せず）を形成する。その後フ
ォトリソグラフィ工程により、Ｐウェル１１のうちＮＭ
ＯＳトランジスタのソース／ドレインが形成される領域
を露出してＮ型のドープ剤を高濃度、例えば１Ｅ１５io
ns／cm２以上の濃度でイオン注入してＮ＋活性領域１２
を形成する。次いでフォトリソグラフィ工程により、Ｐ
ウェル１１のうちウェルコンタクトが形成される領域を
露出してＰ型のドープ剤を高濃度、例えば１Ｅ１５ions
／cm２以上の濃度でイオン注入してＰ＋活性領域１４を
形成する。この際、Ｎ＋活性領域１２及びＰ＋活性領域
１４を形成するためのフォトリソグラフィ工程における
製造誤差により、Ｎ＋活性領域１２とＰ＋活性領域１４
とがオーバーラップしてＮ＋ドープ剤とＰ＋ドープ剤が
同時にイオン注入される領域１６が形成される。したが
って、オーバーラップ領域１６ではドープ剤の濃度が増
加する。
上部にフィールド酸化膜（図示せず）を形成して活性領
域を定義した後、基板１０の表面にトランジスタのゲー
ト絶縁層及びゲート（図示せず）を形成する。その後フ
ォトリソグラフィ工程により、Ｐウェル１１のうちＮＭ
ＯＳトランジスタのソース／ドレインが形成される領域
を露出してＮ型のドープ剤を高濃度、例えば１Ｅ１５io
ns／cm２以上の濃度でイオン注入してＮ＋活性領域１２
を形成する。次いでフォトリソグラフィ工程により、Ｐ
ウェル１１のうちウェルコンタクトが形成される領域を
露出してＰ型のドープ剤を高濃度、例えば１Ｅ１５ions
／cm２以上の濃度でイオン注入してＰ＋活性領域１４を
形成する。この際、Ｎ＋活性領域１２及びＰ＋活性領域
１４を形成するためのフォトリソグラフィ工程における
製造誤差により、Ｎ＋活性領域１２とＰ＋活性領域１４
とがオーバーラップしてＮ＋ドープ剤とＰ＋ドープ剤が
同時にイオン注入される領域１６が形成される。したが
って、オーバーラップ領域１６ではドープ剤の濃度が増
加する。
【０００８】また、Ｎウェル領域にＰＭＯＳトランジス
タを形成する際にも、同様の理由によりオーバーラップ
領域ができる。
タを形成する際にも、同様の理由によりオーバーラップ
領域ができる。
【０００９】図２では、図１のＮ＋活性領域１２及びＰ
＋活性領域１４の上部にシリサイドを形成するための金
属物質として、好ましくはチタン（Ｔｉ）層１８を形成
する。その後、ケイ化工程時の酸素汚染及びドープ剤の
損失を防止するためにチタン層１８の上部にチタンナイ
トライド（ＴｉＮ）層２０を形成する。
＋活性領域１４の上部にシリサイドを形成するための金
属物質として、好ましくはチタン（Ｔｉ）層１８を形成
する。その後、ケイ化工程時の酸素汚染及びドープ剤の
損失を防止するためにチタン層１８の上部にチタンナイ
トライド（ＴｉＮ）層２０を形成する。
【００１０】図３では、図２の形成物に熱処理を施して
チタンとシリコンが接触する領域でシリサイド反応を誘
発させる。その結果、露出されたゲート、Ｎ＋活性領域
１２及びＰ＋活性領域１４の表面にチタンシリサイド
（ＴｉＳｉ２）層２２が形成される。この際、Ｎ＋活性
領域１２及びＰ＋活性領域１４のオーバーラップ領域１
６は、ドープ剤の濃度増加のためにチタンシリサイドの
形成が抑えられ未反応のチタン１８ａが残る。これによ
り、Ｎ＋活性領域１２及びＰ＋活性領域１４の面抵抗が
増加する。このような現象は、シリコン内で固溶（soli
d solubility）限界を超過したドープ剤が、その界面で
偏析またはパイルアップされてシリコンの拡散を阻害す
ることにより発生する。この現象はリン（Ｐ）よりも砒
素（Ａｓ）の場合が深刻である。
チタンとシリコンが接触する領域でシリサイド反応を誘
発させる。その結果、露出されたゲート、Ｎ＋活性領域
１２及びＰ＋活性領域１４の表面にチタンシリサイド
（ＴｉＳｉ２）層２２が形成される。この際、Ｎ＋活性
領域１２及びＰ＋活性領域１４のオーバーラップ領域１
６は、ドープ剤の濃度増加のためにチタンシリサイドの
形成が抑えられ未反応のチタン１８ａが残る。これによ
り、Ｎ＋活性領域１２及びＰ＋活性領域１４の面抵抗が
増加する。このような現象は、シリコン内で固溶（soli
d solubility）限界を超過したドープ剤が、その界面で
偏析またはパイルアップされてシリコンの拡散を阻害す
ることにより発生する。この現象はリン（Ｐ）よりも砒
素（Ａｓ）の場合が深刻である。
【００１１】図４では、チタンシリサイド層２２、シリ
コン基板１０及びゲート絶縁層を損なわないエッチ液
（etchant）を用いてチタンナイトライド層２０を取り
除いている。しかし、シリコン基板１０の表面のオーバ
ーラップ領域１６ではケイ化が行われず、未反応のチタ
ン１８ａが残っており、エッチ液により取り除かれてシ
リサイド層が切れる（“Ａ”参照）。
コン基板１０及びゲート絶縁層を損なわないエッチ液
（etchant）を用いてチタンナイトライド層２０を取り
除いている。しかし、シリコン基板１０の表面のオーバ
ーラップ領域１６ではケイ化が行われず、未反応のチタ
ン１８ａが残っており、エッチ液により取り除かれてシ
リサイド層が切れる（“Ａ”参照）。
【００１２】一方、通常のＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタの両方のゲートには、ＰＯＣｌ３でド
ーピングされたＮ＋型のポリシリコン層を用いる。Ｎ＋
型のポリシリコンゲートを用いるＮＭＯＳトランジスタ
は表面チャネルモードで動作し、Ｎ＋型のポリシリコン
ゲートを用いるＰＭＯＳトランジスタは埋没チャネルモ
ードで動作する。
ＯＳトランジスタの両方のゲートには、ＰＯＣｌ３でド
ーピングされたＮ＋型のポリシリコン層を用いる。Ｎ＋
型のポリシリコンゲートを用いるＮＭＯＳトランジスタ
は表面チャネルモードで動作し、Ｎ＋型のポリシリコン
ゲートを用いるＰＭＯＳトランジスタは埋没チャネルモ
ードで動作する。
【００１３】０．３μｍ以上の有効チャネル長を有する
素子では、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タの両方が同じＮ＋型のポリシリコンを使用してもよ
い。しかし、１ギガビット以上のメモリ素子に求められ
る０．２μｍ以下のゲート長では、ショートチャネル効
果が問題となる。特に埋没チャネルモードで動作するＰ
ＭＯＳトランジスタでは、チャネルに及ぼすドレイン電
圧の影響が大きいので、表面チャネルモードの素子より
ショートチャネル効果には敏感である。
素子では、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タの両方が同じＮ＋型のポリシリコンを使用してもよ
い。しかし、１ギガビット以上のメモリ素子に求められ
る０．２μｍ以下のゲート長では、ショートチャネル効
果が問題となる。特に埋没チャネルモードで動作するＰ
ＭＯＳトランジスタでは、チャネルに及ぼすドレイン電
圧の影響が大きいので、表面チャネルモードの素子より
ショートチャネル効果には敏感である。
【００１４】したがって、ＮＭＯＳトランジスタにはＮ
＋型のゲートを形成し、ＰＭＯＳトランジスタにはＰ＋
型のゲートを形成する、いわゆる二重ゲート構造でＣＭ
ＯＳ素子を製造する方法の研究が行われている。
＋型のゲートを形成し、ＰＭＯＳトランジスタにはＰ＋
型のゲートを形成する、いわゆる二重ゲート構造でＣＭ
ＯＳ素子を製造する方法の研究が行われている。
【００１５】図５は従来の二重ゲート構造の半導体装置
の平面図であり、Ｎ＋ゲート５２、Ｐ＋ゲート５４、Ｎ
＋活性領域５６、Ｐ＋活性領域５８で構成される。
の平面図であり、Ｎ＋ゲート５２、Ｐ＋ゲート５４、Ｎ
＋活性領域５６、Ｐ＋活性領域５８で構成される。
【００１６】図５では、半導体基板の上部に導電層を形
成した後、フォトリソグラフィ工程及びイオン注入工程
によりＮＭＯＳトランジスタが形成される領域にＮ＋ド
ープ剤を注入してＮ＋ゲート５２を形成し、同様にＰＭ
ＯＳトランジスタが形成される領域にＰ＋ドープ剤を注
入してＰ＋ゲート５４を形成する。この際、Ｎ＋ゲート
５２及びＰ＋ゲート５４は互いに接するので、熱処理工
程でＮ＋及びＰ＋ドープ剤の相互拡散によりしきい値電
圧が変わることがある。また、Ｎ＋ゲート５２及びＰ＋
ゲート５４を形成するためのフォトリソグラフィ工程の
製造誤差により、Ｎ＋ドープ剤とＰ＋ドープ剤が同時に
イオン注入される領域が形成される。Ｎ＋ドープ剤とＰ
＋ドープ剤が同時にイオン注入された領域ではドープ剤
の濃度が増加するため、ケイ化が行われず、シリサイド
層が切れて面抵抗が増加する。
成した後、フォトリソグラフィ工程及びイオン注入工程
によりＮＭＯＳトランジスタが形成される領域にＮ＋ド
ープ剤を注入してＮ＋ゲート５２を形成し、同様にＰＭ
ＯＳトランジスタが形成される領域にＰ＋ドープ剤を注
入してＰ＋ゲート５４を形成する。この際、Ｎ＋ゲート
５２及びＰ＋ゲート５４は互いに接するので、熱処理工
程でＮ＋及びＰ＋ドープ剤の相互拡散によりしきい値電
圧が変わることがある。また、Ｎ＋ゲート５２及びＰ＋
ゲート５４を形成するためのフォトリソグラフィ工程の
製造誤差により、Ｎ＋ドープ剤とＰ＋ドープ剤が同時に
イオン注入される領域が形成される。Ｎ＋ドープ剤とＰ
＋ドープ剤が同時にイオン注入された領域ではドープ剤
の濃度が増加するため、ケイ化が行われず、シリサイド
層が切れて面抵抗が増加する。
【００１７】図６は、６００℃でのポリシリコン内のド
ープ剤注入量によるチタンシリサイドの厚さ及び面抵抗
を示すグラフである。ここで、○はドープ剤として砒素
（Ａｓ）を用いた場合であり、□はドープ剤としてリン
（Ｐ）を用いた場合である。
ープ剤注入量によるチタンシリサイドの厚さ及び面抵抗
を示すグラフである。ここで、○はドープ剤として砒素
（Ａｓ）を用いた場合であり、□はドープ剤としてリン
（Ｐ）を用いた場合である。
【００１８】図６Ａ及び図６Ｂを参照すると、ポリシリ
コン内におけるドープ剤の濃度の増加によりシリコン内
の固溶限界を超過したドープ剤が、界面で偏析又はパイ
ルアップされてシリコンの拡散を阻害することによりチ
タンシリサイドが円滑に形成されず、チタンシリサイド
の面抵抗が増えるということがわかる。このような現象
はリン（Ｐ）よりも砒素（Ａｓ）の場合が深刻である。
コン内におけるドープ剤の濃度の増加によりシリコン内
の固溶限界を超過したドープ剤が、界面で偏析又はパイ
ルアップされてシリコンの拡散を阻害することによりチ
タンシリサイドが円滑に形成されず、チタンシリサイド
の面抵抗が増えるということがわかる。このような現象
はリン（Ｐ）よりも砒素（Ａｓ）の場合が深刻である。
【００１９】
【発明が解決しようとする課題】本発明の目的は、ドー
プ剤の増加によりケイ化が妨げられることを防ぐ半導体
装置及びその製造方法を提供することにある。
プ剤の増加によりケイ化が妨げられることを防ぐ半導体
装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】以上の課題を解決する本
発明の半導体装置は、半導体基板に形成される第１導電
型の第１活性領域と、第１活性領域から離隔されて半導
体基板に形成される第２導電型の第２活性領域と、第１
活性領域を第２活性領域と接続するために第１及び第２
活性領域にまたがって形成されるシリサイド層と、を備
えることを特徴とする。このような半導体装置は、第１
及び第２活性領域が上部に形成され、ドープ濃度が第１
または第２活性領域より低い第１導電型のウェルをさら
に備えるか、または、第１及び第２活性領域が上部に形
成され、ドープ濃度が第１または第２活性領域より低い
第２導電型のウェルをさらに備える。
発明の半導体装置は、半導体基板に形成される第１導電
型の第１活性領域と、第１活性領域から離隔されて半導
体基板に形成される第２導電型の第２活性領域と、第１
活性領域を第２活性領域と接続するために第１及び第２
活性領域にまたがって形成されるシリサイド層と、を備
えることを特徴とする。このような半導体装置は、第１
及び第２活性領域が上部に形成され、ドープ濃度が第１
または第２活性領域より低い第１導電型のウェルをさら
に備えるか、または、第１及び第２活性領域が上部に形
成され、ドープ濃度が第１または第２活性領域より低い
第２導電型のウェルをさらに備える。
【００２１】二重ゲート構造を持つ半導体装置の場合
は、第１導電型のゲートを有する第１素子と、第１導電
型のゲートから離隔されて第２導電型のゲートを有する
第２素子と、これらゲートを接続するために両ゲートに
またがって形成されたシリサイド層と、を備えることを
特徴とする。この第１及び第２導電型のゲートは、ポリ
シリコン、非晶質シリコンまたは単結晶シリコンで形成
する。
は、第１導電型のゲートを有する第１素子と、第１導電
型のゲートから離隔されて第２導電型のゲートを有する
第２素子と、これらゲートを接続するために両ゲートに
またがって形成されたシリサイド層と、を備えることを
特徴とする。この第１及び第２導電型のゲートは、ポリ
シリコン、非晶質シリコンまたは単結晶シリコンで形成
する。
【００２２】以上のような半導体装置の製造方法は、半
導体基板の第１領域を露出させて第１導電型のドープ剤
を注入して第１導電型の第１活性領域を形成する段階
と、第１領域から離隔されるように第２領域を露出させ
て第２導電型のドープ剤を注入して第２導電型の第２活
性領域を形成することにより第２活性領域と第１活性領
域との間にオフセット領域を形成する段階と、金属層を
形成する段階と、金属層を熱処理して露出した第１及び
第２活性領域とオフセット領域の表面にシリサイド層を
形成する段階と、を行うことを特徴とする。さらに、第
１活性領域を形成する前に、第１領域と第２領域の両方
を含む半導体基板の第３領域に第１または第２活性領域
のドープ濃度より低いドープ濃度を有する第１導電型の
ウェルを形成する段階を備えるか、または、第１活性領
域を形成する前に、第１領域と第２領域の両方を含む半
導体基板の第３領域に第１または第２活性領域のドープ
濃度より低いドープ濃度を有する第２導電型のウェルを
形成する段階を備える。また、第１活性領域を形成する
前に、半導体基板上にトランジスタのゲート絶縁層及び
ゲートを順に形成する段階をさらに備える。金属層を形
成する段階は、金属層の上に金属障壁層を形成する段階
をさらに含み、金属層はチタンで形成し、金属障壁層は
チタンナイトライドで形成する。
導体基板の第１領域を露出させて第１導電型のドープ剤
を注入して第１導電型の第１活性領域を形成する段階
と、第１領域から離隔されるように第２領域を露出させ
て第２導電型のドープ剤を注入して第２導電型の第２活
性領域を形成することにより第２活性領域と第１活性領
域との間にオフセット領域を形成する段階と、金属層を
形成する段階と、金属層を熱処理して露出した第１及び
第２活性領域とオフセット領域の表面にシリサイド層を
形成する段階と、を行うことを特徴とする。さらに、第
１活性領域を形成する前に、第１領域と第２領域の両方
を含む半導体基板の第３領域に第１または第２活性領域
のドープ濃度より低いドープ濃度を有する第１導電型の
ウェルを形成する段階を備えるか、または、第１活性領
域を形成する前に、第１領域と第２領域の両方を含む半
導体基板の第３領域に第１または第２活性領域のドープ
濃度より低いドープ濃度を有する第２導電型のウェルを
形成する段階を備える。また、第１活性領域を形成する
前に、半導体基板上にトランジスタのゲート絶縁層及び
ゲートを順に形成する段階をさらに備える。金属層を形
成する段階は、金属層の上に金属障壁層を形成する段階
をさらに含み、金属層はチタンで形成し、金属障壁層は
チタンナイトライドで形成する。
【００２３】二重ゲート構造を持つ半導体装置の製造方
法は、第１導電型のゲートを有する第１導電型の素子と
第２導電型のゲートを有する第２導電型の素子との二重
ゲート構造を有する半導体装置の製造方法であって、半
導体基板上に導電層を形成する段階と、この導電層の第
１領域を露出して第１導電型のドープ剤を注入すること
により第１導電型のゲートを形成する段階と、第１領域
から離隔して第２領域を露出して第２導電型のドープ剤
を注入して第２導電型のゲートを形成することにより第
２導電型のゲートと第１導電型のゲートとの間にオフセ
ット領域を形成する段階と、金属層を形成する段階と、
金属層を熱処理して露出した第１及び第２導電型のゲー
トとオフセット領域の表面にシリサイド層を形成する段
階と、を行うことを特徴とする。第１及び第２導電型の
ゲートはポリシリコン、非晶質シリコン又は単結晶シリ
コンで形成する。
法は、第１導電型のゲートを有する第１導電型の素子と
第２導電型のゲートを有する第２導電型の素子との二重
ゲート構造を有する半導体装置の製造方法であって、半
導体基板上に導電層を形成する段階と、この導電層の第
１領域を露出して第１導電型のドープ剤を注入すること
により第１導電型のゲートを形成する段階と、第１領域
から離隔して第２領域を露出して第２導電型のドープ剤
を注入して第２導電型のゲートを形成することにより第
２導電型のゲートと第１導電型のゲートとの間にオフセ
ット領域を形成する段階と、金属層を形成する段階と、
金属層を熱処理して露出した第１及び第２導電型のゲー
トとオフセット領域の表面にシリサイド層を形成する段
階と、を行うことを特徴とする。第１及び第２導電型の
ゲートはポリシリコン、非晶質シリコン又は単結晶シリ
コンで形成する。
【００２４】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態を詳しく説明する。
実施形態を詳しく説明する。
【００２５】図７は本発明による半導体装置の断面図で
あり、Ｐウェル領域のみを示す。
あり、Ｐウェル領域のみを示す。
【００２６】この半導体装置は、半導体基板１００に形
成されたＰウェル１０１の上部に、ＮＭＯＳトランジス
タのソース／ドレインとなるＮ＋活性領域１０２とＰウ
ェルコンタクトとして提供されるＰ＋活性領域１０４が
形成される。Ｎ＋活性領域１０２とＰ＋活性領域１０４
の間は、離隔するようにその間にオフセット領域１０５
を設ける。次に、Ｎ＋活性領域１０２及びＰ＋活性領域
１０４の上とオフセット領域１０５の上にチタンシリサ
イド（ＴｉＳｉ２）層が形成される。オフセット領域１
０５にはドープ剤が注入されないので、ドープ剤の濃度
が増加する領域がなくなって活性領域の全体表面でケイ
化が行われる。
成されたＰウェル１０１の上部に、ＮＭＯＳトランジス
タのソース／ドレインとなるＮ＋活性領域１０２とＰウ
ェルコンタクトとして提供されるＰ＋活性領域１０４が
形成される。Ｎ＋活性領域１０２とＰ＋活性領域１０４
の間は、離隔するようにその間にオフセット領域１０５
を設ける。次に、Ｎ＋活性領域１０２及びＰ＋活性領域
１０４の上とオフセット領域１０５の上にチタンシリサ
イド（ＴｉＳｉ２）層が形成される。オフセット領域１
０５にはドープ剤が注入されないので、ドープ剤の濃度
が増加する領域がなくなって活性領域の全体表面でケイ
化が行われる。
【００２７】また、Ｎウェル領域にもＰＭＯＳトランジ
スタのソース／ドレインとして提供されるＰ＋活性領域
とウェルコンタクトとして提供されるＮ＋活性領域が形
成され、Ｎ＋活性領域とＰ＋活性領域との間にオフセッ
ト領域が形成される。
スタのソース／ドレインとして提供されるＰ＋活性領域
とウェルコンタクトとして提供されるＮ＋活性領域が形
成され、Ｎ＋活性領域とＰ＋活性領域との間にオフセッ
ト領域が形成される。
【００２８】図８〜図１１は図７に示した半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【００２９】図８はオフセット領域１０５を形成する段
階を示す。まず半導体基板１００の表面にフォトリソグ
ラフィ及びイオン注入工程によりＮ型のドープ剤を注入
した後、高温熱処理によりＮ型のドープ剤を拡散させる
ことによりＮウェル（図示せず）を形成する。その後、
フォトリソグラフィ及びイオン注入工程により、Ｎウェ
ル以外の基板の表面にＰ型のドープ剤を注入し、これを
高温熱処理により拡散させることによりＰウェル１０１
を形成する。
階を示す。まず半導体基板１００の表面にフォトリソグ
ラフィ及びイオン注入工程によりＮ型のドープ剤を注入
した後、高温熱処理によりＮ型のドープ剤を拡散させる
ことによりＮウェル（図示せず）を形成する。その後、
フォトリソグラフィ及びイオン注入工程により、Ｎウェ
ル以外の基板の表面にＰ型のドープ剤を注入し、これを
高温熱処理により拡散させることによりＰウェル１０１
を形成する。
【００３０】次に、通常の素子分離工程により基板１０
０の上にフィールド酸化膜（図示せず）を形成すること
により活性領域を定義した後、基板１００の表面にトラ
ンジスタのゲート絶縁層及びゲート（図示せず）を形成
する。その後、フォトリソグラフィ工程によりＰウェル
１０１のうちＮＭＯＳトランジスタのソース／ドレイン
が形成される第１領域を露出し、Ｎ型のドープ剤を高濃
度、例えば１Ｅ１５ions／cm２以上の濃度でイオン注入
してＮ＋活性領域１０２を形成する。次いで、フォトリ
ソグラフィ工程により、Ｐウェル１０１のうちウェルコ
ンタクトが形成される第２領域を露出し、Ｐ型のドープ
剤を高濃度、例えば１Ｅ１５ions／cm２以上の濃度でイ
オン注入してＰ＋活性領域１０４を形成する。第２領域
を露出するためのフォトリソグラフィ工程時、Ｎ＋活性
領域１０２とＰ＋活性領域１０４との間にオフセット領
域１０５が形成されるように、第２領域を第１領域から
離隔して露出する。
０の上にフィールド酸化膜（図示せず）を形成すること
により活性領域を定義した後、基板１００の表面にトラ
ンジスタのゲート絶縁層及びゲート（図示せず）を形成
する。その後、フォトリソグラフィ工程によりＰウェル
１０１のうちＮＭＯＳトランジスタのソース／ドレイン
が形成される第１領域を露出し、Ｎ型のドープ剤を高濃
度、例えば１Ｅ１５ions／cm２以上の濃度でイオン注入
してＮ＋活性領域１０２を形成する。次いで、フォトリ
ソグラフィ工程により、Ｐウェル１０１のうちウェルコ
ンタクトが形成される第２領域を露出し、Ｐ型のドープ
剤を高濃度、例えば１Ｅ１５ions／cm２以上の濃度でイ
オン注入してＰ＋活性領域１０４を形成する。第２領域
を露出するためのフォトリソグラフィ工程時、Ｎ＋活性
領域１０２とＰ＋活性領域１０４との間にオフセット領
域１０５が形成されるように、第２領域を第１領域から
離隔して露出する。
【００３１】Ｎウェル領域にも、ＰＭＯＳトランジスタ
のソース／ドレインとなるＰ＋活性領域とウェルコンタ
クトとなるＮ＋活性領域との間にオフセット領域を持っ
て形成する。
のソース／ドレインとなるＰ＋活性領域とウェルコンタ
クトとなるＮ＋活性領域との間にオフセット領域を持っ
て形成する。
【００３２】図９はチタン層１０６及びチタンナイトラ
イド層１０８を形成する段階を示す。Ｎ＋活性領域１０
２、Ｐ＋活性領域１０４及びオフセット領域１０５を形
成した後、その上部にシリサイドを形成するための金属
物質として、好ましくはチタン（Ｔｉ）層１０６を形成
する。その後、ケイ化工程時の酸素汚染及びドープ剤の
損失を防止するための金属障壁層として、チタン層１０
６の上にチタンナイトライド（ＴｉＮ）層１０８を形成
する。
イド層１０８を形成する段階を示す。Ｎ＋活性領域１０
２、Ｐ＋活性領域１０４及びオフセット領域１０５を形
成した後、その上部にシリサイドを形成するための金属
物質として、好ましくはチタン（Ｔｉ）層１０６を形成
する。その後、ケイ化工程時の酸素汚染及びドープ剤の
損失を防止するための金属障壁層として、チタン層１０
６の上にチタンナイトライド（ＴｉＮ）層１０８を形成
する。
【００３３】図１０はシリサイド層１１０を形成する段
階を示す。チタンナイトライド層１０８を形成した後、
高温熱処理してチタンとシリコンが接触する領域でシリ
サイド反応を誘発させる。その結果、露出したゲート、
Ｎ＋活性領域１０２、Ｐ＋活性領域１０４及びオフセッ
ト領域１０５の表面にチタンシリサイド（ＴｉＳｉ２）
層１１０が形成される。オフセット領域１０５では、Ｎ
＋ドープ剤とＰ＋ドープ剤がイオン注入されないため、
ドープ剤の濃度が高い領域が形成されず、活性領域の全
体表面でケイ化が行われて未反応のチタンがなくなる。
階を示す。チタンナイトライド層１０８を形成した後、
高温熱処理してチタンとシリコンが接触する領域でシリ
サイド反応を誘発させる。その結果、露出したゲート、
Ｎ＋活性領域１０２、Ｐ＋活性領域１０４及びオフセッ
ト領域１０５の表面にチタンシリサイド（ＴｉＳｉ２）
層１１０が形成される。オフセット領域１０５では、Ｎ
＋ドープ剤とＰ＋ドープ剤がイオン注入されないため、
ドープ剤の濃度が高い領域が形成されず、活性領域の全
体表面でケイ化が行われて未反応のチタンがなくなる。
【００３４】図１１は、チタンシリサイド層１１０、シ
リコン基板１００及びゲート絶縁層を損なわないエッチ
液を用い、チタンナイトライド層１０８を選択的に取り
除くストリップ（strip）段階を示す。本発明によれ
ば、Ｎ＋活性領域１０２とＰ＋活性領域１０４との間に
形成されるオフセット領域１０５により未反応のチタン
がないため、ストリップ工程後、活性領域の必要部分に
途切れていないチタンシリサイド層１１０が形成され
る。
リコン基板１００及びゲート絶縁層を損なわないエッチ
液を用い、チタンナイトライド層１０８を選択的に取り
除くストリップ（strip）段階を示す。本発明によれ
ば、Ｎ＋活性領域１０２とＰ＋活性領域１０４との間に
形成されるオフセット領域１０５により未反応のチタン
がないため、ストリップ工程後、活性領域の必要部分に
途切れていないチタンシリサイド層１１０が形成され
る。
【００３５】図１２は本発明による二重ゲート構造を有
する半導体装置の平面図である。
する半導体装置の平面図である。
【００３６】図１２を参照すると、本発明による二重ゲ
ート構造は、ＮＭＯＳトランジスタのＮ＋ゲート２０２
とＰＭＯＳトランジスタのＰ＋ゲート２０４が離隔され
るように形成される。すなわち、Ｎ＋ゲート２０２とＰ
＋ゲート２０４との間にはＮ＋ドープ剤とＰ＋ドープ剤
のどちらも注入されないオフセット領域２０５が形成さ
れる。
ート構造は、ＮＭＯＳトランジスタのＮ＋ゲート２０２
とＰＭＯＳトランジスタのＰ＋ゲート２０４が離隔され
るように形成される。すなわち、Ｎ＋ゲート２０２とＰ
＋ゲート２０４との間にはＮ＋ドープ剤とＰ＋ドープ剤
のどちらも注入されないオフセット領域２０５が形成さ
れる。
【００３７】このような二重ゲート構造の形成方法は以
下の通りである。
下の通りである。
【００３８】まず、半導体基板の上部にゲート用の導電
層を形成する。導電層はポリシリコン、非結質シリコン
又は単結晶シリコンで形成する。その後、フォトリソグ
ラフィ工程によりＮＭＯＳトランジスタが形成される第
１領域を露出させた後、露出した導電層にＮ＋ドープ剤
をイオン注入してＮ＋ゲート２０２を形成する。次に、
フォトリソグラフィ工程によりＰＭＯＳトランジスタが
形成される第２領域を第１領域から離隔するように露出
させた後、露出した導電層にＰ＋ドープ剤をイオン注入
してＰ＋ゲート２０４を形成する。したがって、Ｎ＋ゲ
ート２０２とＰ＋ゲート２０４との間にはＮ＋ドープ剤
とＰ＋ドープ剤のどちらも注入されないオフセット領域
２０５が形成される。
層を形成する。導電層はポリシリコン、非結質シリコン
又は単結晶シリコンで形成する。その後、フォトリソグ
ラフィ工程によりＮＭＯＳトランジスタが形成される第
１領域を露出させた後、露出した導電層にＮ＋ドープ剤
をイオン注入してＮ＋ゲート２０２を形成する。次に、
フォトリソグラフィ工程によりＰＭＯＳトランジスタが
形成される第２領域を第１領域から離隔するように露出
させた後、露出した導電層にＰ＋ドープ剤をイオン注入
してＰ＋ゲート２０４を形成する。したがって、Ｎ＋ゲ
ート２０２とＰ＋ゲート２０４との間にはＮ＋ドープ剤
とＰ＋ドープ剤のどちらも注入されないオフセット領域
２０５が形成される。
【００３９】次にフォトリソグラフィ工程及びイオン注
入工程により、ＮＭＯＳトランジスタ領域にはＮ＋活性
領域２０６を形成し、ＰＭＯＳトランジスタ領域にはＰ
＋活性領域２０８を形成する。
入工程により、ＮＭＯＳトランジスタ領域にはＮ＋活性
領域２０６を形成し、ＰＭＯＳトランジスタ領域にはＰ
＋活性領域２０８を形成する。
【００４０】図示してはいないが、シリサイドを形成す
るための金属物質として、好ましくはチタン（Ｔｉ）層
を形成した後、高温熱処理を施してチタンとシリコンが
接触する領域でシリサイドの反応を誘発させる。その結
果、露出したＮ＋及びＰ＋ゲート２０２、２０４、Ｎ＋
及びＰ＋活性領域２０６、２０８、オフセット領域２０
５の表面にチタンシリサイド（ＴｉＳｉ２）層が形成さ
れる。オフセット領域２０５では、Ｎ＋ドープ剤とＰ＋
ドープ剤とのどちらも注入されないので、活性領域の全
体表面でケイ化が行われ未反応のチタンが残存しなくな
る。
るための金属物質として、好ましくはチタン（Ｔｉ）層
を形成した後、高温熱処理を施してチタンとシリコンが
接触する領域でシリサイドの反応を誘発させる。その結
果、露出したＮ＋及びＰ＋ゲート２０２、２０４、Ｎ＋
及びＰ＋活性領域２０６、２０８、オフセット領域２０
５の表面にチタンシリサイド（ＴｉＳｉ２）層が形成さ
れる。オフセット領域２０５では、Ｎ＋ドープ剤とＰ＋
ドープ剤とのどちらも注入されないので、活性領域の全
体表面でケイ化が行われ未反応のチタンが残存しなくな
る。
【００４１】その後、チタンシリサイド層、シリコン基
板及びゲート絶縁層を損なわないエッチ液を用いて未反
応のチタンを選択的に取り除くストリップ段階を行う。
本発明によれば、Ｎ＋ゲート２０２とＰ＋ゲート２０４
との間に形成されるオフセット領域２０５により未反応
のチタンがないため、ストリップ工程後、必要部分全体
に途切れのないチタンシリサイド層が形成される。
板及びゲート絶縁層を損なわないエッチ液を用いて未反
応のチタンを選択的に取り除くストリップ段階を行う。
本発明によれば、Ｎ＋ゲート２０２とＰ＋ゲート２０４
との間に形成されるオフセット領域２０５により未反応
のチタンがないため、ストリップ工程後、必要部分全体
に途切れのないチタンシリサイド層が形成される。
【００４２】このようにＮ＋ゲート２０２とＰ＋ゲート
２０４との間にオフセット領域２０５を形成するため、
熱処理工程によるＮ＋及びＰ＋ドープ剤の相互拡散が行
われず、しきい値電圧の変動を防止することができる。
２０４との間にオフセット領域２０５を形成するため、
熱処理工程によるＮ＋及びＰ＋ドープ剤の相互拡散が行
われず、しきい値電圧の変動を防止することができる。
【００４３】
【発明の効果】本発明により、ケイ化を好適に行うこと
ができ、シリサイド層の切れをなくし、安定したゲート
面抵抗を確保できる。
ができ、シリサイド層の切れをなくし、安定したゲート
面抵抗を確保できる。
【図１】従来の半導体装置の製造方法を説明する断面
図。
図。
【図２】従来の半導体装置の製造方法を説明する断面
図。
図。
【図３】従来の半導体装置の製造方法を説明する断面
図。
図。
【図４】従来の半導体装置の製造方法を説明する断面
図。
図。
【図５】従来の二重ゲート構造をもつ半導体装置の平面
図。
図。
【図６】ドープ剤の量によるチタンシリサイドの厚さ及
び面抵抗を示すグラフ。
び面抵抗を示すグラフ。
【図７】本発明の半導体装置の断面図。
【図８】図７の製造方法を説明する断面図。
【図９】図７の製造方法を説明する断面図。
【図１０】図７の製造方法を説明する断面図。
【図１１】図７の製造方法を説明する断面図。
【図１２】本発明の二重ゲート構造をもつ半導体装置の
平面図。
平面図。
１００ 基板 １０１ Ｐウエル １０２ Ｎ＋活性領域 １０４ Ｐ＋活性領域 １０５ オフセット領域 １１０ シリサイド層
Claims (13)
- 【請求項１】 半導体基板に形成される第１導電型の第
１活性領域と、第１活性領域から離隔されて半導体基板
に形成される第２導電型の第２活性領域と、第１活性領
域を第２活性領域と接続するために第１及び第２活性領
域にまたがって形成されるシリサイド層と、を備えるこ
とを特徴とする半導体装置。 - 【請求項２】 第１及び第２活性領域が上部に形成さ
れ、ドープ濃度が第１または第２活性領域より低い第１
導電型のウェルをさらに備える請求項１記載の半導体装
置。 - 【請求項３】 第１及び第２活性領域が上部に形成さ
れ、ドープ濃度が第１または第２活性領域より低い第２
導電型のウェルをさらに備える請求項１記載の半導体装
置。 - 【請求項４】 二重ゲート構造を有する半導体装置にお
いて、第１導電型のゲートを有する第１素子と、第１導
電型のゲートから離隔されて第２導電型のゲートを有す
る第２素子と、これらゲートを接続するために両ゲート
にまたがって形成されたシリサイド層と、を備えること
を特徴とする半導体装置。 - 【請求項５】 第１及び第２導電型のゲートは、ポリシ
リコン、非晶質シリコンまたは単結晶シリコンで形成す
る請求項４記載の半導体装置。 - 【請求項６】 半導体基板の第１領域を露出させて第１
導電型のドープ剤を注入して第１導電型の第１活性領域
を形成する段階と、第１領域から離隔されるように第２
領域を露出させて第２導電型のドープ剤を注入して第２
導電型の第２活性領域を形成することにより第２活性領
域と第１活性領域との間にオフセット領域を形成する段
階と、金属層を形成する段階と、金属層を熱処理して露
出した第１及び第２活性領域とオフセット領域の表面に
シリサイド層を形成する段階と、を行うことを特徴とす
る半導体装置の製造方法。 - 【請求項７】 第１活性領域を形成する前に、第１領域
と第２領域の両方を含む半導体基板の第３領域に第１ま
たは第２活性領域のドープ濃度より低いドープ濃度を有
する第１導電型のウェルを形成する段階をさらに備える
請求項６記載の半導体装置の製造方法。 - 【請求項８】 第１活性領域を形成する前に、第１領域
と第２領域の両方を含む半導体基板の第３領域に第１ま
たは第２活性領域のドープ濃度より低いドープ濃度を有
する第２導電型のウェルを形成する段階をさらに備える
請求項６記載の半導体装置の製造方法。 - 【請求項９】 第１活性領域を形成する前に、半導体基
板上にトランジスタのゲート絶縁層及びゲートを順に形
成する段階をさらに備える請求項６記載の半導体装置の
製造方法。 - 【請求項１０】 金属層を形成する段階は、金属層の上
に金属障壁層を形成する段階をさらに含む請求項６記載
の半導体装置の製造方法。 - 【請求項１１】 金属層はチタンで形成し、金属障壁層
はチタンナイトライドで形成する請求項１０記載の半導
体装置の製造方法。 - 【請求項１２】 第１導電型のゲートを有する第１導電
型の素子と第２導電型のゲートを有する第２導電型の素
子との二重ゲート構造を有する半導体装置の製造方法で
あって、 半導体基板上に導電層を形成する段階と、この導電層の
第１領域を露出して第１導電型のドープ剤を注入するこ
とにより第１導電型のゲートを形成する段階と、第１領
域から離隔して第２領域を露出して第２導電型のドープ
剤を注入して第２導電型のゲートを形成することにより
第２導電型のゲートと第１導電型のゲートとの間にオフ
セット領域を形成する段階と、金属層を形成する段階
と、金属層を熱処理して露出した第１及び第２導電型の
ゲートとオフセット領域の表面にシリサイド層を形成す
る段階と、を行うことを特徴とする半導体装置の製造方
法。 - 【請求項１３】 第１及び第２導電型のゲートはポリシ
リコン、非晶質シリコン又は単結晶シリコンで形成する
請求項１２記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P80539 | 1997-12-31 | ||
| KR1019970080539A KR100255134B1 (ko) | 1997-12-31 | 1997-12-31 | 반도체 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289018A true JPH11289018A (ja) | 1999-10-19 |
Family
ID=19530354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357287A Pending JPH11289018A (ja) | 1997-12-31 | 1998-12-16 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6127707A (ja) |
| JP (1) | JPH11289018A (ja) |
| KR (1) | KR100255134B1 (ja) |
| GB (1) | GB2332984B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076138A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置 |
| JP2009021464A (ja) * | 2007-07-13 | 2009-01-29 | Renesas Technology Corp | 半導体装置の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274467B1 (en) * | 1999-06-04 | 2001-08-14 | International Business Machines Corporation | Dual work function gate conductors with self-aligned insulating cap |
| US6440799B1 (en) | 2001-06-13 | 2002-08-27 | Micron Technology, Inc. | Semiconductor structures, methods of implanting dopants into semiconductor structures and methods of forming CMOS constructions |
| JP4000256B2 (ja) * | 2001-12-11 | 2007-10-31 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3914114B2 (ja) * | 2002-08-12 | 2007-05-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP4969779B2 (ja) * | 2004-12-28 | 2012-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
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