JPS61201460A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61201460A JPS61201460A JP60042196A JP4219685A JPS61201460A JP S61201460 A JPS61201460 A JP S61201460A JP 60042196 A JP60042196 A JP 60042196A JP 4219685 A JP4219685 A JP 4219685A JP S61201460 A JPS61201460 A JP S61201460A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置、特にＭＩＳ型半導体装置装構造
に関する０ （従来技術とその問題点） 絶縁体上に設けられた半導体膜に形成したＭＩ８型半導
体装置いわゆる８ ０ Ｉ （８ｅｍｉｃｏｎｄｕｃｔ
ｏｒｏｎ Ｉｎ５ａｌａｔｏｒ ）構造のＭＩＳ型半導
体装置は従来のＭＩ８１１半導体装置に比較して接合容
量及び配線容量が小さく素子分離が完全かつ簡便である
ことから高速の大規模集積回路（ＬＳＩ）に適した半導
体装置であるといわれる。例えば電子材料。
に関する０ （従来技術とその問題点） 絶縁体上に設けられた半導体膜に形成したＭＩ８型半導
体装置いわゆる８ ０ Ｉ （８ｅｍｉｃｏｎｄｕｃｔ
ｏｒｏｎ Ｉｎ５ａｌａｔｏｒ ）構造のＭＩＳ型半導
体装置は従来のＭＩ８１１半導体装置に比較して接合容
量及び配線容量が小さく素子分離が完全かつ簡便である
ことから高速の大規模集積回路（ＬＳＩ）に適した半導
体装置であるといわれる。例えば電子材料。
１９８２年１月の５４ページから１０４ページ掲載の中
野元雄、佐々木伸夫による文献＠８０８／ＣＭＯ８デバ
イス”においては、第３図（ａｌに示した５Ｏ８（５ｉ
ｌｉｃｏｎ ｏｎ ８ａｐｐｈｌｒｅ ）構造のＣ’Ｍ
Ｏ１ｌｊ半導体装置のような構造が示されている。ＳＯ
Ｓ構造は８０Ｉ構造の一例であり、これに対応するＣＭ
ＯＢインバータ回路素子の平面図を第３図（ｂ）に示す
口 ここで１はナファイヤ基板、２は激化膜、３はＮ影領域
、４はＰ影領域、５はＰＶソース・ドレイン領域、６は
Ｎヘソース・ドレイン領域であり。
野元雄、佐々木伸夫による文献＠８０８／ＣＭＯ８デバ
イス”においては、第３図（ａｌに示した５Ｏ８（５ｉ
ｌｉｃｏｎ ｏｎ ８ａｐｐｈｌｒｅ ）構造のＣ’Ｍ
Ｏ１ｌｊ半導体装置のような構造が示されている。ＳＯ
Ｓ構造は８０Ｉ構造の一例であり、これに対応するＣＭ
ＯＢインバータ回路素子の平面図を第３図（ｂ）に示す
口 ここで１はナファイヤ基板、２は激化膜、３はＮ影領域
、４はＰ影領域、５はＰＶソース・ドレイン領域、６は
Ｎヘソース・ドレイン領域であり。
７はＰ）多結晶シリコン、８はＮ〜多結晶シリコン、９
はＡＩ！配線である〇 しかしながら、近年、従来の半導体基板上に形成したＭ
ＩＳ型半導体装置においても微細な素子分離技術が発達
し、ＳＯＩ構造のＭＩＳ型半導体装置と同程度の集積化
が可能となってきた。これに対し最近８０Ｉ構造のＭＩ
Ｓ型半導体装置においてさらに集積度を向上させる構造
が提案されている。第４図（ａ）（ｂ）はその改善され
たＳＯ８構造のＣＭＯ８インバータ回路素子の模式的断
面図と対応する平面図である。ここで１〜９は第３図の
１〜９と同じである。この構造はＮＭＯＳトランジスタ
とＰＭＯ８）７ンジスタのドレイン同士を接合せしめそ
の上部に少なくとも接合境界が含まれるように開口部を
形成した後Ａｔ配線を行うことによって、 Ｎ＞、
ｐ“形いずれのドレイン領域に対してもオーミックな接
続が得られるところに特徴がある。
はＡＩ！配線である〇 しかしながら、近年、従来の半導体基板上に形成したＭ
ＩＳ型半導体装置においても微細な素子分離技術が発達
し、ＳＯＩ構造のＭＩＳ型半導体装置と同程度の集積化
が可能となってきた。これに対し最近８０Ｉ構造のＭＩ
Ｓ型半導体装置においてさらに集積度を向上させる構造
が提案されている。第４図（ａ）（ｂ）はその改善され
たＳＯ８構造のＣＭＯ８インバータ回路素子の模式的断
面図と対応する平面図である。ここで１〜９は第３図の
１〜９と同じである。この構造はＮＭＯＳトランジスタ
とＰＭＯ８）７ンジスタのドレイン同士を接合せしめそ
の上部に少なくとも接合境界が含まれるように開口部を
形成した後Ａｔ配線を行うことによって、 Ｎ＞、
ｐ“形いずれのドレイン領域に対してもオーミックな接
続が得られるところに特徴がある。
この構造によれば従来のＳＯＩ構造のＭＩＳ型半導体装
置によるインバータ回路素子に比べてさらに集積化する
ことが可能となる。
置によるインバータ回路素子に比べてさらに集積化する
ことが可能となる。
ところが、よシ高遠のＬＳＩ’ｉ目指しトランジスタの
縮少化を進めていくと、前記改良盤の８０Ｉ構造の半導
体装置の場合も集積度に限界が生じてくる。すなわちト
ランジスタの縮小化にともないコンタクト孔の面積を縮
小するとコンタクト孔の抵抗は増大しＬ８Ｉの高速化を
妨げる要因となる０従ってコンタクト穴の面積の縮小化
を制限させるを得なくなり、そのため前記改良型のＳＯ
Ｉ構造の半導体装置の場合もその集積度はコンタクト孔
の面積に制限されてそれ以上の集積化が不可能となる。
縮少化を進めていくと、前記改良盤の８０Ｉ構造の半導
体装置の場合も集積度に限界が生じてくる。すなわちト
ランジスタの縮小化にともないコンタクト孔の面積を縮
小するとコンタクト孔の抵抗は増大しＬ８Ｉの高速化を
妨げる要因となる０従ってコンタクト穴の面積の縮小化
を制限させるを得なくなり、そのため前記改良型のＳＯ
Ｉ構造の半導体装置の場合もその集積度はコンタクト孔
の面積に制限されてそれ以上の集積化が不可能となる。
以上のように、従来の半導体装置は高速・高集積のＬＳ
Ｉを形成するうえで限界が明らかであり将来的に重大な
問題を有している０ （発明の目的） 本発明は上記問題点を除去し九ＳＯＩ構造のＭＩＳ型半
導体ｉｔの構造を提供することを目的とする〇 （発明の構成） 本発明によれば絶縁体上に設けられた半導体膜に形成し
た相補型のＭＩＳ型半導体装置において。
Ｉを形成するうえで限界が明らかであり将来的に重大な
問題を有している０ （発明の目的） 本発明は上記問題点を除去し九ＳＯＩ構造のＭＩＳ型半
導体ｉｔの構造を提供することを目的とする〇 （発明の構成） 本発明によれば絶縁体上に設けられた半導体膜に形成し
た相補型のＭＩＳ型半導体装置において。
相対する導電型のＭＩＳ型トランジスタのドレイン領域
を含むように金属または金属と半導体の化合物の層が形
成され、次いでその上部にゲート電極が接続されること
によって前記相対する導電製のＭＩＳ型トランジスタの
ドレイン領域とゲート電極がオーミックに接続されてい
ることを特徴とする半導体装置が得られる。
を含むように金属または金属と半導体の化合物の層が形
成され、次いでその上部にゲート電極が接続されること
によって前記相対する導電製のＭＩＳ型トランジスタの
ドレイン領域とゲート電極がオーミックに接続されてい
ることを特徴とする半導体装置が得られる。
（実施例）
まず、本発明による８０Ｉ構造のＭＩＳ型半導体装置の
実施例を説明する。
実施例を説明する。
第１図（ａ）（ｂ）はそれぞれ本発明によるＭＩＳ型半
導体装置の一実施例として本構造によシ形成したインバ
ータ回路素子の模式的断面図と平面図である０図中、３
〜６は第３図の３〜６と同じであシ。
導体装置の一実施例として本構造によシ形成したインバ
ータ回路素子の模式的断面図と平面図である０図中、３
〜６は第３図の３〜６と同じであシ。
ｌＯは絶縁基板、１１は絶縁膜、１２はｐ＞半纏体膜、
１３はＮＶ半導体膜、１４は金属または金属と半導体の
化合物による膜、１５は配線である０本構造によればイ
ンバータ回路素子の出力に対応する相対する導電型のＭ
ＩＳ製）ランジスタのソース及びドレイン拡散層は金属
または金属と半導体の化合物による膜を介して次段のイ
ンバータ回路素子のゲートになるＰｌｔたＮ〜半導体膜
とオーミックな接続がとれている。従って本発明の構造
は従来構造のインバータ回路素子に比べてゲートにコン
タクト孔を開ける必要がないので集積度が向上し、また
コンタクト孔が減少したことからそのコンタクトの抵抗
分だけ低抵抗化することができ、さらにゲートによる配
線層と２−ス及びドレイン層に接続した配線層は別の層
に形成されるために配線の自由度が増すなどすぐれた特
性をもち、高速、高集積のＬＳＩに適した構造である。
１３はＮＶ半導体膜、１４は金属または金属と半導体の
化合物による膜、１５は配線である０本構造によればイ
ンバータ回路素子の出力に対応する相対する導電型のＭ
ＩＳ製）ランジスタのソース及びドレイン拡散層は金属
または金属と半導体の化合物による膜を介して次段のイ
ンバータ回路素子のゲートになるＰｌｔたＮ〜半導体膜
とオーミックな接続がとれている。従って本発明の構造
は従来構造のインバータ回路素子に比べてゲートにコン
タクト孔を開ける必要がないので集積度が向上し、また
コンタクト孔が減少したことからそのコンタクトの抵抗
分だけ低抵抗化することができ、さらにゲートによる配
線層と２−ス及びドレイン層に接続した配線層は別の層
に形成されるために配線の自由度が増すなどすぐれた特
性をもち、高速、高集積のＬＳＩに適した構造である。
次に本発明による構造を実現するための製造工程につい
て実施例に基づき説明する。
て実施例に基づき説明する。
第２図（ａ）〜（ｄ）は特に本構造によるＳＯＳ構造の
Ｎ４及びＰ＋＃結晶シリコンゲートのＣＭＯＳインバー
タ回路素子の製造主要工程を示した模式的断面図である
。図中１． ３〜９は第１図の１，３〜９と同じであり
、１６はゲート酸化膜、１７はチタンシリサイド膜、１
８は層間酸化膜である０まずサファイヤ基板１の上に厚
さ０．５μｍのシリコン島を形成し、次に熱酸化してゲ
ート酸化膜１６厚さ４００Ｘに形成し、さらに不純物の
イオン注入によりてＮ影領域３、Ｐ影領域４を形成する
。〔第２図（ａ）〕 次にシリコン島のＮ影領域３とＰ影領域４の境界部分の
ゲート酸化膜４をパターンユングして下地のシリコン膜
が露出するように開口部を設け、露出したシリコン膜の
上部をチタンシリサイド化する。（第２図（ｂ））ここ
でチタンシリサイドは次のような工程で形成される。ま
ずゲート酸化膜４に開口部を設けた試料全面にチタン膜
をスパッタリング法により厚さ４００Ｘ形成した後水素
雰囲気中で６００℃、２０分アニールする。このとき開
口部のシリコンが露出した部分のみがチタンシリサイド
化する０次にこの試料をｆ（（Ｊ ： ）Ｉ、Ｏ，：
Ｈ，０＝ｌ：ｌ：４混合溶液によシ煮沸洗浄１０分、及
び純水洗浄１０分処理した後窒素雰囲気中８００℃３０
分アニールする。ここで酸洗浄を行うことによりチタン
膜がはくりされ、第２図σバｂ）のように開口部のみチ
タンシリサイドが残る。
Ｎ４及びＰ＋＃結晶シリコンゲートのＣＭＯＳインバー
タ回路素子の製造主要工程を示した模式的断面図である
。図中１． ３〜９は第１図の１，３〜９と同じであり
、１６はゲート酸化膜、１７はチタンシリサイド膜、１
８は層間酸化膜である０まずサファイヤ基板１の上に厚
さ０．５μｍのシリコン島を形成し、次に熱酸化してゲ
ート酸化膜１６厚さ４００Ｘに形成し、さらに不純物の
イオン注入によりてＮ影領域３、Ｐ影領域４を形成する
。〔第２図（ａ）〕 次にシリコン島のＮ影領域３とＰ影領域４の境界部分の
ゲート酸化膜４をパターンユングして下地のシリコン膜
が露出するように開口部を設け、露出したシリコン膜の
上部をチタンシリサイド化する。（第２図（ｂ））ここ
でチタンシリサイドは次のような工程で形成される。ま
ずゲート酸化膜４に開口部を設けた試料全面にチタン膜
をスパッタリング法により厚さ４００Ｘ形成した後水素
雰囲気中で６００℃、２０分アニールする。このとき開
口部のシリコンが露出した部分のみがチタンシリサイド
化する０次にこの試料をｆ（（Ｊ ： ）Ｉ、Ｏ，：
Ｈ，０＝ｌ：ｌ：４混合溶液によシ煮沸洗浄１０分、及
び純水洗浄１０分処理した後窒素雰囲気中８００℃３０
分アニールする。ここで酸洗浄を行うことによりチタン
膜がはくりされ、第２図σバｂ）のように開口部のみチ
タンシリサイドが残る。
次に（ｂ）の状態の試料に多結晶シリコンｔｏ、５μｍ
ＣＶＤ法によ）形成しゲート及び配線領域をパターンユ
ングした後、不純物のイオン注入によシ自己整合的にｐ
％ソース・ドレイン領域５．Ｎ”＠ソース・ドレイン領
域６、Ｐ＋３＃多結晶シリコン７゜Ｎ１多結晶シリコン
８を形成する（第２図ｔｃ＞ ）。
ＣＶＤ法によ）形成しゲート及び配線領域をパターンユ
ングした後、不純物のイオン注入によシ自己整合的にｐ
％ソース・ドレイン領域５．Ｎ”＠ソース・ドレイン領
域６、Ｐ＋３＃多結晶シリコン７゜Ｎ１多結晶シリコン
８を形成する（第２図ｔｃ＞ ）。
ここで開口部の上部のＮ”ｌｂ、 ｐ形多結晶シリコ
ンは開口部のサイズよシ小さく形成しなければならない
０こうすることによシ開ロ部のチタンシリサイド１４と
す形ソース・ドレイン領域５Ｎ１ソース・ドレイン領域
６との間の接続がとれる。この結果、Ｐｌ及びＮ〜ソー
ス・ドレイン領域５，６とＮ〜及びＰ１多結晶シリコン
７．８とのオーミックな接続がチタンシリサイド１４ｆ
ｔ介してとることができる。
ンは開口部のサイズよシ小さく形成しなければならない
０こうすることによシ開ロ部のチタンシリサイド１４と
す形ソース・ドレイン領域５Ｎ１ソース・ドレイン領域
６との間の接続がとれる。この結果、Ｐｌ及びＮ〜ソー
ス・ドレイン領域５，６とＮ〜及びＰ１多結晶シリコン
７．８とのオーミックな接続がチタンシリサイド１４ｆ
ｔ介してとることができる。
次に（Ｃ）の状態の試料に層間絶縁膜全０．５μｍＣＶ
Ｄ法によシ形成しコンタクト孔をパターンユングした後
、Ａｌ配線９を形成する◎（第２図（ｄ））以上が本発
明の構造を実現するための製造工程の一実施例である◎
尚本実施例では相対する導電型の半導体の間のオーミッ
クな接続をとる方法としてチタンシリサイドの膜を用い
たが、これは他の金属シリサイドまた金属でも可能であ
る０以上、ＳＯＳ構造のＣＭＯＳインバータ回路素子を
例に製造工程を説明したが、一般的なＭＩＤ構造のイン
バータ回路素子に適用できることが明らかである。また
本発明の構造は単−導電凰の半導体ゲートや金属ゲート
の相補型ＭＩＳ型半導体装置にも適用でき、さらにイン
バータ回路素子に限らず他の回路素子５の適用も可能で
ある。
Ｄ法によシ形成しコンタクト孔をパターンユングした後
、Ａｌ配線９を形成する◎（第２図（ｄ））以上が本発
明の構造を実現するための製造工程の一実施例である◎
尚本実施例では相対する導電型の半導体の間のオーミッ
クな接続をとる方法としてチタンシリサイドの膜を用い
たが、これは他の金属シリサイドまた金属でも可能であ
る０以上、ＳＯＳ構造のＣＭＯＳインバータ回路素子を
例に製造工程を説明したが、一般的なＭＩＤ構造のイン
バータ回路素子に適用できることが明らかである。また
本発明の構造は単−導電凰の半導体ゲートや金属ゲート
の相補型ＭＩＳ型半導体装置にも適用でき、さらにイン
バータ回路素子に限らず他の回路素子５の適用も可能で
ある。
（発明の効果）
本発明によれば、従来のＭＩＳ型半導体装置の構造に比
較して、コンタクト孔が少ないために集積度が高く、低
抵抗化が可能であり、また配線の自由度が増すなどすぐ
れた特性をもつ半導体装置が得られる。
較して、コンタクト孔が少ないために集積度が高く、低
抵抗化が可能であり、また配線の自由度が増すなどすぐ
れた特性をもつ半導体装置が得られる。
第１図（ａ）（ｂ）はそれぞれ本発明による半導体装置
の基本的な一実施例として本構造により形成したインバ
ータ回路素子の模式的断面図と平面図。 第２図（ａ）〜ｆ、ｆ）は本発明の半導体装置？実現す
るための製造工程の実施例を示した模式的断面図、第３
図ｔａｌ、 （ｂｌはそれぞれ従来のＳＯ′Ｘ構造のＭ
Ｉ８塁半導体装置の模式的断面図と平面図。 第４図（ａｌ、（ｂ）はそれぞれ改良型の従来の８０Ｉ
構造のＭＩＳ型半導体装置の模式的断面図と平面図であ
る。 ｌ・・・サファイヤ基板、２・・・酸化膜、３・・・Ｎ
影領域、４・・・Ｐ影領域、５・・・Ｐ１形ソース・ド
レイン領域、６・・・１形ソース・ドレイン領域、７−
・・ｒ形多晶シリコン、８・・・Ｎ゛形多結晶シリコン
、９・・・ＡＩ！配線、１０・・・絶縁基板、１１・・
・絶縁膜、１２・・・Ｐ４形半導体膜、１３・・・Ｎ１
杉半導体膜、１４・・・金属または金属と半導体の化合
物の膜、１５・・・配線。 １６・・・ゲート酸化膜、１７・・・チタンシリサイド
膜、１８・・・層間酸化膜口 （ば人ど山内 ｉ（コ（１： 第１図 ４−Ｎ’彰ソー人・トーレイン々會鐸ｋ ／７−
−−干フン’／’Ｉ’ワ”イド膿Ｉａ−−一層間―祇化
膿 ￥３図 １−−−−リ゛フフイヤ差１反 乙 −Ｎ”Ｍ’
、”ノース・ドレイン＠賊２−−−６費化Ｆｌｌｊ
’７−Ｆη話号ＦＦ１晶シリコン３−−−
Ｎ 形＠ Ｋ ８−＝ Ｎ ’Ｗ３−ｙｙ＃
ｇ晶シリコン４−−−１’ πシ４１陶ｔｌｉ
９ −−・Ａ１＠ｉ二牙肩（５−Ｆ’ｆｉ／−
ス−）１ｄ、４Ｉ費に５Ａ ４ 図
の基本的な一実施例として本構造により形成したインバ
ータ回路素子の模式的断面図と平面図。 第２図（ａ）〜ｆ、ｆ）は本発明の半導体装置？実現す
るための製造工程の実施例を示した模式的断面図、第３
図ｔａｌ、 （ｂｌはそれぞれ従来のＳＯ′Ｘ構造のＭ
Ｉ８塁半導体装置の模式的断面図と平面図。 第４図（ａｌ、（ｂ）はそれぞれ改良型の従来の８０Ｉ
構造のＭＩＳ型半導体装置の模式的断面図と平面図であ
る。 ｌ・・・サファイヤ基板、２・・・酸化膜、３・・・Ｎ
影領域、４・・・Ｐ影領域、５・・・Ｐ１形ソース・ド
レイン領域、６・・・１形ソース・ドレイン領域、７−
・・ｒ形多晶シリコン、８・・・Ｎ゛形多結晶シリコン
、９・・・ＡＩ！配線、１０・・・絶縁基板、１１・・
・絶縁膜、１２・・・Ｐ４形半導体膜、１３・・・Ｎ１
杉半導体膜、１４・・・金属または金属と半導体の化合
物の膜、１５・・・配線。 １６・・・ゲート酸化膜、１７・・・チタンシリサイド
膜、１８・・・層間酸化膜口 （ば人ど山内 ｉ（コ（１： 第１図 ４−Ｎ’彰ソー人・トーレイン々會鐸ｋ ／７−
−−干フン’／’Ｉ’ワ”イド膿Ｉａ−−一層間―祇化
膿 ￥３図 １−−−−リ゛フフイヤ差１反 乙 −Ｎ”Ｍ’
、”ノース・ドレイン＠賊２−−−６費化Ｆｌｌｊ
’７−Ｆη話号ＦＦ１晶シリコン３−−−
Ｎ 形＠ Ｋ ８−＝ Ｎ ’Ｗ３−ｙｙ＃
ｇ晶シリコン４−−−１’ πシ４１陶ｔｌｉ
９ −−・Ａ１＠ｉ二牙肩（５−Ｆ’ｆｉ／−
ス−）１ｄ、４Ｉ費に５Ａ ４ 図
Claims (1)
- 絶縁体上に設けられた半導体膜に形成した相補型のＭＩ
Ｓ型半導体装置において、相対する導電型のＭＩＳ型ト
ランジスタのドレイン領域を含むように金属または金属
と半導体の化合物の層が形成され、次いでその上部にゲ
ートが接続されることによって前記相対する導電型のＭ
ＩＳ型トランジスタのドレイン領域とゲートがオーミッ
クに接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042196A JPH0626244B2 (ja) | 1985-03-04 | 1985-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042196A JPH0626244B2 (ja) | 1985-03-04 | 1985-03-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201460A true JPS61201460A (ja) | 1986-09-06 |
| JPH0626244B2 JPH0626244B2 (ja) | 1994-04-06 |
Family
ID=12629251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042196A Expired - Lifetime JPH0626244B2 (ja) | 1985-03-04 | 1985-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626244B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137467A (ja) * | 1986-11-29 | 1988-06-09 | Sony Corp | 半導体集積回路装置 |
| JPS6453576A (en) * | 1987-08-25 | 1989-03-01 | Ricoh Kk | Semiconductor device |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| US5374494A (en) * | 1991-03-13 | 1994-12-20 | Canon Kabushiki Kaisha | Electrophotographic photosensitive member, electrophotographic apparatus, device unit, and facsimile machine employing the same |
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7326959B2 (en) | 2004-05-24 | 2008-02-05 | Samsung Sdi Co., Ltd. | Thin film transistor with common contact hole and fabrication method thereof |
| US7952097B2 (en) | 1993-02-15 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1985
- 1985-03-04 JP JP60042196A patent/JPH0626244B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137467A (ja) * | 1986-11-29 | 1988-06-09 | Sony Corp | 半導体集積回路装置 |
| JPS6453576A (en) * | 1987-08-25 | 1989-03-01 | Ricoh Kk | Semiconductor device |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| US5374494A (en) * | 1991-03-13 | 1994-12-20 | Canon Kabushiki Kaisha | Electrophotographic photosensitive member, electrophotographic apparatus, device unit, and facsimile machine employing the same |
| US7952097B2 (en) | 1993-02-15 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7326959B2 (en) | 2004-05-24 | 2008-02-05 | Samsung Sdi Co., Ltd. | Thin film transistor with common contact hole and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626244B2 (ja) | 1994-04-06 |
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