JPH08102500A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
- Publication number
- JPH08102500A JPH08102500A JP6237369A JP23736994A JPH08102500A JP H08102500 A JPH08102500 A JP H08102500A JP 6237369 A JP6237369 A JP 6237369A JP 23736994 A JP23736994 A JP 23736994A JP H08102500 A JPH08102500 A JP H08102500A
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- Japan
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- gate electrode
- semiconductor device
- film
- metal silicide
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 デユアルゲ−ト型ＭＯＳ半導体装置におい
て、両ゲ−ト間の不純物の相互拡散を防ぐことにより、
トランジスタのしきい値電圧の変動を抑え、高信頼かつ
高集積化を図る。 【構成】Ｐ型ゲ−ト電極を有するＰ型ＭＯＳトランジス
タと、Ｎ型ゲ−ト電極を有するＮ型ＭＯＳトランジスタ
と、両ゲ−ト電極上には両ゲ−ト電極を接続する金属シ
リサイド層が積層されている半導体装置において、前記
金属シリサイド層と前記Ｐ型ゲ−ト電極とが接続される
箇所と金属シリサイド層とＮ型ゲ−ト電極とが接続され
る箇所が、両ゲ−ト電極と金属シリサイド層の間にはさ
まれた膜により離れていることを特徴とする。
て、両ゲ−ト間の不純物の相互拡散を防ぐことにより、
トランジスタのしきい値電圧の変動を抑え、高信頼かつ
高集積化を図る。 【構成】Ｐ型ゲ−ト電極を有するＰ型ＭＯＳトランジス
タと、Ｎ型ゲ−ト電極を有するＮ型ＭＯＳトランジスタ
と、両ゲ−ト電極上には両ゲ−ト電極を接続する金属シ
リサイド層が積層されている半導体装置において、前記
金属シリサイド層と前記Ｐ型ゲ−ト電極とが接続される
箇所と金属シリサイド層とＮ型ゲ−ト電極とが接続され
る箇所が、両ゲ−ト電極と金属シリサイド層の間にはさ
まれた膜により離れていることを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置および半導
体装置の製造方法に関し、さらに詳しくはポリサイドゲ
−トを有するデユアルゲ−ト型ＭＯＳ型半導体装置とそ
の製造方法に関するものである。
体装置の製造方法に関し、さらに詳しくはポリサイドゲ
−トを有するデユアルゲ−ト型ＭＯＳ型半導体装置とそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタは、Ｎ型、
Ｐ型トランジスタの両方のゲ−ト電極をＮ型不純物で形
成していたため、Ｐ型トランジスタは埋め込みチャネル
となり、半導体装置の微細化の妨げとなっていた。そこ
で、Ｐ型ＭＯＳトランジスタにはＰ型ゲ−ト電極、Ｎ型
ＭＯＳトランジスタにはＮ型ゲ−ト電極を用いて表面チ
ャネル型ＣＭＯＳトランジスタを形成する技術がある
が、この時、ゲ−ト電極の低抵抗化を実現するために、
ポリシリコン膜と金属シリサイド膜からなるポリサイド
電極を用いる方法が用いられている。
Ｐ型トランジスタの両方のゲ−ト電極をＮ型不純物で形
成していたため、Ｐ型トランジスタは埋め込みチャネル
となり、半導体装置の微細化の妨げとなっていた。そこ
で、Ｐ型ＭＯＳトランジスタにはＰ型ゲ−ト電極、Ｎ型
ＭＯＳトランジスタにはＮ型ゲ−ト電極を用いて表面チ
ャネル型ＣＭＯＳトランジスタを形成する技術がある
が、この時、ゲ−ト電極の低抵抗化を実現するために、
ポリシリコン膜と金属シリサイド膜からなるポリサイド
電極を用いる方法が用いられている。
【０００３】
【発明が解決しようとする課題】かかるポリサイド電極
の形成においては、一つの連続したポリシリコン膜にＮ
型不純物とＰ型不純物を打ち分けて形成している。しか
しながら、シリサイド中の不純物の拡散係数が非常に大
きいためゲ−ト電極形成後の熱工程で、Ｎ型ＭＯＳトラ
ンジスタのゲ−ト電極中のＮ型不純物とＰ型ＭＯＳトラ
ンジスタのゲ−ト電極中のＰ型不純物が相互に拡散し、
互いのゲ−ト電極の仕事関数を変えて、トランジスタの
しきい値電圧を変化させてしまうという問題点があっ
た。
の形成においては、一つの連続したポリシリコン膜にＮ
型不純物とＰ型不純物を打ち分けて形成している。しか
しながら、シリサイド中の不純物の拡散係数が非常に大
きいためゲ−ト電極形成後の熱工程で、Ｎ型ＭＯＳトラ
ンジスタのゲ−ト電極中のＮ型不純物とＰ型ＭＯＳトラ
ンジスタのゲ−ト電極中のＰ型不純物が相互に拡散し、
互いのゲ−ト電極の仕事関数を変えて、トランジスタの
しきい値電圧を変化させてしまうという問題点があっ
た。
【０００４】これを防ぐためには、図１に示すようにそ
れぞれの不純物を含む領域間の距離Ｌ１を大きくすれば
良いが、これでは半導体装置に対する要求の高い、高集
積化の妨げとなってしまう。
れぞれの不純物を含む領域間の距離Ｌ１を大きくすれば
良いが、これでは半導体装置に対する要求の高い、高集
積化の妨げとなってしまう。
【０００５】一方、これを解決する技術が、特開平３−
２０３３６６に紹介されている。これによると、Ｐ型ゲ
−トのシリサイドとＮ型ゲ−トのシリサイドを離間し、
それぞれの箇所でコンタクトをとることを特徴としてい
る。しかし、必ずＮ型とＰ型の境界部で共通ゲ−ト部の
コンタクトをとらなければならないというレイアウト上
の制限があること、離間しなければならないため高集積
化の妨げになることは否めない。
２０３３６６に紹介されている。これによると、Ｐ型ゲ
−トのシリサイドとＮ型ゲ−トのシリサイドを離間し、
それぞれの箇所でコンタクトをとることを特徴としてい
る。しかし、必ずＮ型とＰ型の境界部で共通ゲ−ト部の
コンタクトをとらなければならないというレイアウト上
の制限があること、離間しなければならないため高集積
化の妨げになることは否めない。
【０００６】本発明は、かかる課題を解決するためのも
のであり、デユアルゲ−ト型ＭＯＳ半導体装置のシリサ
イド膜中にＮ型不純物とＰ型不純物が相互に拡散するこ
とを防ぎ、ゲ−ト電極の仕事関数及びしきい値電圧を変
化させてしまうことのない半導体装置と半導体装置の製
造方法を提供することを目的とする。さらに本発明は、
それによって高信頼性、高集積化を実現できる半導体装
置と半導体装置の製造方法を提供することを目的とす
る。
のであり、デユアルゲ−ト型ＭＯＳ半導体装置のシリサ
イド膜中にＮ型不純物とＰ型不純物が相互に拡散するこ
とを防ぎ、ゲ−ト電極の仕事関数及びしきい値電圧を変
化させてしまうことのない半導体装置と半導体装置の製
造方法を提供することを目的とする。さらに本発明は、
それによって高信頼性、高集積化を実現できる半導体装
置と半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに請求項１に記載された本発明である半導体装置は、
Ｐ型ゲ−ト電極を有するＰ型ＭＯＳトランジスタと、Ｎ
型ゲ−ト電極を有するＮ型ＭＯＳトランジスタと、両ゲ
−ト電極上には両ゲ−ト電極を接続する金属シリサイド
層が積層されている半導体装置において、前記金属シリ
サイド層と前記Ｐ型ゲ−ト電極とが接続される箇所と金
属シリサイド層とＮ型ゲ−ト電極とが接続される箇所
が、両ゲ−ト電極と金属シリサイド層の間にはさまれた
膜により離れていることを特徴とする。
めに請求項１に記載された本発明である半導体装置は、
Ｐ型ゲ−ト電極を有するＰ型ＭＯＳトランジスタと、Ｎ
型ゲ−ト電極を有するＮ型ＭＯＳトランジスタと、両ゲ
−ト電極上には両ゲ−ト電極を接続する金属シリサイド
層が積層されている半導体装置において、前記金属シリ
サイド層と前記Ｐ型ゲ−ト電極とが接続される箇所と金
属シリサイド層とＮ型ゲ−ト電極とが接続される箇所
が、両ゲ−ト電極と金属シリサイド層の間にはさまれた
膜により離れていることを特徴とする。
【０００８】また、請求項２に記載された本発明である
半導体装置は、前記Ｐ型ゲ−ト電極と、前記Ｎ型ゲ−ト
電極間の導電体膜には、不純物が含まれていない領域を
有することを特徴とする。
半導体装置は、前記Ｐ型ゲ−ト電極と、前記Ｎ型ゲ−ト
電極間の導電体膜には、不純物が含まれていない領域を
有することを特徴とする。
【０００９】さらに、請求項３に記載された本発明であ
る半導体装置の製造方法によれば、以下の工程（Ａ）か
ら（Ｇ）を含むことを特徴とする。 （Ａ）半導体基板上にゲ−ト酸化膜を堆積した後、導電
体膜を形成する工程、（Ｂ）Ｐ型ＭＯＳトランジスタ領
域の導電体膜を選択的にＰ型不純物を導入する工程、
（Ｃ）Ｎ型ＭＯＳトランジスタ領域の導電体膜を選択的
にＮ型不純物を導入する工程、（Ｄ）前記導電体膜上に
不純物の拡散を防止する膜を堆積させる工程、（Ｅ）前
記拡散を防止する膜を選択的に除去する工程、（Ｆ）金
属シリサイド膜を形成する工程、（Ｇ）前記積層膜を選
択的に除去してゲ−ト電極を形成する工程。
る半導体装置の製造方法によれば、以下の工程（Ａ）か
ら（Ｇ）を含むことを特徴とする。 （Ａ）半導体基板上にゲ−ト酸化膜を堆積した後、導電
体膜を形成する工程、（Ｂ）Ｐ型ＭＯＳトランジスタ領
域の導電体膜を選択的にＰ型不純物を導入する工程、
（Ｃ）Ｎ型ＭＯＳトランジスタ領域の導電体膜を選択的
にＮ型不純物を導入する工程、（Ｄ）前記導電体膜上に
不純物の拡散を防止する膜を堆積させる工程、（Ｅ）前
記拡散を防止する膜を選択的に除去する工程、（Ｆ）金
属シリサイド膜を形成する工程、（Ｇ）前記積層膜を選
択的に除去してゲ−ト電極を形成する工程。
【００１０】
【作用】本発明は、上記技術手段を採用することによ
り、デユアルゲ−ト型ＭＯＳ半導体装置のシリサイド膜
中のにＮ型不純物とＰ型不純物が相互に拡散することを
防ぎ、ゲ−ト電極の仕事関数を変え、しきい値電圧を変
化させてしまうことのない半導体装置と半導体装置の製
造方法を提供するものである。詳しくは、以下実施例を
用いて説明する。
り、デユアルゲ−ト型ＭＯＳ半導体装置のシリサイド膜
中のにＮ型不純物とＰ型不純物が相互に拡散することを
防ぎ、ゲ−ト電極の仕事関数を変え、しきい値電圧を変
化させてしまうことのない半導体装置と半導体装置の製
造方法を提供するものである。詳しくは、以下実施例を
用いて説明する。
【００１１】
【実施例】本発明の好適な実施例について図２を用いて
説明する。 （１）シリコン基板１にＰウエル２とＮウエル３を形成
した後、フィ−ルド酸化膜４によって素子領域と素子分
離領域を形成する。素子領域に熱酸化でゲ−ト酸化膜５
を形成し、ポリシリコン膜６を200nm堆積する(図２
（ａ））。
説明する。 （１）シリコン基板１にＰウエル２とＮウエル３を形成
した後、フィ−ルド酸化膜４によって素子領域と素子分
離領域を形成する。素子領域に熱酸化でゲ−ト酸化膜５
を形成し、ポリシリコン膜６を200nm堆積する(図２
（ａ））。
【００１２】（２）リソグラフィ−技術により、Ｐ型ト
ランジスタ領域に開口を持つレジストパタ−ン７を形成
し、これをマスクとしてポリシリコン膜６にボロンをイ
オン注入する。このイオン注入における加速電圧は10Ke
V、注入量は1E15〜1E16/ｃｍ2である（図２（ｂ））。
ランジスタ領域に開口を持つレジストパタ−ン７を形成
し、これをマスクとしてポリシリコン膜６にボロンをイ
オン注入する。このイオン注入における加速電圧は10Ke
V、注入量は1E15〜1E16/ｃｍ2である（図２（ｂ））。
【００１３】（３）続いて（２）と同様に、リソグラフ
ィ−技術により、Ｎ型トランジスタ領域に開口を持つレ
ジストパタ−ン８を形成し、これをマスクとしてポリシ
リコン膜６にヒ素をイオン注入する。このイオン注入に
おける加速電圧は30KeV、注入量は1E15〜1E16/ｃｍ2で
ある（図２（ｃ））。
ィ−技術により、Ｎ型トランジスタ領域に開口を持つレ
ジストパタ−ン８を形成し、これをマスクとしてポリシ
リコン膜６にヒ素をイオン注入する。このイオン注入に
おける加速電圧は30KeV、注入量は1E15〜1E16/ｃｍ2で
ある（図２（ｃ））。
【００１４】ここで、（２）（３）の工程においては、
レジストパタ−ン６および７の開口領域を狭めることで
ポリシリコン膜６中にで不純物を注入しない領域９を設
けても良い。 これによって、ポリシリコン中での不純
物の相互拡散長に余裕ができ、本発明の効果を一層高め
ることができる（図２（ｄ））。
レジストパタ−ン６および７の開口領域を狭めることで
ポリシリコン膜６中にで不純物を注入しない領域９を設
けても良い。 これによって、ポリシリコン中での不純
物の相互拡散長に余裕ができ、本発明の効果を一層高め
ることができる（図２（ｄ））。
【００１５】（４）次に、不純物の拡散防止膜となる酸
化膜１０を30nm堆積させ、リソグラフィ−技術によりこ
の酸化膜を選択的に除去し、Ｐ型ポリシリコンとＮ型ポ
リシリコンの境界位置で一定幅Ｌ２分を残す。この幅Ｌ
２は、製造プロセス中の処理温度でシリサイド中を不純
物が拡散する距離以上であるのが望ましい（図２
（ｅ））。
化膜１０を30nm堆積させ、リソグラフィ−技術によりこ
の酸化膜を選択的に除去し、Ｐ型ポリシリコンとＮ型ポ
リシリコンの境界位置で一定幅Ｌ２分を残す。この幅Ｌ
２は、製造プロセス中の処理温度でシリサイド中を不純
物が拡散する距離以上であるのが望ましい（図２
（ｅ））。
【００１６】（５）次に、金属シリサイドとしてタング
ステンシリサイド１１を150nm堆積させる（図２
（ｆ））。
ステンシリサイド１１を150nm堆積させる（図２
（ｆ））。
【００１７】（６）最後に、リソグラフィ−技術と反応
性エッチング法によりシリサイド膜および酸化膜および
ポシリコン膜をパタ−ニングしてゲ−ト電極を形成す
る。
性エッチング法によりシリサイド膜および酸化膜および
ポシリコン膜をパタ−ニングしてゲ−ト電極を形成す
る。
【００１８】
（１）請求項１に対する作用効果 請求項１の半導体装置とすることにより、不純物の拡散
防止膜となる酸化膜１０があることにより、不純物が金
属シリサイド膜を通して相互に拡散し逆導電型のポリシ
リコンに到達するまでの距離を設けることができるの
で、相互拡散を抑え、しきい値電圧の変動などの不具合
を防止することができる。
防止膜となる酸化膜１０があることにより、不純物が金
属シリサイド膜を通して相互に拡散し逆導電型のポリシ
リコンに到達するまでの距離を設けることができるの
で、相互拡散を抑え、しきい値電圧の変動などの不具合
を防止することができる。
【００１９】（２）請求項２に対する作用効果 請求項２の半導体装置とすることにより、（１）と同様
の効果を得ることができるとともに、ポリシリコン膜６
中に不純物を注入しない領域９があるために、同時にポ
リシリコン膜６中での相互拡散をも抑えることができる
ので、本発明の効果をさらに高めることができる。ま
た、併せて不純物を含まないポリシリコン間領域Ｌ１を
最小にすることができるので、さらに微細化を図ること
ができる。
の効果を得ることができるとともに、ポリシリコン膜６
中に不純物を注入しない領域９があるために、同時にポ
リシリコン膜６中での相互拡散をも抑えることができる
ので、本発明の効果をさらに高めることができる。ま
た、併せて不純物を含まないポリシリコン間領域Ｌ１を
最小にすることができるので、さらに微細化を図ること
ができる。
【００２０】（３）請求項３に対する作用効果 請求項３の半導体装置の製造方法により、請求項１およ
び２記載の半導体装置を良好かつ容易に得ることができ
る。
び２記載の半導体装置を良好かつ容易に得ることができ
る。
【図１】従来の半導体装置の構造を示す断面図である。
【図２】本発明の半導体装置を得る工程断面図である。
１ シリコン基板 ２ Ｐウエル ３ Ｎウエル ４ フィ−ルド酸化膜 ５ ゲ−ト酸化膜 ６ ポリシリコン膜 ７、８ レジストパタ−ン ９ 不純物を注入しない領域 １０ 酸化膜 １１ タングステンシリサイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ (72)発明者 寺尾 典之 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (3)
- 【請求項１】Ｐ型ゲ−ト電極を有するＰ型ＭＯＳトラン
ジスタと、Ｎ型ゲ−ト電極を有するＮ型ＭＯＳトランジ
スタと、両ゲ−ト電極上には両ゲ−ト電極を接続する金
属シリサイド層が積層されている半導体装置において、 前記金属シリサイド層と前記Ｐ型ゲ−ト電極とが接続さ
れる箇所と前記金属シリサイド層とＮ型ゲ−ト電極とが
接続される箇所が、両ゲ−ト電極と金属シリサイド層の
間にはさまれた膜により離れていることを特徴とする半
導体装置。 - 【請求項２】前記Ｐ型ゲ−ト電極と、前記Ｎ型ゲ−ト電
極間の導電体膜には、不純物が含まれていない領域を有
することを特徴とする請求項１に記載の半導体装置。 - 【請求項３】以下の工程（Ａ）から（Ｇ）を含むことを
特徴とする半導体装置の製造方法。 （Ａ）半導体基板上にゲ−ト酸化膜を堆積した後、導電
体膜を形成する工程、 （Ｂ）Ｐ型ＭＯＳトランジスタ領域の導電体膜を選択的
にＰ型不純物を導入する工程、 （Ｃ）Ｎ型ＭＯＳトランジスタ領域の導電体膜を選択的
にＮ型不純物を導入する工程、 （Ｄ）前記導電体膜上に不純物の拡散を防止する膜を堆
積させる工程、 （Ｅ）前記拡散を防止する膜を選択的に除去する工程、 （Ｆ）金属シリサイド膜を形成する工程、 （Ｇ）前記積層膜を選択的に除去してゲ−ト電極を形成
する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237369A JPH08102500A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237369A JPH08102500A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102500A true JPH08102500A (ja) | 1996-04-16 |
Family
ID=17014372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6237369A Pending JPH08102500A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| KR100821494B1 (ko) * | 1999-02-26 | 2008-04-11 | 루센트 테크놀러지스 인크 | 상보형 금속 산화 반도체 디바이스용 이중 게이트 구조 제조 방법 |
-
1994
- 1994-09-30 JP JP6237369A patent/JPH08102500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| KR100821494B1 (ko) * | 1999-02-26 | 2008-04-11 | 루센트 테크놀러지스 인크 | 상보형 금속 산화 반도체 디바이스용 이중 게이트 구조 제조 방법 |
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