JPH11289089A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11289089A JPH11289089A JP2996999A JP2996999A JPH11289089A JP H11289089 A JPH11289089 A JP H11289089A JP 2996999 A JP2996999 A JP 2996999A JP 2996999 A JP2996999 A JP 2996999A JP H11289089 A JPH11289089 A JP H11289089A
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Abstract
(57)【要約】
【課題】ソース・ドレインとして金属電極が形成された
電界効果トランジスタにおいて、短チャネル効果の発生
及びリーク電流を抑制する。 【解決手段】ｐ型のＳｉ基板１１の表面上に選択的に、
ドレイン・シリサイド１２及びソース・シリサイド１３
が形成されている。露出するＳｉ基板１１上にゲート酸
化膜１４を介してゲート電極１５が形成されている。ゲ
ート電極１５は、ゲート酸化膜１４上に形成されたゲー
ト・多結晶シリコン１５1 と、ゲート・多結晶シリコン
１５1 の表面に形成されたゲート・シリサイド１５2 と
から構成されている。ゲート電極１５の側部に側壁酸化
膜１６が形成されている。ドレイン・シリサイド１２及
びソース・シリサイド１３の下面に、ゲート電極１５の
端から距離Ｌd 離れて、ｎ+ 型のドレイン拡散層１７及
びソース拡散層１８が形成されている。Ｌd は空乏層と
同程度かそれ以下の長さである。
電界効果トランジスタにおいて、短チャネル効果の発生
及びリーク電流を抑制する。 【解決手段】ｐ型のＳｉ基板１１の表面上に選択的に、
ドレイン・シリサイド１２及びソース・シリサイド１３
が形成されている。露出するＳｉ基板１１上にゲート酸
化膜１４を介してゲート電極１５が形成されている。ゲ
ート電極１５は、ゲート酸化膜１４上に形成されたゲー
ト・多結晶シリコン１５1 と、ゲート・多結晶シリコン
１５1 の表面に形成されたゲート・シリサイド１５2 と
から構成されている。ゲート電極１５の側部に側壁酸化
膜１６が形成されている。ドレイン・シリサイド１２及
びソース・シリサイド１３の下面に、ゲート電極１５の
端から距離Ｌd 離れて、ｎ+ 型のドレイン拡散層１７及
びソース拡散層１８が形成されている。Ｌd は空乏層と
同程度かそれ以下の長さである。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース及びドレイ
ンに金属電極を用いたＭＯＳトランジスタを有する半導
体装置及びその製造方法に関する。
ンに金属電極を用いたＭＯＳトランジスタを有する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の多くに、ＭＯＳトラン
ジスタ（ＭＯＳＦＥＴ）が用いられている。ＭＯＳＦＥ
Ｔは、ゲート電極の長が短くなると、ソース拡散層とド
レイン拡散層が接近し、おのおのの拡散層が形成する空
乏層がゲート絶縁膜下のチャネル領域の大部分に広が
り、ゲート電極の支配力を弱め、しきい値を低下させる
（短チャネル効果）という問題点がある。
ジスタ（ＭＯＳＦＥＴ）が用いられている。ＭＯＳＦＥ
Ｔは、ゲート電極の長が短くなると、ソース拡散層とド
レイン拡散層が接近し、おのおのの拡散層が形成する空
乏層がゲート絶縁膜下のチャネル領域の大部分に広が
り、ゲート電極の支配力を弱め、しきい値を低下させる
（短チャネル効果）という問題点がある。
【０００３】この短チャネル効果の解決方法として、図
２３に示すショットキー・バリア型電界効果トランジス
タ（ＳＢＭＯＳＦＥＴ）が提案されている。この構造で
は、ソース或いはドレインとして、不純物拡散層ではな
く金属電極（ドレイン・シリサイド１２，ソース・シリ
サイド１３）を用い、金属電極１２，１３と基板１１と
の間にショットキー接合が形成される。なお、１４はゲ
ート酸化膜、１５はゲート電極、１９はドレイン電極、
２０はソース電極である。
２３に示すショットキー・バリア型電界効果トランジス
タ（ＳＢＭＯＳＦＥＴ）が提案されている。この構造で
は、ソース或いはドレインとして、不純物拡散層ではな
く金属電極（ドレイン・シリサイド１２，ソース・シリ
サイド１３）を用い、金属電極１２，１３と基板１１と
の間にショットキー接合が形成される。なお、１４はゲ
ート酸化膜、１５はゲート電極、１９はドレイン電極、
２０はソース電極である。
【０００４】図２４（ａ）にゼロバイアスにおける基板
表面のエネルギー・バンドを示す。ゲート電圧Ｖg ＞
０，ドレイン電圧Ｖd ＞０のバイアスを印加すると、エ
ネルギー・バンドは図２４（ｂ）のようになる。このと
き、電子はソース・シリサイド１３からトンネルによっ
てチャネル領域に注入され、ドレイン・シリサイド１２
に向かって走行する。
表面のエネルギー・バンドを示す。ゲート電圧Ｖg ＞
０，ドレイン電圧Ｖd ＞０のバイアスを印加すると、エ
ネルギー・バンドは図２４（ｂ）のようになる。このと
き、電子はソース・シリサイド１３からトンネルによっ
てチャネル領域に注入され、ドレイン・シリサイド１２
に向かって走行する。
【０００５】ＳＢＭＯＳＦＥＴの場合、不純物拡散層を
用いたＭＯＳＦＥＴに比べてチャネル領域に広がる空乏
層が小さいため、短チャネル効果に対して耐性が高くな
る。しかし、ドレイン・シリサイド１２と基板１１の間
のショットキー・バリアは、０．１〜０．３ｅＶ程度
で、これより高いドレイン電圧Ｖd を印加するとドレイ
ン／基板間のリーク電流が問題となる。
用いたＭＯＳＦＥＴに比べてチャネル領域に広がる空乏
層が小さいため、短チャネル効果に対して耐性が高くな
る。しかし、ドレイン・シリサイド１２と基板１１の間
のショットキー・バリアは、０．１〜０．３ｅＶ程度
で、これより高いドレイン電圧Ｖd を印加するとドレイ
ン／基板間のリーク電流が問題となる。
【０００６】
【発明が解決しようとする課題】上述したように、ＳＢ
ＭＯＳＦＥＴは短チャネル効果に対して耐性が高いが、
ショットキーバリアより高いドレイン電圧を印加すると
リーク電流が増大するという問題があった。
ＭＯＳＦＥＴは短チャネル効果に対して耐性が高いが、
ショットキーバリアより高いドレイン電圧を印加すると
リーク電流が増大するという問題があった。
【０００７】本発明の目的は、短チャネル効果の発生及
びリーク電流を抑制し、動作特性の向上を図り得る半導
体装置及びその製造方法を提供することにある。
びリーク電流を抑制し、動作特性の向上を図り得る半導
体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【０００９】（１） 本発明（請求項１）は、第１導電
型の半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、金属電極からなり前記半導体基板との界面
にショットキーバリアを形成するソース・ドレインとを
具備してなる電界効果トランジスタを含む半導体装置で
あって、少なくともドレイン側の前記金属電極の下部
に、前記ゲート電極側の該金属電極の端から離れて第２
導電型の不純物拡散層が形成されていることを特徴とす
る。
型の半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、金属電極からなり前記半導体基板との界面
にショットキーバリアを形成するソース・ドレインとを
具備してなる電界効果トランジスタを含む半導体装置で
あって、少なくともドレイン側の前記金属電極の下部
に、前記ゲート電極側の該金属電極の端から離れて第２
導電型の不純物拡散層が形成されていることを特徴とす
る。
【００１０】（２） 本発明（請求項２）は、凸部を有
する第１導電型の半導体基板と、前記半導体基板の凸部
の頭頂部にゲート絶縁膜を介して形成されたゲート電極
と、前記凸部の底部に形成された第２導電型の不純物層
と、金属電極からなり前記半導体基板との界面にショッ
トキーバリアを形成するソース・ドレインとを具備して
なる電界効果トランジスタを含む半導体装置であって、
少なくともドレイン側の前記金属電極の下部に、前記ゲ
ート電極側の該金属電極の端から離れて第２導電型の不
純物拡散層が形成されていることを特徴とする。
する第１導電型の半導体基板と、前記半導体基板の凸部
の頭頂部にゲート絶縁膜を介して形成されたゲート電極
と、前記凸部の底部に形成された第２導電型の不純物層
と、金属電極からなり前記半導体基板との界面にショッ
トキーバリアを形成するソース・ドレインとを具備して
なる電界効果トランジスタを含む半導体装置であって、
少なくともドレイン側の前記金属電極の下部に、前記ゲ
ート電極側の該金属電極の端から離れて第２導電型の不
純物拡散層が形成されていることを特徴とする。
【００１１】本発明の好ましい実施態様を以下に示す。
【００１２】前記ゲート電極側の前記金属電極の端と前
記不純物拡散層との間の距離は、前記半導体基板と該不
純物拡散層との接合部に形成される空乏層の広がり以下
である。
記不純物拡散層との間の距離は、前記半導体基板と該不
純物拡散層との接合部に形成される空乏層の広がり以下
である。
【００１３】前記半導体基板はＳＯＩ基板であり、前記
電界効果トランジスタが形成された領域の該ＳＯＩ基板
の半導体層と電気的に接続する半導体層上に電極が形成
されている。
電界効果トランジスタが形成された領域の該ＳＯＩ基板
の半導体層と電気的に接続する半導体層上に電極が形成
されている。
【００１４】（３） 本発明（請求項５）は、第１導電
型の半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、金属電極からなり前記半導体基板との界面
にショットキーバリアを形成するソース・ドレインとを
具備してなる電界効果トランジスタを含む半導体装置で
あって、ドレイン側の前記金属電極の下部に、前記ゲー
ト電極側の該ドレイン側の金属電極の端から離れて第２
導電型の不純物拡散層が形成され、ソース側の前記金属
電極を内包するように第２導電型の不純物拡散層が形成
されていることを特徴とする。
型の半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、金属電極からなり前記半導体基板との界面
にショットキーバリアを形成するソース・ドレインとを
具備してなる電界効果トランジスタを含む半導体装置で
あって、ドレイン側の前記金属電極の下部に、前記ゲー
ト電極側の該ドレイン側の金属電極の端から離れて第２
導電型の不純物拡散層が形成され、ソース側の前記金属
電極を内包するように第２導電型の不純物拡散層が形成
されていることを特徴とする。
【００１５】（４） 本発明（請求項６）は、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
金属電極からなり前記半導体基板との界面にショットキ
ーバリアを形成するソース・ドレインとを具備してなる
電界効果トランジスタを含む半導体装置であって、ソー
ス側及びドレイン側の少なくとも一方の金属電極と前記
半導体基板との界面に、正孔又は電子に対して、前記半
導体基板と金属電極とのショットキーバリアより低いバ
リアを形成する変調領域が設けられていることを特徴と
する。
板上にゲート絶縁膜を介して形成されたゲート電極と、
金属電極からなり前記半導体基板との界面にショットキ
ーバリアを形成するソース・ドレインとを具備してなる
電界効果トランジスタを含む半導体装置であって、ソー
ス側及びドレイン側の少なくとも一方の金属電極と前記
半導体基板との界面に、正孔又は電子に対して、前記半
導体基板と金属電極とのショットキーバリアより低いバ
リアを形成する変調領域が設けられていることを特徴と
する。
【００１６】本発明（請求項６）の好ましい実施態様を
以下に記す。
以下に記す。
【００１７】前記半導体基板がシリコンから構成され、
前記変調領域がＳｉＧｅで構成されている。
前記変調領域がＳｉＧｅで構成されている。
【００１８】ソース又はドレイン側の前記金属電極の下
部に、空乏層が前記金属電極を内包する前記半導体基板
と反対伝導型の拡散層が形成されている。
部に、空乏層が前記金属電極を内包する前記半導体基板
と反対伝導型の拡散層が形成されている。
【００１９】前記金属電極のフェルミレベルが前記半導
体基板のエネルギー・バンドギャップ中央よりも該基板
と反対導電型のエネルギー端にシフトした領域を設けら
れている。
体基板のエネルギー・バンドギャップ中央よりも該基板
と反対導電型のエネルギー端にシフトした領域を設けら
れている。
【００２０】（５）本発明（請求項８）は、第１導電型
の半導体基板上にゲート絶縁膜を介して形成されたゲー
ト電極と、金属電極からなり前記半導体基板との界面に
ショットキーバリアを形成するソース・ドレインとを具
備してなる電界効果トランジスタを含む半導体装置の製
造方法であって、第１導電型の半導体基板にゲート絶縁
膜及びゲート電極を形成する工程と、前記ゲート絶縁膜
をマスクにソースとなる側から不純物を斜めイオン注入
し、前記半導体基板に第２導電型の拡散層を形成する工
程と、少なくともソース及びドレインとなる領域に選択
的に前記金属電極を形成する工程とを含むことを特徴と
する。
の半導体基板上にゲート絶縁膜を介して形成されたゲー
ト電極と、金属電極からなり前記半導体基板との界面に
ショットキーバリアを形成するソース・ドレインとを具
備してなる電界効果トランジスタを含む半導体装置の製
造方法であって、第１導電型の半導体基板にゲート絶縁
膜及びゲート電極を形成する工程と、前記ゲート絶縁膜
をマスクにソースとなる側から不純物を斜めイオン注入
し、前記半導体基板に第２導電型の拡散層を形成する工
程と、少なくともソース及びドレインとなる領域に選択
的に前記金属電極を形成する工程とを含むことを特徴と
する。
【００２１】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００２２】第１導電型の半導体基板と第２導電型の不
純物拡散層とによるｐｎ接合によって形成される空乏層
が、金属電極を包み込むため、リーク電流が抑制され
る。また、不純物拡散層は、ゲート電極の端から離れて
形成されているために、チャネル領域に空乏層が広がら
ないので、短チャネル効果に対して高い耐性を有する。
従って、短チャネル効果の発生及びリーク電流を同時に
抑制することができる。
純物拡散層とによるｐｎ接合によって形成される空乏層
が、金属電極を包み込むため、リーク電流が抑制され
る。また、不純物拡散層は、ゲート電極の端から離れて
形成されているために、チャネル領域に空乏層が広がら
ないので、短チャネル効果に対して高い耐性を有する。
従って、短チャネル効果の発生及びリーク電流を同時に
抑制することができる。
【００２３】ソース側の高濃度不純物領域がソース側の
金属電極を包むため、金属／半導体界面のトンネル・バ
リアの形状が急峻になる。このため、キャリアのトンネ
ル確率が増大し、従来のＳＢＭＯＳに比してドレイン電
流が増大する。また、ドレイン側の不純物拡散層がゲー
ト電極から離れ、且つその空乏層がドレイン側の金属電
極を包む位置に形成されるので、従来のＭＯＳＦＥＴよ
りも高い短チャネル耐性を保持したまま、従来のＳＢＭ
ＯＳよりも低いドレイン基板リーク電流を実現できる。
金属電極を包むため、金属／半導体界面のトンネル・バ
リアの形状が急峻になる。このため、キャリアのトンネ
ル確率が増大し、従来のＳＢＭＯＳに比してドレイン電
流が増大する。また、ドレイン側の不純物拡散層がゲー
ト電極から離れ、且つその空乏層がドレイン側の金属電
極を包む位置に形成されるので、従来のＭＯＳＦＥＴよ
りも高い短チャネル耐性を保持したまま、従来のＳＢＭ
ＯＳよりも低いドレイン基板リーク電流を実現できる。
【００２４】また、正孔にとってのバリアが低下するよ
うに価電子帯端が変調されるｎ型ＳＢＭＯＳＦＥＴにお
いては、基板の多数キャリアである正孔の空乏化が抑制
される。その結果、短チャネル効果が抑制される。さら
に、正孔にとってのバリアが低下することにより増大す
るドレイン／基板間の正孔によるリーク電流は、その空
乏層がドレイン側の金属電極を包む位置に形成されたド
レイン側の拡散層によって抑制される。
うに価電子帯端が変調されるｎ型ＳＢＭＯＳＦＥＴにお
いては、基板の多数キャリアである正孔の空乏化が抑制
される。その結果、短チャネル効果が抑制される。さら
に、正孔にとってのバリアが低下することにより増大す
るドレイン／基板間の正孔によるリーク電流は、その空
乏層がドレイン側の金属電極を包む位置に形成されたド
レイン側の拡散層によって抑制される。
【００２５】正孔にとってのバリアが低下するように価
電子帯端が変調されるｐ型ＳＢＭＯＳにおいては、正孔
にとってのバリアが低下するので、金属電極からチャネ
ルヘの正孔の注入確率が増大し、ドレイン電流が増大す
る。また、ドレイン／基板間の電子によるリーク電流
は、その空乏層がドレイン側の金属電極を包む位置に形
成されたドレインｐ型の拡散層によって抑制される。
電子帯端が変調されるｐ型ＳＢＭＯＳにおいては、正孔
にとってのバリアが低下するので、金属電極からチャネ
ルヘの正孔の注入確率が増大し、ドレイン電流が増大す
る。また、ドレイン／基板間の電子によるリーク電流
は、その空乏層がドレイン側の金属電極を包む位置に形
成されたドレインｐ型の拡散層によって抑制される。
【００２６】さらに、フェルミ・レベルがシリコンのエ
ネルギー・バンドギャップ中央よりも伝導帯にシフトし
た金属電極を用いることにより、ＳｉＧｅ領域を有する
ｎ型ＳＢＭＯＳにおいては、ソース側の金属電極からチ
ャネルヘの電子の注入確率が増大するので、ＳｉＧｅに
よる短チャネル耐性を保持したままドレイン電流の増大
を実現することができる。
ネルギー・バンドギャップ中央よりも伝導帯にシフトし
た金属電極を用いることにより、ＳｉＧｅ領域を有する
ｎ型ＳＢＭＯＳにおいては、ソース側の金属電極からチ
ャネルヘの電子の注入確率が増大するので、ＳｉＧｅに
よる短チャネル耐性を保持したままドレイン電流の増大
を実現することができる。
【００２７】また、フェルミ・レベルがシリコンのエネ
ルギー・バンドギャップ中央よりも伝導帯にシフトした
金属電極を用いることにより、ＳｉＧｅ領域を有するｐ
型ＳＢＭＯＳにおいては、電子にとってのバリアが低下
することにより基板の多数キャリアである電子の空乏化
が抑側されるので、短チャネル効果が抑制される。さら
に、電子にとってのバリアが低下することにより増大す
るドレイン／基板間の電子によるリーク電流は、その空
乏層が金属電極を包む位置に形成されたドレイン側の拡
散層によって抑制される。
ルギー・バンドギャップ中央よりも伝導帯にシフトした
金属電極を用いることにより、ＳｉＧｅ領域を有するｐ
型ＳＢＭＯＳにおいては、電子にとってのバリアが低下
することにより基板の多数キャリアである電子の空乏化
が抑側されるので、短チャネル効果が抑制される。さら
に、電子にとってのバリアが低下することにより増大す
るドレイン／基板間の電子によるリーク電流は、その空
乏層が金属電極を包む位置に形成されたドレイン側の拡
散層によって抑制される。
【００２８】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２９】［第１実施形態］図１は、本発明の第１実
施形態に係わるショットキー・バリアＭＯＳＦＥＴ（Ｓ
ＢＭＯＳＦＥＴ）の構造を示す断面図である。
施形態に係わるショットキー・バリアＭＯＳＦＥＴ（Ｓ
ＢＭＯＳＦＥＴ）の構造を示す断面図である。
【００３０】ｐ型のＳｉ基板１１の表面上に選択的に、
ドレイン・シリサイド１２及びソース・シリサイド１３
が形成されている。露出するＳｉ基板１１上にゲート酸
化膜１４を介してゲート電極１５が形成されている。ゲ
ート電極１５は、ゲート酸化膜１４上に形成されたゲー
ト・多結晶シリコン１５1 と、ゲート・多結晶シリコン
１５1 の表面に形成されたゲート・シリサイド１５2 と
から構成されている。ゲート電極１５の側部に側壁酸化
膜１６が形成されている。
ドレイン・シリサイド１２及びソース・シリサイド１３
が形成されている。露出するＳｉ基板１１上にゲート酸
化膜１４を介してゲート電極１５が形成されている。ゲ
ート電極１５は、ゲート酸化膜１４上に形成されたゲー
ト・多結晶シリコン１５1 と、ゲート・多結晶シリコン
１５1 の表面に形成されたゲート・シリサイド１５2 と
から構成されている。ゲート電極１５の側部に側壁酸化
膜１６が形成されている。
【００３１】ドレイン・シリサイド１２及びソース・シ
リサイド１３の下面に、ゲート電極１５側の端から距離
Ｌd 離れて、ｎ+ 型のドレイン拡散層１７及びソース拡
散層１８が形成されている。ドレイン・シリサイド１２
及びソース・シリサイド１３上に、それぞれドレイン電
極１９及びソース電極２０が形成されている。
リサイド１３の下面に、ゲート電極１５側の端から距離
Ｌd 離れて、ｎ+ 型のドレイン拡散層１７及びソース拡
散層１８が形成されている。ドレイン・シリサイド１２
及びソース・シリサイド１３上に、それぞれドレイン電
極１９及びソース電極２０が形成されている。
【００３２】このトランジスタは、ｎ+ 型のドレイン拡
散層１７及びソース拡散層１８とｐ型のＳｉ基板１１と
のｐｎ接合によって形成される空乏層がドレイン及びソ
ース・シリサイド１２，１３を包み込むことによって、
リーク電流が抑制される。
散層１７及びソース拡散層１８とｐ型のＳｉ基板１１と
のｐｎ接合によって形成される空乏層がドレイン及びソ
ース・シリサイド１２，１３を包み込むことによって、
リーク電流が抑制される。
【００３３】なお、ドレイン拡散層１７から広がる空乏
層の長さは、基板１１の濃度、ドレイン拡散層１２の濃
度及びドレイン電圧Ｖd によって規定される。上述した
ように、空乏層はドレイン・シリサイド１２を包む必要
があるので、距離Ｌd は、次式のＸdep と同じかＸdep
よりも小さく設定しなければならない。
層の長さは、基板１１の濃度、ドレイン拡散層１２の濃
度及びドレイン電圧Ｖd によって規定される。上述した
ように、空乏層はドレイン・シリサイド１２を包む必要
があるので、距離Ｌd は、次式のＸdep と同じかＸdep
よりも小さく設定しなければならない。
【００３４】Ｘdep ＝｛２×ε／ｑ×（Ｎa ＋Ｎd ）／
Ｎa ／Ｎd ×Ｖbi＋Ｖd ）｝1/2 ここで、εは基板１１の誘電率、ｑは単位素電荷、Ｎa
は基板濃度、Ｎd はドレイン拡散層１７の最大濃度、Ｖ
biはビルトイン電位である。なお、ビルトイン電位Ｖbi
は次式で与えられる。
Ｎa ／Ｎd ×Ｖbi＋Ｖd ）｝1/2 ここで、εは基板１１の誘電率、ｑは単位素電荷、Ｎa
は基板濃度、Ｎd はドレイン拡散層１７の最大濃度、Ｖ
biはビルトイン電位である。なお、ビルトイン電位Ｖbi
は次式で与えられる。
【００３５】 Ｖbi＝ｋ×Ｔ／ｑ×ｌｎ（Ｎa ×Ｎd ／ｎi 2 ） ここで、ｋはボルツマン定数、Ｔは温度、ｎi は真性キ
ャリア濃度である。
ャリア濃度である。
【００３６】次に、図２の工程断面図を用いて、図１の
ＳＢＭＯＳＦＥＴの製造工程について説明する。
ＳＢＭＯＳＦＥＴの製造工程について説明する。
【００３７】先ず、ｐ型のＳｉ基板１１を熱酸化し、そ
の表面にゲート酸化膜１４を形成する。そして、多結晶
シリコンを全面に堆積した後、三塩化燐酸ガスを用いて
燐を多結晶シリコンに導入し、ｎ型のゲート・多結晶シ
リコン１５1 を形成する（図２（ａ））。次いで、反応
性イオン・エッチングによってゲート形状のゲート酸化
膜１４とゲート・多結晶シリコン１５1 を成形する（図
２（ｂ））。
の表面にゲート酸化膜１４を形成する。そして、多結晶
シリコンを全面に堆積した後、三塩化燐酸ガスを用いて
燐を多結晶シリコンに導入し、ｎ型のゲート・多結晶シ
リコン１５1 を形成する（図２（ａ））。次いで、反応
性イオン・エッチングによってゲート形状のゲート酸化
膜１４とゲート・多結晶シリコン１５1 を成形する（図
２（ｂ））。
【００３８】次いで、全面にチタンを堆積した後加熱
し、Ｓｉ基板１１の表面にドレイン・シリサイド１２及
びソース・シリサイド１３を、ゲート・多結晶シリコン
１５1の表面にゲート・シリサイド１５2 を形成する
（図２（ｃ））。次いで、化学真空蒸着法を用いてシリ
コン酸化膜を堆積した後、ＣＤＥ（Chemical Dry Etchi
ng）を用いてシリコン酸化膜をエッチングして側壁酸化
膜１６を形成する（図２（ｄ））。次いで、ゲート電極
１５及び側壁酸化膜１６をマスクとしてヒ素をイオン注
入した後、アニールする事によってＳｉ基板１１内にド
レイン拡散層１７とドレイン拡散層１８を形成する（図
２（ｅ））。
し、Ｓｉ基板１１の表面にドレイン・シリサイド１２及
びソース・シリサイド１３を、ゲート・多結晶シリコン
１５1の表面にゲート・シリサイド１５2 を形成する
（図２（ｃ））。次いで、化学真空蒸着法を用いてシリ
コン酸化膜を堆積した後、ＣＤＥ（Chemical Dry Etchi
ng）を用いてシリコン酸化膜をエッチングして側壁酸化
膜１６を形成する（図２（ｄ））。次いで、ゲート電極
１５及び側壁酸化膜１６をマスクとしてヒ素をイオン注
入した後、アニールする事によってＳｉ基板１１内にド
レイン拡散層１７とドレイン拡散層１８を形成する（図
２（ｅ））。
【００３９】なお、図３に示すように、ＳＯＩ基板３０
を用いても良い。従来のＳＢＭＯＳＦＥＴにＳＯＩ基板
３０を用いると、酸化膜層３２によって支持基板３１と
半導体層３３とが絶縁されているので、本質的にドレイ
ン拡散層１７と支持基板３１との間のリークはない。し
かし、オフ時のソース／ドレイン間のリーク電流が問題
となる。本発明によれば、ＳＢＭＯＳＦＥＴにＳＯＩ基
板を用いた場合のソース／ドレイン間のリークが抑制さ
れる。
を用いても良い。従来のＳＢＭＯＳＦＥＴにＳＯＩ基板
３０を用いると、酸化膜層３２によって支持基板３１と
半導体層３３とが絶縁されているので、本質的にドレイ
ン拡散層１７と支持基板３１との間のリークはない。し
かし、オフ時のソース／ドレイン間のリーク電流が問題
となる。本発明によれば、ＳＢＭＯＳＦＥＴにＳＯＩ基
板を用いた場合のソース／ドレイン間のリークが抑制さ
れる。
【００４０】［第２実施形態］図４は、本発明の第２実
施形態に係わるＳＢＭＯＳＦＥＴの構成を示す図であ
る。図４（ａ）は平面図、図４（ｂ）はＢ−Ｂ’部の断
面図である。なお、図４において図３と同一な部分には
同一符号を付し、その詳しい説明を省略する。
施形態に係わるＳＢＭＯＳＦＥＴの構成を示す図であ
る。図４（ａ）は平面図、図４（ｂ）はＢ−Ｂ’部の断
面図である。なお、図４において図３と同一な部分には
同一符号を付し、その詳しい説明を省略する。
【００４１】本実施形態の特徴は、ＳＢＭＯＳＦＥＴを
絶縁分離するフィールド酸化膜４１と隔てた領域に、ボ
ディ電極拡散層４４，ボディ・シリサイド４２上にボデ
ィ電極４３が形成されていることである。
絶縁分離するフィールド酸化膜４１と隔てた領域に、ボ
ディ電極拡散層４４，ボディ・シリサイド４２上にボデ
ィ電極４３が形成されていることである。
【００４２】上記構成によって、半導体層３３の電位を
制御している。すなわち、図４（ｂ）の断面図に示され
ているように、半導体層３３の電位を、半導体層３３に
隣接するボディ電極拡散層４４上のボディ電極４３に印
加する電位によって制御する。例えば、ゲート電極１５
とボディ電極４３の電位を同じにすることにより、高速
なカットオフ特性を得ることができる。
制御している。すなわち、図４（ｂ）の断面図に示され
ているように、半導体層３３の電位を、半導体層３３に
隣接するボディ電極拡散層４４上のボディ電極４３に印
加する電位によって制御する。例えば、ゲート電極１５
とボディ電極４３の電位を同じにすることにより、高速
なカットオフ特性を得ることができる。
【００４３】なお、図４（ａ）のＡ−Ａ’部における断
面に関しては、図３に示したトランジスタと同様であ
る。
面に関しては、図３に示したトランジスタと同様であ
る。
【００４４】本実施形態によれば、ソース及びドレイン
拡散層の空乏層が、半導体層３３に広がる現象が抑制さ
れているので、ボディ電極４３の電位の半導体層３３に
対する制御性が向上する。
拡散層の空乏層が、半導体層３３に広がる現象が抑制さ
れているので、ボディ電極４３の電位の半導体層３３に
対する制御性が向上する。
【００４５】［第３実施形態］本実施形態では、しきい
値を調整するためにチャネル領域にドレイン・ソース拡
散層と同導電型の不純物層を形成した埋め込みチャネル
型のトランジスタに適用した形態について説明する。
値を調整するためにチャネル領域にドレイン・ソース拡
散層と同導電型の不純物層を形成した埋め込みチャネル
型のトランジスタに適用した形態について説明する。
【００４６】図５は、本発明の第３実施形態に係わるＳ
ＢＭＯＳＦＥＴの構造を示す断面図である。なお、図５
において、図１と同一な部分については同一符号を付
し、その説明を省略する。
ＢＭＯＳＦＥＴの構造を示す断面図である。なお、図５
において、図１と同一な部分については同一符号を付
し、その説明を省略する。
【００４７】凸部を有するｎ型Ｓｉ基板５１の凸部の底
部にｐ型の埋め込みチャネル層５２が形成されている。
そして、Ｓｉ基板５１の凸部の側面及び凸部の頭頂部以
外の表面に選択的にドレイン・シリサイド１２及びソー
ス・シリサイド１３が形成されている。Ｓｉ基板５１の
凸部の頭頂部にゲート酸化膜１４を介してゲート電極１
５が形成されている。ゲート電極１５はゲート・多結晶
シリコン１５1 とゲート・シリサイド１５2 とから構成
されている。
部にｐ型の埋め込みチャネル層５２が形成されている。
そして、Ｓｉ基板５１の凸部の側面及び凸部の頭頂部以
外の表面に選択的にドレイン・シリサイド１２及びソー
ス・シリサイド１３が形成されている。Ｓｉ基板５１の
凸部の頭頂部にゲート酸化膜１４を介してゲート電極１
５が形成されている。ゲート電極１５はゲート・多結晶
シリコン１５1 とゲート・シリサイド１５2 とから構成
されている。
【００４８】ドレイン・シリサイド１２及びソース・シ
リサイド１３の下面に、ゲート電極１５側の端から距離
Ｌd 離れて、ｐ+ 型のドレイン拡散層５３及びソース拡
散層５４が形成されている。ドレイン・シリサイド１２
及びソース・シリサイド１３上に、それぞれドレイン電
極１９及びソース電極２０が形成されている。
リサイド１３の下面に、ゲート電極１５側の端から距離
Ｌd 離れて、ｐ+ 型のドレイン拡散層５３及びソース拡
散層５４が形成されている。ドレイン・シリサイド１２
及びソース・シリサイド１３上に、それぞれドレイン電
極１９及びソース電極２０が形成されている。
【００４９】次に、図６の工程断面図を用いて図５のＳ
ＢＭＯＳＦＥＴの製造工程を説明する。
ＢＭＯＳＦＥＴの製造工程を説明する。
【００５０】先ず、ｎ型のＳｉ基板５１にホウ素をイオ
ン注入して、Ｓｉ基板５１の内部にｐ型の埋め込みチャ
ネル領域５２を形成する。そして、熱酸化によって、露
出するｎ型基板５１の表面にゲート酸化膜１４を形成す
る。次いで、全面に多結晶シリコンを堆積した後、三塩
化燐酸ガスを用いて燐を多結晶シリコンに導入し、ｎ型
のゲート・多結晶シリコン１５1 を形成する（図６
（ａ））。
ン注入して、Ｓｉ基板５１の内部にｐ型の埋め込みチャ
ネル領域５２を形成する。そして、熱酸化によって、露
出するｎ型基板５１の表面にゲート酸化膜１４を形成す
る。次いで、全面に多結晶シリコンを堆積した後、三塩
化燐酸ガスを用いて燐を多結晶シリコンに導入し、ｎ型
のゲート・多結晶シリコン１５1 を形成する（図６
（ａ））。
【００５１】次いで、反応性イオン・エッチング法を用
いてゲート酸化膜１４とゲート・多結晶シリコン１５1
及びＳｉ基板５１をパターニングし、埋め込みチャネル
領域５２の下部のＳｉ基板５１が露出するまでエッチン
グする（図６（ｂ））。
いてゲート酸化膜１４とゲート・多結晶シリコン１５1
及びＳｉ基板５１をパターニングし、埋め込みチャネル
領域５２の下部のＳｉ基板５１が露出するまでエッチン
グする（図６（ｂ））。
【００５２】次いで、全面にチタンを堆積した後、加熱
してドレイン・シリサイド１２，ソース・シリサイド１
３及びゲート・シリサイド１５2 を形成する（図６
（ｃ））。次いで、化学真空蒸着法を用いてシリコン酸
化膜を堆積した後、ＣＤＥを用いてシリコン酸化膜をエ
ッチングし側壁酸化膜１６を形成する（図６（ｄ））。
してドレイン・シリサイド１２，ソース・シリサイド１
３及びゲート・シリサイド１５2 を形成する（図６
（ｃ））。次いで、化学真空蒸着法を用いてシリコン酸
化膜を堆積した後、ＣＤＥを用いてシリコン酸化膜をエ
ッチングし側壁酸化膜１６を形成する（図６（ｄ））。
【００５３】次いで、Ｓｉ基板５１の表面にホウ素をイ
オン注入した後、アニールしてドレイン拡散層５３とソ
ース拡散層５４を形成する（図６（ｅ））。その後、全
面に電極材を堆積した後、パターニングすることによっ
てドレイン電極１９及びソース電極２０を形成し、図５
に示したＳＢＭＯＳＦＥＴが形成される。
オン注入した後、アニールしてドレイン拡散層５３とソ
ース拡散層５４を形成する（図６（ｅ））。その後、全
面に電極材を堆積した後、パターニングすることによっ
てドレイン電極１９及びソース電極２０を形成し、図５
に示したＳＢＭＯＳＦＥＴが形成される。
【００５４】なお、図７に示すように、半導体基板とし
てＳＯＩ基板７０を用いる事も可能である。ＳＯＩ基板
７０を用いると酸化膜層７２によって支持基板７１と半
導体層７３とが絶縁されているので、本質的にドレイン
／基板間のリークがなくなるだけでなく、オフ時のソー
ス／ドレイン間のリークが抑制される。
てＳＯＩ基板７０を用いる事も可能である。ＳＯＩ基板
７０を用いると酸化膜層７２によって支持基板７１と半
導体層７３とが絶縁されているので、本質的にドレイン
／基板間のリークがなくなるだけでなく、オフ時のソー
ス／ドレイン間のリークが抑制される。
【００５５】［第４実施形態］第３実施形態のＳＢＭＯ
ＳＦＥＴは、ゲート・シリサイド１５2 ，ドレイン・シ
リサイド１２，ソース・シリサイド１３を形成する際、
ゲート酸化膜１４の側面がわずかにシリサイド化して、
ゲート・シリサイド１５2 とソース及びドレイン・シリ
サイド１２，１３が電気的にショートする場合がある。
この現象をブリッジングと呼ぶ。
ＳＦＥＴは、ゲート・シリサイド１５2 ，ドレイン・シ
リサイド１２，ソース・シリサイド１３を形成する際、
ゲート酸化膜１４の側面がわずかにシリサイド化して、
ゲート・シリサイド１５2 とソース及びドレイン・シリ
サイド１２，１３が電気的にショートする場合がある。
この現象をブリッジングと呼ぶ。
【００５６】そこで、ゲート・シリサイド１５1 とソー
ス及びドレイン・シリサイド１２，１３が電気的にショ
ートすることを防止する構造について説明する。
ス及びドレイン・シリサイド１２，１３が電気的にショ
ートすることを防止する構造について説明する。
【００５７】図８は、本発明の第４実施形態に係わるＳ
ＢＭＯＳＦＥＴの構成を示す断面図である。図８におい
て、図５と同一な部分には同一符号を付し、その説明を
省略する。
ＢＭＯＳＦＥＴの構成を示す断面図である。図８におい
て、図５と同一な部分には同一符号を付し、その説明を
省略する。
【００５８】本実施形態の特徴は、ゲート・シリサイド
１５2 がゲート・多結晶シリコン１５1 の上面のみに形
成されており、ゲート・多結晶シリコン１５1 の側面に
は形成されていないことである。そして、ゲート電極１
５の側部に第１側壁絶縁膜８１が形成され、第１側壁絶
縁膜８１及びＳｉ基板５１の凸部の側部に第２側壁絶縁
膜８２が形成されていることである。
１５2 がゲート・多結晶シリコン１５1 の上面のみに形
成されており、ゲート・多結晶シリコン１５1 の側面に
は形成されていないことである。そして、ゲート電極１
５の側部に第１側壁絶縁膜８１が形成され、第１側壁絶
縁膜８１及びＳｉ基板５１の凸部の側部に第２側壁絶縁
膜８２が形成されていることである。
【００５９】本実施形態のトランジスタにおいては、ゲ
ート・シリサイド１５2 ，ソース・シリサイド１３及び
ドレイン・シリサイド１２が離れて形成されているの
で、ブリッジングの恐れはない。
ート・シリサイド１５2 ，ソース・シリサイド１３及び
ドレイン・シリサイド１２が離れて形成されているの
で、ブリッジングの恐れはない。
【００６０】次に、図９の工程断面図を用いて本実施形
態のＳＢＭＯＳＦＥＴの製造工程を説明する。
態のＳＢＭＯＳＦＥＴの製造工程を説明する。
【００６１】先ず、第３実施形態と同様にｎ型Ｓｉ基板
５１の内部に埋め込みチャネル領域５２を形成した後、
ゲート酸化膜１４及びｎ型のゲート・多結晶シリコン１
５1を形成する。そして、熱酸化によって、ゲート・多
結晶シリコン１５1 の表面にシリコン酸化膜８３を形成
した後、反応性イオン・エッチングによってシリコン酸
化膜８３，ｎ型多結晶シリコン１５1 及びゲート酸化膜
１４をゲート形状にパターニングする。そして、化学真
空蒸着法を用いてシリコン酸化膜を堆積した後、ＣＤＥ
法を用いてシリコン酸化膜をエッチングして第１側壁絶
縁膜８１を形成する（図９（ａ））。
５１の内部に埋め込みチャネル領域５２を形成した後、
ゲート酸化膜１４及びｎ型のゲート・多結晶シリコン１
５1を形成する。そして、熱酸化によって、ゲート・多
結晶シリコン１５1 の表面にシリコン酸化膜８３を形成
した後、反応性イオン・エッチングによってシリコン酸
化膜８３，ｎ型多結晶シリコン１５1 及びゲート酸化膜
１４をゲート形状にパターニングする。そして、化学真
空蒸着法を用いてシリコン酸化膜を堆積した後、ＣＤＥ
法を用いてシリコン酸化膜をエッチングして第１側壁絶
縁膜８１を形成する（図９（ａ））。
【００６２】次いで、シリコン酸化膜８３と第１側壁酸
化膜８１をマスクとして用いて、ｎ型基板５１をエッチ
ングし、埋め込みチャネル領域５２下のＳｉ基板５１を
露出させる（図９（ｂ））。次いで、シリコン酸化膜８
３をエッチングによって選択的に除去する。そして、全
面にチタンを堆積した後、加熱してドレイン・シリサイ
ド１２とソース・シリサイド１３とゲート・シリサイド
１５2 を形成する（図９（ｃ））。この際、ドレイン・
シリサイド１２とソース・シリサイド１３は、ゲート酸
化膜１４の端に到達する厚さまでシリサイド工程を行
う。
化膜８１をマスクとして用いて、ｎ型基板５１をエッチ
ングし、埋め込みチャネル領域５２下のＳｉ基板５１を
露出させる（図９（ｂ））。次いで、シリコン酸化膜８
３をエッチングによって選択的に除去する。そして、全
面にチタンを堆積した後、加熱してドレイン・シリサイ
ド１２とソース・シリサイド１３とゲート・シリサイド
１５2 を形成する（図９（ｃ））。この際、ドレイン・
シリサイド１２とソース・シリサイド１３は、ゲート酸
化膜１４の端に到達する厚さまでシリサイド工程を行
う。
【００６３】次いで、化学真空蒸着法を用いてシリコン
酸化膜を堆積した後、ＣＤＥを用いてシリコン酸化膜を
エッチングし第２側壁絶縁膜８２を形成する（図９
（ｄ））。次いで、ホウ素をイオン注入した後、アニー
ルしてドレイン拡散層５３及びソース拡散層５４を形成
する（図９（ｅ））。その後、全面に電極材を堆積した
後、パターニングすることによってドレイン電極１９及
びソース電極２０を形成し、図８に示したＳＢＭＯＳＦ
ＥＴが形成される。
酸化膜を堆積した後、ＣＤＥを用いてシリコン酸化膜を
エッチングし第２側壁絶縁膜８２を形成する（図９
（ｄ））。次いで、ホウ素をイオン注入した後、アニー
ルしてドレイン拡散層５３及びソース拡散層５４を形成
する（図９（ｅ））。その後、全面に電極材を堆積した
後、パターニングすることによってドレイン電極１９及
びソース電極２０を形成し、図８に示したＳＢＭＯＳＦ
ＥＴが形成される。
【００６４】また、図１０の断面図に示すように、Ｓｉ
基板の代わりにＳＯＩ基板７０を用いることも可能であ
る。酸化膜層７２によって支持基板７１と半導体層７３
とが絶縁されているので、本質的にドレイン／基板間の
リークはない。
基板の代わりにＳＯＩ基板７０を用いることも可能であ
る。酸化膜層７２によって支持基板７１と半導体層７３
とが絶縁されているので、本質的にドレイン／基板間の
リークはない。
【００６５】［第５実施形態］図１１は、本発明の第５
実施形態に係わるＳＢＭＯＳＦＥＴの構造を示す図であ
る。図１１（ａ）は平面図、図１１（ｂ）は図１１
（ａ）のＤ−Ｄ’部の断面図である。Ｃ−Ｃ’部におけ
る断面に関しては、図１０に示したトランジスタと同様
の構造である。図１１において、図４，５と同一な部分
には同一符号を付しその説明を省略する。
実施形態に係わるＳＢＭＯＳＦＥＴの構造を示す図であ
る。図１１（ａ）は平面図、図１１（ｂ）は図１１
（ａ）のＤ−Ｄ’部の断面図である。Ｃ−Ｃ’部におけ
る断面に関しては、図１０に示したトランジスタと同様
の構造である。図１１において、図４，５と同一な部分
には同一符号を付しその説明を省略する。
【００６６】図１０のＳＢＭＯＳＦＥＴとの差異は、半
導体層７３の電位を制御することにある。すなわち、図
１１（ｂ）に示すように、半導体層７３の電位を、半導
体層７３に隣接するボディ電極拡散層４４上のボディ電
極４３によって制御する。
導体層７３の電位を制御することにある。すなわち、図
１１（ｂ）に示すように、半導体層７３の電位を、半導
体層７３に隣接するボディ電極拡散層４４上のボディ電
極４３によって制御する。
【００６７】例えば、ゲート電極１５とボディ電極４３
の電位を同じにすることにより、高速なスイッチング特
性を得ることができる。
の電位を同じにすることにより、高速なスイッチング特
性を得ることができる。
【００６８】また、ブリッジング対策をしたＳＢＭＯＳ
ＦＥＴに対しても本実施形態と同様にボディ制御型のＳ
ＯＩ構造を適用することも可能である。
ＦＥＴに対しても本実施形態と同様にボディ制御型のＳ
ＯＩ構造を適用することも可能である。
【００６９】［第６実施形態］ところで、上述したＳＢ
ＭＯＳＦＥＴは、短チャネル効果の発生及びリーク電流
を抑制することができるが、ドレイン電流が小さいとい
う問題がある。そこで、以下の実施形態では、短チャネ
ル効果の発生及びリーク電流を抑制しつつ、ドレイン電
流の増大を図り得るＳＢＭＯＳＦＥＴについて説明す
る。
ＭＯＳＦＥＴは、短チャネル効果の発生及びリーク電流
を抑制することができるが、ドレイン電流が小さいとい
う問題がある。そこで、以下の実施形態では、短チャネ
ル効果の発生及びリーク電流を抑制しつつ、ドレイン電
流の増大を図り得るＳＢＭＯＳＦＥＴについて説明す
る。
【００７０】図１２は、本発明の第６実施形態に係わる
ＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図
１と同一な部分には同一符号を付し、その詳細な説明を
省略する。ｐ型のシリコン基板１１にゲート酸化膜１４
を介してゲート電極１５が形成され、そのゲート電極１
５の両側にドレイン・シリサイド（ドレイン・ショット
キー電極）６とソース・シリサイド（ソース・ショット
キー電極）１３とが形成されている。ソース・シリサイ
ド１３とシリコン基板１１との界面にはｎ+ 型のソース
拡散層１８が形成され、ドレイン・シリサイド１２はｎ
+ 型のドレイン拡散層５が形成する空乏層によって内包
されている。
ＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図
１と同一な部分には同一符号を付し、その詳細な説明を
省略する。ｐ型のシリコン基板１１にゲート酸化膜１４
を介してゲート電極１５が形成され、そのゲート電極１
５の両側にドレイン・シリサイド（ドレイン・ショット
キー電極）６とソース・シリサイド（ソース・ショット
キー電極）１３とが形成されている。ソース・シリサイ
ド１３とシリコン基板１１との界面にはｎ+ 型のソース
拡散層１８が形成され、ドレイン・シリサイド１２はｎ
+ 型のドレイン拡散層５が形成する空乏層によって内包
されている。
【００７１】本構造のＳＢＭＯＳＦＥＴは、ソース拡散
層１８がソース・シリサイド１３を包むため、金属／半
導体界面のトンネルバリアの形状が急峻になるのでキャ
リアのトンネル確率が増大するので、ショットキー・バ
リアによる抵抗が大幅に減少し、従来のＳＢＭＯＳＦＥ
Ｔに比してドレイン電流が増大する。また、ドレイン拡
散層１７がゲート電極１５から離れ、且つその空乏層が
ドレイン・シリサイド１２を包む位置に形成されるの
で、従来のＭＯＳＦＥＴよりも高い短チャネル耐性を保
持したまま、従来のＳＢＭＯＳよりも低いドレイン／基
板リーク電流を実現できる。
層１８がソース・シリサイド１３を包むため、金属／半
導体界面のトンネルバリアの形状が急峻になるのでキャ
リアのトンネル確率が増大するので、ショットキー・バ
リアによる抵抗が大幅に減少し、従来のＳＢＭＯＳＦＥ
Ｔに比してドレイン電流が増大する。また、ドレイン拡
散層１７がゲート電極１５から離れ、且つその空乏層が
ドレイン・シリサイド１２を包む位置に形成されるの
で、従来のＭＯＳＦＥＴよりも高い短チャネル耐性を保
持したまま、従来のＳＢＭＯＳよりも低いドレイン／基
板リーク電流を実現できる。
【００７２】次に、図１３を用いて図１２に示すＳＢＭ
ＯＳＦＥＴの製造工程を説明する。図１３は、本発明の
第６実施形態に係わるＳＢＭＯＳＦＥＴの製造工程を示
す工程断面図である。
ＯＳＦＥＴの製造工程を説明する。図１３は、本発明の
第６実施形態に係わるＳＢＭＯＳＦＥＴの製造工程を示
す工程断面図である。
【００７３】先ず、図１３（ａ）に示すように、ｐ型シ
リコン基板１１の表面熱酸化によってゲート酸化膜１４
を形成した後、ゲート・多結晶シリコン１５1 を堆積
し、ゲート・多結晶シリコン１５1 上にレジスト９１を
塗布する（図１３（ａ））。次いで、図１３（ｂ）に示
すように、リソグラフィ技術を用いてレジスト９１をパ
ターニングする。
リコン基板１１の表面熱酸化によってゲート酸化膜１４
を形成した後、ゲート・多結晶シリコン１５1 を堆積
し、ゲート・多結晶シリコン１５1 上にレジスト９１を
塗布する（図１３（ａ））。次いで、図１３（ｂ）に示
すように、リソグラフィ技術を用いてレジスト９１をパ
ターニングする。
【００７４】次いで、図１３（ｃ）に示すように、パタ
ーニングされたレジスト９１をマスクとして、ゲート・
多結晶シリコン１５1 とゲート酸化膜１４に対してＲＩ
Ｅ（反応性イオン・エッチング）を施した後、レジスト
９１を除去する。
ーニングされたレジスト９１をマスクとして、ゲート・
多結晶シリコン１５1 とゲート酸化膜１４に対してＲＩ
Ｅ（反応性イオン・エッチング）を施した後、レジスト
９１を除去する。
【００７５】次いで、図１３（ｄ）に示すように、砒素
をソースが形成される側から斜めイオン注入し、ＲＴＡ
（Rapid Thermal Anneal）によってｎ+ 型のソース拡散
層１８とドレイン拡散層１７を形成する。ソース側から
斜めイオン注入を行うことによって、ソース拡散層１８
の端はゲート・多結晶シリコン１５1 の下方に形成さ
れ、ドレイン拡散層１７の端はゲート・多結晶シリコン
１５1 の端から離れて形成される。
をソースが形成される側から斜めイオン注入し、ＲＴＡ
（Rapid Thermal Anneal）によってｎ+ 型のソース拡散
層１８とドレイン拡散層１７を形成する。ソース側から
斜めイオン注入を行うことによって、ソース拡散層１８
の端はゲート・多結晶シリコン１５1 の下方に形成さ
れ、ドレイン拡散層１７の端はゲート・多結晶シリコン
１５1 の端から離れて形成される。
【００７６】次いで、図１３（ｅ）に示すように、チタ
ンを堆積した後、ＲＴＡによってソース・シリサイド１
３とドレイン・シリサイド１２とゲート・シリサイド１
５2を形成し、未反応のチタンを除去する（図１３
（ｅ））。
ンを堆積した後、ＲＴＡによってソース・シリサイド１
３とドレイン・シリサイド１２とゲート・シリサイド１
５2を形成し、未反応のチタンを除去する（図１３
（ｅ））。
【００７７】以上示したように、ソース側から斜めイオ
ン注入をおこなうことによって、ソース拡散層１８がソ
ース・シリサイド１３とシリコン基板１１との界面に形
成され、ドレイン拡散層１７の端はゲート電極１５側の
ドレイン・シリサイド１２端から離れて形成された構造
のＳＢＭＯＳＦＥＴを１回のイオン注入でおこなうこと
ができる。
ン注入をおこなうことによって、ソース拡散層１８がソ
ース・シリサイド１３とシリコン基板１１との界面に形
成され、ドレイン拡散層１７の端はゲート電極１５側の
ドレイン・シリサイド１２端から離れて形成された構造
のＳＢＭＯＳＦＥＴを１回のイオン注入でおこなうこと
ができる。
【００７８】なお、本実施形態はｎ型ＳＢＭＯＳＦＥＴ
について示したが、ｐ型ＳＢＭＯＳＦＥＴであってもよ
い。
について示したが、ｐ型ＳＢＭＯＳＦＥＴであってもよ
い。
【００７９】［第７実施形態］図１４は、本発明の第７
実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図
である。ｐ型のＳｉ基板１１の表面上に選択的に、ドレ
イン・シリサイド１２及びソース・シリサイド１３が形
成されている。露出するＳｉ基板１１上にゲート酸化膜
１４を介してゲート電極１５が形成されている。ゲート
電極１５は、ゲート酸化膜１４上に形成されたゲート・
多結晶シリコン１５1 と、ゲート・多結晶シリコン１５
1 の表面に形成されたゲート・シリサイド１５2 とから
構成されている。
実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図
である。ｐ型のＳｉ基板１１の表面上に選択的に、ドレ
イン・シリサイド１２及びソース・シリサイド１３が形
成されている。露出するＳｉ基板１１上にゲート酸化膜
１４を介してゲート電極１５が形成されている。ゲート
電極１５は、ゲート酸化膜１４上に形成されたゲート・
多結晶シリコン１５1 と、ゲート・多結晶シリコン１５
1 の表面に形成されたゲート・シリサイド１５2 とから
構成されている。
【００８０】Ｓｉ基板１１とドレイン・シリサイド１２
及びソース・シリサイド１３の界面に、それぞれドレイ
ン・ＳｉＧｅ領域（変調領域）１０１及びドレインＳｉ
Ｇｅ領域（変調領域）１０２がそれぞれ形成され、シリ
サイド１２，１３がＳｉＧｅ領域１０１，１０２によっ
て内包されている。ドレイン・シリサイド１２及びソー
ス・シリサイド１３上に、それぞれドレイン電極１９及
びソース電極２０が形成されている。
及びソース・シリサイド１３の界面に、それぞれドレイ
ン・ＳｉＧｅ領域（変調領域）１０１及びドレインＳｉ
Ｇｅ領域（変調領域）１０２がそれぞれ形成され、シリ
サイド１２，１３がＳｉＧｅ領域１０１，１０２によっ
て内包されている。ドレイン・シリサイド１２及びソー
ス・シリサイド１３上に、それぞれドレイン電極１９及
びソース電極２０が形成されている。
【００８１】本実施形態のＳＢＭＯＳＦＥＴにおいて
は、価電子帯端が変調され、正孔にとってのバリアが低
下するので、基板の多数キャリアである正孔の空乏化が
抑制される。その結果、短チャネル効果が抑側される。
は、価電子帯端が変調され、正孔にとってのバリアが低
下するので、基板の多数キャリアである正孔の空乏化が
抑制される。その結果、短チャネル効果が抑側される。
【００８２】［第８実施形態］図１５は、本発明の第８
実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図
である。なお、図１４と同一な部位には同一符号を付
し、その詳細な説明を省略する。
実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図
である。なお、図１４と同一な部位には同一符号を付
し、その詳細な説明を省略する。
【００８３】本実施形態のＳＢＭＯＳＦＥＴは、第７実
施形態と同様にＳｉＧｅ領域を有し、ソース・シリサイ
ド１３はソース拡散層１１２が形成する空乏層によって
内包されている。ドレイン・シリサイド１２はドレイン
拡散層１１１が形成する空乏層によって内包されてい
る。
施形態と同様にＳｉＧｅ領域を有し、ソース・シリサイ
ド１３はソース拡散層１１２が形成する空乏層によって
内包されている。ドレイン・シリサイド１２はドレイン
拡散層１１１が形成する空乏層によって内包されてい
る。
【００８４】本実施形態においては、ＳｉＧｅ領域１０
１，１０２において正孔にとってのバリアの低下によっ
て増大する正孔によるｐ型Ｓｉ基板１１へのリーク電流
が、その空乏層がドレイン・シリサイド１２を包む位置
に形成された拡散層によって抑側される。
１，１０２において正孔にとってのバリアの低下によっ
て増大する正孔によるｐ型Ｓｉ基板１１へのリーク電流
が、その空乏層がドレイン・シリサイド１２を包む位置
に形成された拡散層によって抑側される。
【００８５】次に、図１５に示したＳＢＭＯＳＦＥＴの
製造工程について説明する。図１６は、本発明の第８実
施形態に係わるＳＢＭＯＳＦＥＴの製造工程を示す工程
断面図である。
製造工程について説明する。図１６は、本発明の第８実
施形態に係わるＳＢＭＯＳＦＥＴの製造工程を示す工程
断面図である。
【００８６】先ず、図１６（ａ）に示すように、ｐ型シ
リコン基板１１の表面に熱酸化によってゲート酸化膜１
４を形成した後、ゲート・多結晶シリコン１５1 を堆積
し、ゲート・多結晶シリコン１５1 上にレジストを塗布
する。そして、リソグラフィ技術を用いてレジストをパ
ターニングする。そして、パターニングされたレジスト
をマスクとして、ゲート・多結晶シリコン１５1 とゲー
ト酸化膜１４に対してＲＩＥ（反応性イオン・エッチン
グ）を施した後、レジストを除去する。
リコン基板１１の表面に熱酸化によってゲート酸化膜１
４を形成した後、ゲート・多結晶シリコン１５1 を堆積
し、ゲート・多結晶シリコン１５1 上にレジストを塗布
する。そして、リソグラフィ技術を用いてレジストをパ
ターニングする。そして、パターニングされたレジスト
をマスクとして、ゲート・多結晶シリコン１５1 とゲー
ト酸化膜１４に対してＲＩＥ（反応性イオン・エッチン
グ）を施した後、レジストを除去する。
【００８７】次いで、図１６（ｂ）に示すように、ゲー
ト酸化膜１４をマスクとして、Ｇｅをイオン注入した
後、ＲＴＡによりソース・ＳｉＧｅ領域１０２とドレイ
ン・ＳｉＧｅ領域１０１を形成する。
ト酸化膜１４をマスクとして、Ｇｅをイオン注入した
後、ＲＴＡによりソース・ＳｉＧｅ領域１０２とドレイ
ン・ＳｉＧｅ領域１０１を形成する。
【００８８】次いで、図１６（ｃ）に示すように、全面
にシリコン酸化膜１２１を堆積する。次いで、図１６
（ｄ）に示すように、シリコン酸化膜１２１に対してＲ
ＩＥを行い、シリコン酸化膜１２１を多結晶シリコン１
５1 の側壁に残す。
にシリコン酸化膜１２１を堆積する。次いで、図１６
（ｄ）に示すように、シリコン酸化膜１２１に対してＲ
ＩＥを行い、シリコン酸化膜１２１を多結晶シリコン１
５1 の側壁に残す。
【００８９】次いで、図１６（ｅ）に示すように、多結
晶シリコン１５1 と側壁のシリコン酸化膜１４をマスク
として砒素をイオン注入した後、ＲＴＡを行うことによ
ってソース拡散層１１２とドレイン拡散層１１１を形成
する。
晶シリコン１５1 と側壁のシリコン酸化膜１４をマスク
として砒素をイオン注入した後、ＲＴＡを行うことによ
ってソース拡散層１１２とドレイン拡散層１１１を形成
する。
【００９０】次いで、図１６（ｆ）に示すように、多結
晶シリコン１５1 の側壁に形成されている側壁のシリコ
ン酸化膜１２１をＲＩＥにより除去する。次いで、図１
６（ｇ）に示すように、チタンを堆積した後、ＲＴＡを
行うことによってソース・シリサイド１３，ドレイン・
シリサイド１２及びゲート・シリサイド１５2 を形成
し、未反応のチタンを除去する。
晶シリコン１５1 の側壁に形成されている側壁のシリコ
ン酸化膜１２１をＲＩＥにより除去する。次いで、図１
６（ｇ）に示すように、チタンを堆積した後、ＲＴＡを
行うことによってソース・シリサイド１３，ドレイン・
シリサイド１２及びゲート・シリサイド１５2 を形成
し、未反応のチタンを除去する。
【００９１】なお、図１６（ｃ）〜図１６（ｆ）の工程
を省けば、第７実施形態の構造が実現される。
を省けば、第７実施形態の構造が実現される。
【００９２】［第９実施形態］図１７は、本発明の第９
実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図
である。なお、図１４と同一な部位には同一符号を付
し、その詳細な説明を省略する。
実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図
である。なお、図１４と同一な部位には同一符号を付
し、その詳細な説明を省略する。
【００９３】ｐ型シリコン基板１１の表面にＳｉＧｅ層
１３１が形成されている。ＳｉＧｅ層１３１上にゲート
酸化膜１４を介してゲート電極１５が形成され、そのゲ
ート電極３の両側にソース・シリサイド１３とドレイン
・シリサイド１２が形成されている。
１３１が形成されている。ＳｉＧｅ層１３１上にゲート
酸化膜１４を介してゲート電極１５が形成され、そのゲ
ート電極３の両側にソース・シリサイド１３とドレイン
・シリサイド１２が形成されている。
【００９４】本実施形態においては、価電子帯端が変調
され、正孔にとってのバリアが低下するので、基板の多
数キャリアである正孔の空乏化が抑制される。その結
果、短チャネル効果が抑制される。
され、正孔にとってのバリアが低下するので、基板の多
数キャリアである正孔の空乏化が抑制される。その結
果、短チャネル効果が抑制される。
【００９５】［第１０実施形態］図１８は、本発明の第
１０実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断
面図である。なお、図１７と同一な部位には同一符号を
付し、その詳細な説明を省略する。
１０実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断
面図である。なお、図１７と同一な部位には同一符号を
付し、その詳細な説明を省略する。
【００９６】本実施形態では、第９実施形態と同様にｐ
型Ｓｉ基板１１上にＳｉＧｅ層１３１が形成され、ソー
ス・シリサイド１３はソース拡散層１３３が形成する空
乏層によって内包される。ドレイン・シリサイド１２は
ドレイン拡散層１３２が形成する空乏層によって内包さ
れる。
型Ｓｉ基板１１上にＳｉＧｅ層１３１が形成され、ソー
ス・シリサイド１３はソース拡散層１３３が形成する空
乏層によって内包される。ドレイン・シリサイド１２は
ドレイン拡散層１３２が形成する空乏層によって内包さ
れる。
【００９７】本実施形態においては、ＳｉＧｅ層１３１
において正孔にとってのバリアが低下することにより増
大する正孔によるｐ型Ｓｉ基板１１へのリーク電流が、
その空乏層がドレイン・シリサイド１２を包む位置に形
成されたｎ+ 拡散層によって抑制される。
において正孔にとってのバリアが低下することにより増
大する正孔によるｐ型Ｓｉ基板１１へのリーク電流が、
その空乏層がドレイン・シリサイド１２を包む位置に形
成されたｎ+ 拡散層によって抑制される。
【００９８】［第１１実施形態］図１９は、本発明の第
１１実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断
面図である。なお、図１７と同一な部位には同一符号を
付し、その詳細な説明を省略する。
１１実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断
面図である。なお、図１７と同一な部位には同一符号を
付し、その詳細な説明を省略する。
【００９９】ｐ型シリコン基板１４１にゲート酸化膜１
４を介してゲート電極１５が形成され、そのゲート電極
１５の両側にソース・シリサイド１３とドレイン・シリ
サイド１２が形成されている。そして、ソース・シリサ
イド１３及びドレイン・シリサイド１２と基板１４１と
の界面にそれぞれ、ソース・ＳｉＧｅ領域１０２及びド
レイン・ＳｉＧｅ領域１０１が形成され、シリサイド１
２，１３がＳｉＧｅ領域１０１，１０２で内包されてい
る。
４を介してゲート電極１５が形成され、そのゲート電極
１５の両側にソース・シリサイド１３とドレイン・シリ
サイド１２が形成されている。そして、ソース・シリサ
イド１３及びドレイン・シリサイド１２と基板１４１と
の界面にそれぞれ、ソース・ＳｉＧｅ領域１０２及びド
レイン・ＳｉＧｅ領域１０１が形成され、シリサイド１
２，１３がＳｉＧｅ領域１０１，１０２で内包されてい
る。
【０１００】本実施形態においては、正孔にとってのバ
リアが低下するので、ソース・シリサイド１３からチャ
ネルヘの正孔の注入確率が増大し、ドレイン電流が増大
する。
リアが低下するので、ソース・シリサイド１３からチャ
ネルヘの正孔の注入確率が増大し、ドレイン電流が増大
する。
【０１０１】［第１２実施形態］図２０は、本発明の第
１２実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断
面図である。なお、図１９と同一な部位には同一符号を
付し、その詳細な説明を省略する。
１２実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断
面図である。なお、図１９と同一な部位には同一符号を
付し、その詳細な説明を省略する。
【０１０２】本実施形態では、第１１実施形態と同様に
ＳｉＧｅ領域１０１，１０２を有し、ソース・シリサイ
ド１３はｐ+ 型のソース拡散層１１２が形成する空乏層
によって内包される。ドレイン・シリサイド１２はｐ+
型のドレイン拡散層１１３が形成する空乏層によって内
包される、本実施形態においては、ｐ+ 拡散層による空
乏層がショットキー電極を包むことによって、電子によ
る基板へのリーク電流が抑制される。
ＳｉＧｅ領域１０１，１０２を有し、ソース・シリサイ
ド１３はｐ+ 型のソース拡散層１１２が形成する空乏層
によって内包される。ドレイン・シリサイド１２はｐ+
型のドレイン拡散層１１３が形成する空乏層によって内
包される、本実施形態においては、ｐ+ 拡散層による空
乏層がショットキー電極を包むことによって、電子によ
る基板へのリーク電流が抑制される。
【０１０３】［第１３施形態］図２１は、本発明の第１
３実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面
図である。なお、図１９と同一な部位には同一符号を付
し、その詳細な説明を省略する。
３実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面
図である。なお、図１９と同一な部位には同一符号を付
し、その詳細な説明を省略する。
【０１０４】ｎ型シリコン基板１４１上部にＳｉＧｅ層
１４４が形成されている。ＳｉＧｅ層１４４上にゲート
酸化膜１４を介してゲート電極１５が形成され、そのゲ
ート電極１５の両側にソース・シリサイド１３とドレイ
ン・シリサイド１２が形成される。
１４４が形成されている。ＳｉＧｅ層１４４上にゲート
酸化膜１４を介してゲート電極１５が形成され、そのゲ
ート電極１５の両側にソース・シリサイド１３とドレイ
ン・シリサイド１２が形成される。
【０１０５】本実施形態おいては、正孔にとってのバリ
アが低下するので、ソース・シリサイド１３からチャネ
ルヘの正孔の注入確率が増大し、ドレイン電流が増大す
る。
アが低下するので、ソース・シリサイド１３からチャネ
ルヘの正孔の注入確率が増大し、ドレイン電流が増大す
る。
【０１０６】［第１４施形態］図２２は、本発明の第１
４実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面
図である。なお、図２１と同一な部位には同一符号を付
し、その詳細な説明を省略する。
４実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面
図である。なお、図２１と同一な部位には同一符号を付
し、その詳細な説明を省略する。
【０１０７】本実施形態では、第１３実施形態と同様に
ＳｉＧｅ１層１４４が形成され、ソース・シリサイド１
３はソース拡散層１４３が形成する空乏層によって内包
される。ドレイン・シリサイド１２はドレイン拡散層１
４２が形成する空乏層によって内包される。
ＳｉＧｅ１層１４４が形成され、ソース・シリサイド１
３はソース拡散層１４３が形成する空乏層によって内包
される。ドレイン・シリサイド１２はドレイン拡散層１
４２が形成する空乏層によって内包される。
【０１０８】本実施例においては、ｐ+ 型の拡散層１４
２，１４３が形成する空乏層がドレイン・シリサイド１
２，ソース・ドレイン１３を包むことによって、電子に
よるｎ型Ｓｉ基板１４１へのリーク電流が抑制される。
２，１４３が形成する空乏層がドレイン・シリサイド１
２，ソース・ドレイン１３を包むことによって、電子に
よるｎ型Ｓｉ基板１４１へのリーク電流が抑制される。
【０１０９】なお、変調領域としてＳｉＧｅを用いる実
施形態においては、フェルミ・レベルがシリコンのエネ
ルギー・バンドギャップ中央よりも伝導帯にシフトした
ショットキー電極を用いてもよい、これにより、ＳｉＧ
ｅ領域を有するｐ型ＳＢＭＯＳにおいては、電子にとっ
てのバリアが低下することにより基板の多数キャリアで
ある電子の空乏化が抑制されるので、短チャネル効果が
抑制される。さらに、電子にとってのバリアが低下する
ことにより増大するドレイン／基板間の電子によるリー
ク電流は、その空乏層がドレイン・シリサイドを包む位
置に形成されたドレインｐ+ 拡散層によって抑制され
る。
施形態においては、フェルミ・レベルがシリコンのエネ
ルギー・バンドギャップ中央よりも伝導帯にシフトした
ショットキー電極を用いてもよい、これにより、ＳｉＧ
ｅ領域を有するｐ型ＳＢＭＯＳにおいては、電子にとっ
てのバリアが低下することにより基板の多数キャリアで
ある電子の空乏化が抑制されるので、短チャネル効果が
抑制される。さらに、電子にとってのバリアが低下する
ことにより増大するドレイン／基板間の電子によるリー
ク電流は、その空乏層がドレイン・シリサイドを包む位
置に形成されたドレインｐ+ 拡散層によって抑制され
る。
【０１１０】なお、本発明は、上記実施形態に限定され
るものではない。例えば、ソース及びドレインの両方の
下部に不純物拡散層を形成する必要はなく、ドレイン側
の下部だけに拡散層が形成されていても良い。
るものではない。例えば、ソース及びドレインの両方の
下部に不純物拡散層を形成する必要はなく、ドレイン側
の下部だけに拡散層が形成されていても良い。
【０１１１】なお、金属電極としては、シリサイド以外
を用いることが可能である。また、変調領域は、ソース
側及びドレイン側の少なくとも一方の金属電極を内包す
るように形成されていればよい。また、シリコン基板に
ＳｉＧｅによって変調領域を設ける以外に、ＡｌＧａＡ
ｓ基板にＧａＡｓ領域を変調領域として設けても良い。
この場合、伝導帯端が変調されるので、ｎ型ＳＢＭＯＳ
ＦＥＴとｐ型ＳＢＭＯＳＦＥＴのそれぞれに対して電子
と正孔の役割は、シリコン基板にＳｉＧｅ領域を設けた
場合とは逆転する。
を用いることが可能である。また、変調領域は、ソース
側及びドレイン側の少なくとも一方の金属電極を内包す
るように形成されていればよい。また、シリコン基板に
ＳｉＧｅによって変調領域を設ける以外に、ＡｌＧａＡ
ｓ基板にＧａＡｓ領域を変調領域として設けても良い。
この場合、伝導帯端が変調されるので、ｎ型ＳＢＭＯＳ
ＦＥＴとｐ型ＳＢＭＯＳＦＥＴのそれぞれに対して電子
と正孔の役割は、シリコン基板にＳｉＧｅ領域を設けた
場合とは逆転する。
【０１１２】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【０１１３】
【発明の効果】以上説明したように本発明によれば、少
なくともドレインを構成する金属電極の下部に、ゲート
電極側の端から離れた位置に不純物拡散層を形成するこ
とによって、短チャネル効果及びリーク電流を抑制する
ことができる。
なくともドレインを構成する金属電極の下部に、ゲート
電極側の端から離れた位置に不純物拡散層を形成するこ
とによって、短チャネル効果及びリーク電流を抑制する
ことができる。
【図１】第１実施形態に係わるＭＯＳトランジスタの構
成を示す断面図。
成を示す断面図。
【図２】図１のＭＯＳトランジスタの製造工程を示す工
程断面図。
程断面図。
【図３】図１のＭＯＳトランジスタに対してＳＯＩ基板
を用いた構造を示す断面図。
を用いた構造を示す断面図。
【図４】第２実施形態に係わるＭＯＳトランジスタの構
成を示す図。
成を示す図。
【図５】第３実施形態に係わるＭＯＳトランジスタの構
成を示す断面図。
成を示す断面図。
【図６】図５のＭＯＳトランジスタの製造工程を示す工
程断面図。
程断面図。
【図７】図５のＭＯＳトランジスタの変形例の構成を示
す断面図。
す断面図。
【図８】第４実施形態に係わるＭＯＳトランジスタの構
成を示す断面図。
成を示す断面図。
【図９】図８のＭＯＳトランジスタの製造工程を示す工
程断面図。
程断面図。
【図１０】図８のＭＯＳトランジスタの変形例の構造を
示す断面図。
示す断面図。
【図１１】第５実施形態に係わるＭＯＳトランジスタの
構成を示す図。
構成を示す図。
【図１２】第６実施形態に係わるＳＢＭＯＳトランジス
タの構成を示す断面図。
タの構成を示す断面図。
【図１３】図１２のＳＢＭＯＳトランジスタの製造工程
を示す工程断面図。
を示す工程断面図。
【図１４】第７実施形態に係わるＳＢＭＯＳトランジス
タの構成を示す断面図。
タの構成を示す断面図。
【図１５】第８実施形態に係わるＳＢＭＯＳトランジス
タの構成を示す断面図。
タの構成を示す断面図。
【図１６】図１５のＳＢＭＯＳトランジスタの製造工程
を示す工程断面図。
を示す工程断面図。
【図１７】第９実施形態に係わるＳＢＭＯＳトランジス
タの構成を示す断面図。
タの構成を示す断面図。
【図１８】第１０実施形態に係わるＳＢＭＯＳトランジ
スタの構成を示す断面図。
スタの構成を示す断面図。
【図１９】第１１実施形態に係わるＳＢＭＯＳトランジ
スタの構成を示す断面図。
スタの構成を示す断面図。
【図２０】第１２実施形態に係わるＳＢＭＯＳトランジ
スタの構成を示す断面図。
スタの構成を示す断面図。
【図２１】第１３実施形態に係わるＳＢＭＯＳトランジ
スタの構成を示す断面図。
スタの構成を示す断面図。
【図２２】第１４実施形態に係わるＳＢＭＯＳトランジ
スタの構成を示す断面図。
スタの構成を示す断面図。
【図２３】従来のＳＢＭＯＳＦＥＴの構成を示す断面
図。
図。
【図２４】ゼロバイアスにおける基板表面のエネルギー
・バンド図。
・バンド図。
１１…ｐ型Ｓｉ基板 １２…ドレイン・シリサイド １３…ソース・シリサイド １４…ゲート酸化膜 １５…ゲート電極 １５1 …ゲート・多結晶シリコン １５2 …ゲート・シリサイド １６…側壁酸化膜 １７…ドレイン拡散層 １８…ソース拡散層 １９…ドレイン電極 ２０…ソース電極 ３０…ＳＯＩ基板 ３１…支持基板 ３２…酸化膜層 ３３…半導体層 ４１…フィールド酸化膜 ４２…ボディ・シリサイド ４３…ボディ電極 ４４…ボディ電極拡散層 ５１…ｎ型Ｓｉ基板 ５２…埋め込みチャネル層 ５３…ドレイン拡散層 ５４…ソース拡散層 ７０…ＳＯＩ基板 ７１…支持基板 ７２…酸化膜層 ７３…半導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｃ ６１８Ｅ
Claims (8)
- 【請求項１】第１導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、金属電極からなり前
記半導体基板との界面にショットキーバリアを形成する
ソース・ドレインとを具備してなる電界効果トランジス
タを含む半導体装置であって、 少なくともドレイン側の前記金属電極の下部に、前記ゲ
ート電極側の該金属電極の端から離れて第２導電型の不
純物拡散層が形成されていることを特徴とする半導体装
置。 - 【請求項２】凸部を有する第１導電型の半導体基板と、
前記半導体基板の凸部の頭頂部にゲート絶縁膜を介して
形成されたゲート電極と、前記凸部の底部に形成された
第２導電型の不純物層と、金属電極からなり前記半導体
基板との界面にショットキーバリアを形成するソース・
ドレインとを具備してなる電界効果トランジスタを含む
半導体装置であって、 少なくともドレイン側の前記金属電極の下部に、前記ゲ
ート電極側の該金属電極の端から離れて第２導電型の不
純物拡散層が形成されていることを特徴とする半導体装
置。 - 【請求項３】前記ゲート電極側の前記金属電極の端と前
記不純物拡散層との間の距離は、前記半導体基板と該不
純物拡散層との接合部に形成される空乏層の広がり以下
であることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項４】前記半導体基板はＳＯＩ基板であり、前記
電界効果トランジスタが形成された領域の該ＳＯＩ基板
の半導体層と電気的に接続する半導体層上に電極が形成
されていることを特徴とする請求項１又は２に記載の半
導体装置。 - 【請求項５】第１導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、金属電極からなり前
記半導体基板との界面にショットキーバリアを形成する
ソース・ドレインとを具備してなる電界効果トランジス
タを含む半導体装置であって、 ドレイン側の前記金属電極の下部に、前記ゲート電極側
の該ドレイン側の金属電極の端から離れて第２導電型の
不純物拡散層が形成され、ソース側の前記金属電極を内
包するように第２導電型の不純物拡散層が形成されてい
ることを特徴とする半導体装置。 - 【請求項６】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、金属電極からなり前記半導体基板
との界面にショットキーバリアを形成するソース・ドレ
インとを具備してなる電界効果トランジスタを含む半導
体装置であって、 ソース側及びドレイン側の少なくとも一方の金属電極と
前記半導体基板との界面に、正孔又は電子に対して、前
記半導体基板と金属電極とのショットキーバリアより低
いバリアを形成する変調領域が設けられていることを特
徴とする半導体装置。 - 【請求項７】前記半導体基板がシリコン基板で構成さ
れ、前記変調領域がＳｉＧｅで構成されていることを特
徴とする請求項６に記載の半導体装置。 - 【請求項８】第１導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、金属電極からなり前
記半導体基板との界面にショットキーバリアを形成する
ソース・ドレインとを具備してなる電界効果トランジス
タを含む半導体装置の製造方法であって、 第１導電型の半導体基板にゲート絶縁膜及びゲート電極
を形成する工程と、 前記ゲート絶縁膜をマスクにソースとなる側から不純物
を斜めイオン注入し、前記半導体基板に第２導電型の拡
散層を形成する工程と、 少なくともソース及びドレインとなる領域に選択的に前
記金属電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
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