JPH11296242A - Ｚａｐによる電流調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＺＡＰによる電流調整回路の縮小化及び書き
込み後の残存抵抗の影響をなくす。 【解決手段】 オペアンプの負入力端子をエミッタに、
出力端子をベースに接続し、コレクタの電流を出力電流
とする第１のトランジスタと、第１のトランジスタのコ
レクタを共通とした第２のトランジスタと、第２のトラ
ンジスタとカレントミラー回路のミラーを構成する第３
のトランジスタと、第２、第３のトランジスタのベース
共通部にエミッタを、第３のトランジスタのコレクタに
ベースを接続された第４のトランジスタと、第３のトラ
ンジスタのコレクタと第４のトランジスタのベースの共
通接続部に接続された電流源と第３のトランジスタのコ
レクタと第４のトランジスタのベースと電流源の共通接
続部に並列に接続された抵抗と、抵抗とグランド間に直
列に逆バイアスとなるように接続されたツェナーダイオ
ードとで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はツェナーダイオード
を用いて出力電流の調整を行うＺＡＰによる電流調整回
路に関するものである。

【０００２】

【従来の技術】以下、従来のＺＡＰによる電流調整回路
について説明する。

【０００３】図２は従来のＺＡＰによる電流調整回路を
示す図であり、１１は基準電圧を正入力とするオペアン
プ、１２はエミッタをオペアンプ１１の負入力に、ベー
スを出力に接続したトランジスタ、１３はトランジスタ
１２のエミッタに直列に接続した抵抗、１４は抵抗１３
の一端とグランド間に接続した抵抗、１５は抵抗１３と
抵抗１４の接続部とグランド間に抵抗１４と並列に逆バ
イアスになるように接続したツェナーダイオード、１６
は抵抗１３と抵抗１４とツェナーダイオード１５の接続
部に接続したピンである。

【０００４】以上のように構成されたＺＡＰによる電流
調整回路について、以下その動作を説明する。

【０００５】まず基準電圧を印加するとトランジスタ１
２のコレクタからエミッタへ出力電流が流れる。この出
力電流はツェナーダイオード１５が逆バイアスとなるよ
うに接続されているため抵抗１３と抵抗１４の値で決ま
る電流が抵抗１３から抵抗１４へと流れる。このときピ
ン１６に高い電圧（２０Ｖ程度）を印加するとツェナー
ダイオード１５が破壊されショート状態となり、抵抗１
３の値で決まる出力電流が抵抗１３、破壊されたツェナ
ーダイオード１５へと流れる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では出力電流に精度を要求する場合、抵抗１
３、抵抗１４に高精度の抵抗が必要であり、書き込み時
に高い電圧が加わるため高耐圧レイアウトが必要であ
り、またこのときツェナーダイオード１５以外に抵抗１
３、抵抗１４にも書き込み電流が漏れるため小さい値と
することが出来ないという問題があった。また書き込み
後のＺＡＰ素子の残存抵抗が直接出力電流に影響すると
いう問題があった。

【０００７】本発明は上記従来の問題点を解決するもの
で、ＩＣ化した際の縮小化及び書き込み後の残存抵抗の
影響をなくし、精度の良い出力を得ることを提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明のＺＡＰによる電流調整回路は基準入力を正入
力とするオペアンプと、前記オペアンプの負入力をエミ
ッタに、出力をベースに接続し、コレクタの電流を出力
電流とする第１のトランジスタと、第１のトランジスタ
のエミッタとグランド間に直列に接続された第１の抵抗
と、第１のトランジスタのコレクタを共通としカレント
ミラー回路を構成する第２のトランジスタと、第２のト
ランジスタとベースを共通とし、カレントミラー回路の
ミラーを構成する第３のトランジスタと、前記カレント
ミラー回路のミラーを構成する第２、第３のトランジス
タのベース共通部にエミッタを、第３のトランジスタの
コレクタにベースを接続された第４のトランジスタと、
前記カレントミラーを構成する第２、第３のトランジス
タのエミッタとグランド間に直列に接続された第２、第
３の抵抗と、第３のトランジスタのコレクタと第４のト
ランジスタのベースの共通接続部に接続された電流源と
第３のトランジスタのコレクタと第４のトランジスタの
ベースと前記電流源の共通接続部に並列に接続された、
３個の直列接続されたダイオードと、前記ダイオードに
並列に接続された第４の抵抗と、第４の抵抗とグランド
間に直列に逆バイアスとなるように接続されたツェナー
ダイオードと、前記ツェナーダイオードと第４の抵抗間
に接続されたピンから構成されている。

【０００９】この構成によって出力抵抗を低精度とする
ことができ、また書き込み後のＺＡＰ素子の残存抵抗も
出力抵抗に加算されるため、面積の縮小化及び書き込み
後のＺＡＰ素子の残存抵抗の影響を無くすことが出来
る。

【００１０】

【発明の実施の形態】以下本発明の一実施形態につい
て、図面を参照しながら説明する。

【００１１】図１は本実施形態におけるＺＡＰによる電
流調整回路を示す図である。２１は基準入力を正入力と
するオペアンプであり、このオペアンプ２１の負入力端
子をエミッタに、このオペアンプの出力端子をベースに
接続する。２２はコレクタの電流を出力電流とするトラ
ンジスタであり、２３はトランジスタ２２のエミッタと
グランド間に直列に接続された抵抗であり、２４はトラ
ンジスタ２２のコレクタを共通としカレントミラー回路
を構成するトランジスタであり、２５はトランジスタ２
４とベースを共通とし、カレントミラー回路のミラーを
構成するトランジスタであり、２６は前記トランジスタ
２４、トランジスタ２５のベース共通部にエミッタを、
トランジスタ２５のコレクタにベースを接続されたトラ
ンジスタである。２７，２８は前記トランジスタ２４、
トランジスタ２５のエミッタとグランド間に直列に接続
された抵抗であり、２９はトランジスタ２５のコレクタ
とトランジスタ２６のベースの共通接続部に接続された
電流源であり、３０，３１，３２は前記トランジスタ２
５のコレクタとトランジスタ２６のベースと電流源２９
の共通接続部に並列に接続された、３個の直列接続され
たダイオードであり、３３はダイオードに並列に接続さ
れた抵抗であり、３４は抵抗３３とグランド間に直列に
逆バイアスとなるように接続されたツェナーダイオード
であり、３５はツェナーダイオード３４と抵抗３３間に
接続されたピンである。本発明の一実施形態はこのよう
に構成される。

【００１２】以上のように構成された本実施形態のＺＡ
Ｐによる電流調整回路について、以下、その動作を説明
する。

【００１３】まず、基準電圧を印加するとトランジスタ
２２のコレクタに電流Ｉａとカレントミラーに流れる電
流Ｉｂとを足した電流が出力電流Ｉｏとして流れる。こ
のときピン３５に高い電圧を印加すると、ツェナーダイ
オード３４が破壊されショート状態となるため、抵抗３
３へ電流が流れるようになり、カレントミラー回路は動
作しなくなる。その結果トランジスタ２２のコレクタを
流れる出力電流は、Ｉａのみとなる。抵抗３３は出力電
流の精度に無関係なため、低精度の抵抗でよく小さなレ
イアウトで良くなる。Ｉｂが１０μＡ程度であれば、抵
抗３３は２０ｋΩ程度に設定できるため、抵抗３３を漏
れる書き込み電流は１％以下になりほとんど無視でき
る。抵抗３３を漏れた電流も、ダイオード３０，３１，
３２で吸収できるため、他の回路に影響を及ぼさず電源
をかけたまま安定して書き込みが行える。また書き込み
後のＺＡＰ素子の残存抵抗は抵抗３３に加算されるだけ
で、抵抗３３に対して無視できるという作用を有する。

【００１４】以上のように本実施形態によれば、基準入
力を正入力とするオペアンプと、前記オペアンプの負入
力端子をエミッタに、出力端子をベースに接続し、コレ
クタの電流を出力電流とする第１のトランジスタと、第
１のトランジスタのエミッタとグランド間に直列に接続
された第１の抵抗と、第１のトランジスタのコレクタを
共通とした第２のトランジスタと、第２のトランジスタ
とベースを共通とし、カレントミラー回路のミラーを構
成する第３のトランジスタと、前記第２、第３のトラン
ジスタのベース共通部にエミッタを、第３のトランジス
タのコレクタにベースを接続された第４のトランジスタ
と、前記第２、第３のトランジスタのエミッタとグラン
ド間に直列に接続された第２、第３の抵抗と、第３のト
ランジスタのコレクタと第４のトランジスタのベースの
共通接続部に接続された電流源と第３のトランジスタの
コレクタと第４のトランジスタのベースと前記電流源の
共通接続部に並列に接続された、３個の直列接続された
ダイオードと、前記ダイオードに並列に接続された第４
の抵抗と、第４の抵抗とグランド間に直列に逆バイアス
となるように接続されたツェナーダイオードと、前記ツ
ェナーダイオードと第４の抵抗間に接続されたピンとで
構成することによりＩＣ化した際の縮小化及び書き込み
後の残存抵抗の影響をなくし精度の良い出力を得ること
ができるＺＡＰによる電流調整回路を実現することがで
きる。

【００１５】

【発明の効果】以上のように、本発明は基準入力を正入
力とするオペアンプと、前記オペアンプの負入力端子を
エミッタに、出力端子をベースに接続し、コレクタの電
流を出力電流とする第１のトランジスタと、第１のトラ
ンジスタのエミッタとグランド間に直列に接続された第
１の抵抗と、第１のトランジスタのコレクタを共通とし
た第２のトランジスタと、第２のトランジスタとベース
を共通とし、カレントミラー回路のミラーを構成する第
３のトランジスタと、前記第２、第３のトランジスタの
ベース共通部にエミッタを、第３のトランジスタのコレ
クタにベースを接続された第４のトランジスタと、前記
第２、第３のトランジスタのエミッタとグランド間に直
列に接続された第２、第３の抵抗と、第３のトランジス
タのコレクタと第４のトランジスタのベースの共通接続
部に接続された電流源と第３のトランジスタのコレクタ
と第４のトランジスタのベースと前記電流源の共通接続
部に並列に接続された、３個の直列接続されたダイオー
ドと、前記ダイオードに並列に接続された第４の抵抗
と、第４の抵抗とグランド間に直列に逆バイアスとなる
ように接続されたツェナーダイオードと、前記ツェナー
ダイオードと第４の抵抗間に接続されたピンとで構成さ
れていることを特長とするＺＡＰによる電流調整回路と
したものであり、ＩＣ化した際の縮小化及び書き込み後
の残存抵抗の影響をなくし精度の良い出力を得ることが
できる優れたＺＡＰによる電流調整回路を実現するもの
である。

【図面の簡単な説明】

【図１】本発明の実施形態におけるＺＡＰによる電流調
整回路を示す図

【図２】従来のＺＡＰによる電流調整回路を示す図

【符号の説明】

１１ オペアンプ １２ トランジスタ １３ 抵抗 １４ 抵抗 １５ ツェナーダイオード １６ ピン ２１ オペアンプ ２２ トランジスタ ２３ 抵抗 ２４ トランジスタ ２５ トランジスタ ２６ トランジスタ ２７ 抵抗 ２８ 抵抗 ２９ 電流源 ３０ ダイオード ３１ ダイオード ３２ ダイオード ３３ 抵抗 ３４ ツェナーダイオード ３５ ピン

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準入力を正入力とするオペアンプと、
   前記オペアンプの負入力端子をエミッタに、出力端子を
   ベースに接続し、コレクタの電流を出力電流とする第１
   のトランジスタと、第１のトランジスタのエミッタとグ
   ランド間に直列に接続された第１の抵抗と、第１のトラ
   ンジスタのコレクタを共通とした第２のトランジスタ
   と、第２のトランジスタとベースを共通とし、カレント
   ミラー回路のミラーを構成する第３のトランジスタと、
   前記第２、第３のトランジスタのベース共通部にエミッ
   タを、第３のトランジスタのコレクタにベースを接続さ
   れた第４のトランジスタと、前記第２、第３のトランジ
   スタのエミッタとグランド間に直列に接続された第２、
   第３の抵抗と、第３のトランジスタのコレクタと第４の
   トランジスタのベースの共通接続部に接続された電流源
   と第３のトランジスタのコレクタと第４のトランジスタ
   のベースと前記電流源の共通接続部に並列に接続され
   た、３個の直列接続されたダイオードと、前記ダイオー
   ドに並列に接続された第４の抵抗と、第４の抵抗とグラ
   ンド間に直列に逆バイアスとなるように接続されたツェ
   ナーダイオードと、前記ツェナーダイオードと第４の抵
   抗間に接続されたピンとで構成されるＺＡＰによる電流
   調整回路。