JPH11296429A - メモリアクセスモ−ド設定方法とデ−タ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 搭載されているメモリの種類をチェックし
て、そのメモリにアクセスするモ−ドを自動的に設定す
るメモリアクセスモ−ド設定方法とその方法を用いたデ
−タ処理装置とを提供する。 【解決手段】 書き込みシ−ケンスにてＤＲＡＭ３の特
定のアドレスに所定のデ−タを書き込むデ−タ書き込み
手段２ａと、リセット信号の解除によりカウントを開始
し、予め決められた所定時間経過後、キャリ−信号を出
力するカウンタ６と、読み出しシ−ケンスにて発生した
アクセス信号とチェック信号とをＤＲＡＭアクセス波形
回路５に出力し、カラムアドレスストロ−ブ信号の立ち
上がりに同期したリセット信号をカウンタ６に出力し、
カウンタ６からキャリ−信号をＤＲＡＭアクセス波形回
路５に入力してロ−アドレスストロ−ブ信号を立ち上
げ、ＤＲＡＭ３の特定のアドレスからデ−タを読み出
し、所定のデ−タと一致したとき、メモリアクセスモ−
ドをＥＤＯ ＤＲＡＭアクセスモ−ドに設定するアクセ
スモ−ド設定手段２ｂとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパ−ソナルコンピュ
−タ等のメモリの種類をチェックしてそのメモリにアク
セスするモ−ドを自動的に設定するメモリアクセスモ−
ド設定方法とその方法を用いたデ−タ処理装置に関す
る。

【０００２】

【従来の技術】一般に、パ−ソナルコンピュ−タやプリ
ンタ等のデ−タ処理装置に搭載されるメモリの種類とし
ては、高速ペ−ジ機能付きＤＲＡＭ（以後通常のＤＲＡ
Ｍと記す）、ＥＤＯ（Extended Data Out ）ＤＲＡＭ、
あるいは両者を載せたＳＩＭＭメモリがある。

【０００３】中央処理装置（以後ＣＰＵと記す）がメモ
リにアクセスする際には、ＤＲＡＭアクセス波形回路に
アクセス信号を出力し、生成されたロ−アドレスストロ
−ブ信号（以後ＲＡＳと記す）、カラムアドレスストロ
−ブ信号（以後ＣＡＳと記す）によりそれぞれロ−アド
レス信号、カラムアドレス信号をラッチして指定された
アドレスの内容を読み出し、あるいは、指定されたアド
レスにデ−タを書き込んでいる。

【０００４】メモリアクセスモ−ドを設定する際には、
ユ−ザがパ−ソナルコンピュ−タのモ−ド設定画面や、
プリンタの操作パネルから操作して設定している。

【０００５】

【発明が解決しようとする課題】従来のデ−タ処理装置
にあっては、ユ−ザがパ−ソナルコンピュ−タのモ−ド
設定画面や、プリンタの操作パネルから操作してメモリ
アクセスモ−ドを設定しているので、ＤＲＡＭを実装し
たＳＩＭＭメモリにＥＤＯメモリが実装されていても、
通常のＤＲＡＭアクセスモ−ドのままで使用していると
いう問題点があった。

【０００６】本発明は搭載されているメモリの種類をチ
ェックして、そのメモリにアクセスするモ−ドを自動的
に設定するメモリアクセスモ−ド設定方法とその方法を
用いたデ−タ処理装置とを提供することを目的としてい
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明は、書込みシ−ケンスにてメモリの特定アドレ
スを指定し、該アドレスを制御信号によりラッチして、
該アドレスに対応する領域に所定デ−タを書き込むデ−
タ書き込み手段と、読出しシ−ケンスにて特定アドレス
を指定し、該アドレスを制御信号によりラッチし、該制
御信号の切り替えがなされた後、所定時間経過後にメモ
リの特定アドレスのデ−タを読み出し、該読み出された
デ−タが所定デ−タと一致したときに、該メモリが使用
可能であると判断して該メモリのメモリアクセスモ−ド
を設定するアクセスモ−ド設定手段とを備える。

【０００８】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、各図面に共通な要素には
同一符号を付す。第１の実施の形態 図１は第１の実施の形態によるデ−タ処理装置のブロッ
ク図である。デ−タ処理装置１はＣＰＵ２、ＤＲＡＭ
３、Ｉ／Ｏポ−ト４、ＤＲＡＭアクセス波形生成回路
５、カウンタ６、リフレッシュカウンタ７、リフレッシ
ュ波形生成回路８で構成されている。ＣＰＵ２にはデ−
タ書き込み手段２ａ、アクセスモ−ド設定手段２ｂが設
けてある。

【０００９】装置の立ち上げ時、ＣＰＵ２はデ−タ書き
込み手段２ａによりＩ／Ｏポ−ト４を介してＤＲＡＭア
クセス波形生成回路５にアクセス信号（以後ＡＣＣＥＳ
Ｓ−Ｐ信号と記す）を出力し、ＤＲＡＭ３の特定のアド
レスに所定のデ−タを書き込む。

【００１０】その後、ＣＰＵ２はアクセスモ−ド設定手
段２ｂによりＩ／Ｏポ−ト４を介してＤＲＡＭアクセス
波形生成回路５にＡＣＣＥＳＳ−Ｐ信号とチェック信号
（以後ＥＤＯＴＥＳＴ−Ｐ信号と記す）とを出力し、Ｄ
ＲＡＭ３の特定のアドレスのデ−タを読み出し、上述し
た所定のデ−タと一致したとき、メモリアクセスモ−ド
をＥＤＯ ＤＲＡＭアクセスモ−ドに設定する。

【００１１】ＤＲＡＭアクセス波形生成回路５はＣＰＵ
２からＡＣＣＥＳＳ−Ｐ信号を入力すると、ＣＰＵ２か
らＤＲＡＭ３に出力される特定のアドレスのロ−アドレ
ス、カラムアドレスをそれぞれラッチするロ−アドレス
ストロ−ブ信号（以後ＲＡＳ−Ｎ信号と記す）、カラム
アドレスストロ−ブ信号（以後ＣＡＳ−Ｎ信号と記す）
を生成し、ＣＡＳ−Ｎ信号の立ち上がりに同期してＤＲ
ＡＭ３へのアクセス終了をＣＰＵ２に知らせるアクセス
終了信号（以後ＥＮＤ−Ｎ信号と記す）を生成する。

【００１２】また、ＣＰＵ２からＥＤＯＴＥＳＴ−Ｐ信
号とＡＣＣＥＳＳ−Ｐ信号とを入力すると、ＣＰＵ２か
らＤＲＡＭ３に出力される特定のアドレスのロ−アドレ
ス、カラムアドレスをそれぞれラッチするＲＡＳ−Ｎ信
号、ＣＡＳ−Ｎ信号を生成し、ＣＡＳ−Ｎ信号の立ち上
がりに同期してリセット信号（ＲＥＳＥＴ−Ｎ信号と記
す）をカウンタ６に出力し、カウンタ６からキャリ−信
号（以後ＣＡＲＲＹ−Ｐ信号と記す）を入力してＲＡＳ
−Ｎ信号を立ち上げ、ＤＲＡＭ３へのアクセス終了をＣ
ＰＵ２に知らせるアクセス終了信号（以後ＥＮＤ−Ｎ信
号と記す）を生成する。

【００１３】リフレッシュカウンタ７はＤＲＡＭアクセ
ス波形生成回路５からＥＮＤ−Ｎ信号を入力してカウン
トを開始し、カウントアップするとリフレッシュキャリ
−信号（以後ＲＥＦＣＡＲＲＹ−Ｐ信号と記す）をリフ
レッシュ波形生成回路８に出力する。

【００１４】リフレッシュ波形生成回路８はＲＥＦＣＡ
ＲＲＹ−Ｐ信号に基づいてＤＲＡＭリフレッシュ時のＲ
ＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号を出力するとともに、Ｄ
ＲＡＭアクセス波形生成回路５の機能をホ−ルドさせる
リフレッシュ信号（以後ＲＥＦＲＥＳＨ−Ｐ信号と記
す）を出力する。

【００１５】図２はアクセスモ−ド設定時のデ−タ書き
込み動作波形図（１）であり、（Ａ）〜（Ｄ）はＡＣＣ
ＥＳＳ−Ｐ信号、ＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号、Ｅ
ＮＤ−Ｎ信号の出力波形である。

【００１６】ＣＰＵ２は時刻ｔ1 でＡＣＣＥＳＳ−Ｐ信
号をレベルＬからレベルＨにするとともに特定のアドレ
スをＤＲＡＭ３に出力する。

【００１７】ＤＲＡＭアクセス波形生成回路５は、ＡＣ
ＣＥＳＳ−Ｐ信号がレベルＨになったことに基づいて、
ＤＲＡＭアクセス波形生成動作を開始し、ＲＡＳ−Ｎ信
号をレベルＨからレベルＬにし、時刻ｔ2 でＣＡＳ−Ｎ
信号をレベルＨからレベルＬにする。ＲＡＳ−Ｎ信号、
ＣＡＳ−Ｎ信号がレベルＨからレベルＬになったことに
より、ＣＰＵ２からＤＲＡＭ３に出力されている特定の
アドレスはラッチされる。

【００１８】ＤＲＡＭアクセス波形生成回路５は時刻ｔ
3 で、ＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号をレベルＬから
レベルＨにするとともに、ＤＲＡＭ３へのアクセス終了
をＣＰＵ２に知らせるＥＮＤ−Ｎ信号をレベルＨからレ
ベルＬにし、ＤＲＡＭアクセス波形生成動作を終了す
る。

【００１９】ＣＰＵ２はＥＮＤ−Ｎ信号がレベルＬにな
ったことに基づいてＤＲＡＭ３の特定のアドレスにデ−
タを書き込む。

【００２０】図３はアクセスモ−ド設定時のデ−タ読み
出し動作波形図であり、（Ａ）〜（Ｉ）はＥＤＯＴＥＳ
Ｔ−Ｐ信号、ＡＣＣＥＳＳ−Ｐ信号、ＲＡＳ−Ｎ信号、
ＣＡＳ−Ｎ信号、ＣＡＲＲＹ−Ｐ信号、ＲＥＳＥＴ−Ｎ
信号、ＥＮＤ−Ｎ信号、ＲＥＦＲＥＳＨ−Ｐ信号、ＲＥ
ＦＣＡＲＲＹ−Ｐ信号の出力波形である。

【００２１】ＣＰＵ２は時刻ｔ1 でＥＤＯＴＥＳＴ−Ｐ
信号をレベルーＬからレベルＨにし、時刻ｔ2 でＡＣＣ
ＥＳＳ−Ｐ信号をレベルＬからレベルＨにするとともに
特定のアドレスをＤＲＡＭ３に出力する。

【００２２】ＤＲＡＭアクセス波形生成回路５は、ＡＣ
ＣＥＳＳ−Ｐ信号がレベルＨになったことに基づいて、
ＤＲＡＭアクセス波形生成動作を開始し、ＲＡＳ−Ｎ信
号をレベルＨからレベルＬにし、時刻ｔ3 でＣＡＳ−Ｎ
信号をレベルＨからレベルＬにする。

【００２３】時刻ｔ4 でＣＡＳ−Ｎ信号をレベルＬから
レベルＨにするとともに、カウンタ６に出力されている
ＲＥＳＥＴ−Ｎ信号をレベルＬからレベルＨにする。カ
ウンタ６はリセットされてカウントを開始する。

【００２４】時刻ｔ5 でカウンタ６はカウントアップに
基づいてＤＲＡＭアクセス波形生成回路５に出力してい
るＣＡＲＲＹ−Ｐ信号をレベルＬからレベルＨにする。
ＤＲＡＭアクセス波形生成回路５は、時刻ｔ4 から時間
Ｔ経た時刻ｔ6 でＲＡＳ−Ｎ信号をレベルＬからレベル
Ｈにするとともに、ＤＲＡＭ３へのアクセス終了をＣＰ
Ｕ２に知らせるＥＮＤ−Ｎ信号をレベルＨからレベルＬ
にする。

【００２５】ＣＰＵ２はＥＮＤ−Ｎ信号がレベルＬにな
ったことに基づいてＥＤＯＴＥＳＴ−Ｐ信号をレベルＨ
からレベルＬにしてメモリチェックを終了にし、ＤＲＡ
Ｍ３の特定のアドレスからデ−タを読み出す。

【００２６】ＤＲＡＭアクセス波形生成回路５はＥＤＯ
ＴＥＳＴ−Ｐ信号がレベルＬになったことに基づいてカ
ウンタ６に出力されているＲＥＳＥＴ−Ｎ信号をレベル
ＨからレベルＬにする。

【００２７】また、ＥＮＤ−Ｎ信号がレベルＬになった
ことに基づいてリフレッシュカウンタ７はカウントを開
始し、所定時間経てカウントアップすると時刻ｔ7 でリ
フレッシュ波形生成回路８に出力しているＲＥＦＣＡＲ
ＲＹ−Ｐ信号をレベルＬからレベルＨにする。

【００２８】リフレッシュ波形生成回路８はＲＥＦＣＡ
ＲＲＹ−Ｐ信号がレベルＨになったことに基づいてＤＲ
ＡＭリフレッシュ時のＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号
を出力するとともに、ＤＲＡＭアクセス波形生成回路５
にＲＥＦＲＥＳＨ−Ｐ信号を出力する。ＤＲＡＭアクセ
ス波形生成回路５はＲＥＦＲＥＳＨ−Ｐ信号がレベルＨ
になったことに基づいてＤＲＡＭアクセス波形生成動作
を停止する。

【００２９】時刻ｔ8 でＤＲＡＭリフレッシュ時のＣＡ
Ｓ−Ｎ信号がレベルＬからレベルＨになると、ＲＥＦＲ
ＥＳＨ−Ｐ信号がレベルＬになり、ＤＲＡＭアクセス波
形生成回路５のＤＲＡＭアクセス波形生成動作停止が解
除される。

【００３０】図４はＥＤＯメモリアクセスモ−ドの動作
波形図、図５はＥＤＯメモリアクセスモ−ドで通常のＤ
ＲＡＭにアクセスした場合の動作波形図であり、（Ａ）
〜（Ｄ）はＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号、アドレ
ス、デ−タの波形を示す。

【００３１】ＥＤＯ ＤＲＡＭは、ＣＡＳ−Ｎ信号がレ
ベルＬからレベルＨになってもデ−タを出力し続け、次
のＣＡＳ−Ｎ信号がレベルＨからレベルＬになるまでデ
−タを保持し続けるという特性がある。

【００３２】この特性を利用すると、ＣＡＳ−Ｎ信号が
レベルＬからレベルＨになった時点から、予め決められ
た時間Ｔ、即ち、図１に示したカウンタ６がリセットさ
れてからカウントアップするまでの時間Ｔ経たのち、Ｒ
ＡＳ−Ｎ信号がレベルＬからレベルＨになった時点で、
ＣＰＵ２がＥＤＯ ＤＲＡＭからデ−タを読み出すこと
ができる。

【００３３】他方、通常のＤＲＡＭは、ＣＡＳ−Ｎ信号
がレベルＬからレベルＨになると、デ−タ出力を停止し
て高インピ−ダンス状態になるという特性があり、図５
に示すように、メモリアクセスモ−ドでＲＡＳ−Ｎ信号
がレベルＬからレベルＨになった時点で、ＣＰＵ２がＥ
ＤＯ ＤＲＡＭからデ−タを読み出すと、内容は不定と
なる。

【００３４】図６は本発明によるメモリアクセスモ−ド
設定処理のフロ−チャ−トであり、メモリチェック時、
ＣＰＵ２が実行するフロ−の一つであり、図１に示した
デ−タ書き込み手段２ａ、アクセスモ−ド設定手段２ｂ
を用いて行う。ステップＳ10で、メモリアクセスモ−ド
設定処理を開始する。

【００３５】ステップＳ11で、図２に示したデ−タ書き
込み動作波形にてＤＲＡＭ３の特定のアドレスに所定の
デ−タ、例えば０xaa 、０x55 を書き込む。

【００３６】ステップＳ12で、図３に示したデ−タ読み
出し動作波形にて特定のアドレスからデ−タを読み出
す。ステップＳ13で、デ−タ０xaa 、０x55 と読み出し
たデ−タとを比較して一致か否かをチェックし、一致な
らばステップＳ14に分岐し、否ならばステップＳ15に分
岐する。ステップＳ14でメモリアクセス動作をＥＤＯア
クセスモ−ドで行うようにハ−ドウェアを設定する。ス
テップＳ15でメモリアクセス動作を通常のＤＲＡＭアク
セスモ−ドで行うようにハ−ドウェアを設定し、ステッ
プＳ16でメモリアクセスモ−ド設定処理を終了する。

【００３７】第１の実施の形態によれば、メモリチェッ
ク時、メモリチェック手段によりデ−タ処理装置に搭載
されるメモリの種類がチェックされ、ＥＤＯ ＤＲＡＭ
アクセスモ−ド、あるいは通常のＤＲＡＭアクセスモ−
ドに自動的に設定されるので、高速でデ−タ読み出しで
きるＥＤＯ ＤＲＡＭを搭載しながら、通常のＤＲＡＭ
アクセスモ−ドのままで使用するような恐れはなくな
る。

【００３８】第２の実施の形態 図７は第２の実施の形態によるデ−タ処理装置のブロッ
ク図である。デ−タ処理装置１４は、ＣＰＵ２、ＤＲＡ
Ｍ３、Ｉ／Ｏポ−ト４、ＤＲＡＭアクセス波形生成回路
５、リフレッシュカウンタ７、リフレッシュ波形生成回
路８、論理積回路９，１０（以後ＡＮＤ回路９，１０と
記す）、論理和回路１１（以後ＯＲ回路１１と記す）、
否定回路１２，１３（以後ＮＯＴ回路１２，１３と記
す）で構成されている。

【００３９】第１の実施の形態によるデ−タ処理装置と
異なる点は専用のカウンタの代りにリフレッシュカウン
タ７を兼用するためにＡＮＤ回路９，１０、ＯＲ回路１
１、ＮＯＴ回路１２，１３を新たに追加した点である。

【００４０】図８はアクセスモ−ド設定時のデ−タ読み
出し動作波形図（２）であり、（Ａ）〜（Ｇ）はＥＤＯ
ＴＥＳＴ−Ｐ信号、ＡＣＣＥＳＳ−Ｐ信号、ＲＡＳ−Ｎ
信号、ＣＡＳ−Ｎ信号、ＣＡＲＲＹ−Ｐ信号、ＥＮＤ−
Ｎ信号、ＲＥＦＲＥＳＨ−Ｐ信号の出力波形である。

【００４１】メモリチェック時に、ＣＰＵ２は時刻ｔ1
でＤＲＡＭアクセス波形生成回路５、ＡＮＤ回路９、Ｎ
ＯＴ回路１２にそれぞれ入力しているＥＤＯＴＥＳＴ−
Ｐ信号をレベルＬからレベルＨにする。

【００４２】ＡＮＤ回路９はＥＤＯＴＥＳＴ−Ｐ信号
（レベルＨ）とリフレッシュカウンタ７のＣＡＲＲＹ−
Ｐ信号（レベルＬ）とを入力し、論理積をとって出力信
号（ＲＡＳＯＦＦ−Ｐ信号）をレベルＬにする。

【００４３】ＡＮＤ回路１０はＮＯＴ回路１２（レベル
Ｌ）、リフレッシュカウンタ７のＣＡＲＲＹ−Ｐ信号
（レベルＬ）を入力し、論理積をとって出力信号（ＲＥ
Ｆ−Ｐ信号）をレベルＬにする。ＲＥＦ−Ｐ信号がレベ
ルＬであることから、リフレッシュ波形生成回路８には
トリガ−がかからず、リフレッシュ時の波形生成を停止
する。

【００４４】時刻ｔ2 でＣＰＵ２は、ＤＲＡＭアクセス
波形生成回路５に出力しているＡＣＣＥＳＳ−Ｐ信号を
レベルＬからレベルＨにする。ＤＲＡＭアクセス波形生
成回路５はＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号を生成して
ＤＲＡＭ３に出力する。ＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信
号はそれぞれ時刻ｔ2 、ｔ3 でレベルＨからレベルＬに
なり、時刻ｔ4 でＣＡＳ−Ｎ信号はレベルＨになる。こ
の時点でＲＡＳ−Ｎ信号はまだレベルＬを出力している
ので、ＮＯＴ回路１３の出力信号はレベルＨである。

【００４５】時刻ｔ4 でＤＲＡＭアクセス波形生成回路
５はＯＲ回路１１、リフレッシュカウンタ７に出力して
いるＥＮＤ−Ｎ信号をレベルＨからレベルＬにする。Ｏ
Ｒ回路１１はＮＯＴ回路１３の出力信号（レベルＨ）と
ＥＮＤ−Ｎ信号（レベルＬ）との論理和をとってＩ／Ｏ
ポ−ト４にレベルＨを出力する。

【００４６】ＣＰＵ２はＤＲＡＭアクセス波形生成回路
５からＩ／Ｏポ−ト４に出力されている信号がレベルＨ
であることからＤＲＡＭ３から出力されているデ−タの
読み取り動作を行わない。

【００４７】リフレッシュカウンタ７はＥＮＤ−Ｎ信号
がレベルＬになったことに基づいてカウントを開始し、
時刻ｔ5 でカウントアップするとＡＮＤ回路９，１０に
出力しているＣＡＲＲＹ−Ｐ信号をレベルＬからレベル
Ｈにする。

【００４８】ＡＮＤ回路１０はＮＯＴ回路１２、リフレ
ッシュカウンタ７から、それぞれ、レベルＬ、レベルＨ
を入力し、論理積をとって出力信号（以後ＲＥＦ−Ｐ信
号と記す）をレベルＬにするので、リフレッシュ波形生
成回路８にはトリガ−がかからず、リフレッシュ時の波
形生成を停止したままである。

【００４９】ＡＮＤ回路９はＥＤＯＴＥＳＴ−Ｐ信号
（レベルＨ）とリフレッシュカウンタ７のＣＡＲＲＹ−
Ｐ信号（レベルＨ）との論理積をとって出力信号（以後
ＲＡＳＯＦＦ−Ｐ信号と記す）をレベルＨにする。ＤＲ
ＡＭアクセス波形生成回路５はＲＡＳＯＦＦ−Ｐ信号が
レベルＨになったことに基づいて時刻ｔ4 から時間Ｔ経
た時刻ｔ6 でＲＡＳ−Ｎ信号をレベルＨする。ＮＯＴ回
路１３の出力信号はレベルＬになる。

【００５０】また、ＤＲＡＭアクセス波形生成回路５
は、ＲＡＳＯＦＦ−Ｐ信号がレベルＨになったことに基
づいてＥＮＤ−Ｎ信号をレベルＬにする。ＯＲ回路１１
はＮＯＴ回路１３の出力信号（レベルＬ）とＥＮＤ−Ｎ
信号（レベルＬ）との論理和をとってＩ／Ｏポ−ト４に
レベルＬを出力する。

【００５１】ＣＰＵ２はＤＲＡＭアクセス波形生成回路
５からＩ／Ｏポ−ト４に出力されている信号がレベルＬ
であることからＤＲＡＭ３から出力されているデ−タの
読み取り動作を行い、時刻ｔ7 でＥＤＯＴＥＳＴ−Ｐ信
号をレベルＬにする。

【００５２】また、通常のＤＲＡＭ読み取り動作を行う
場合には、ＣＰＵ２はＤＲＡＭアクセス波形生成回路５
に出力しているＡＣＣＥＳＳ−Ｐ信号をレベルＨにして
通常のＤＲＡＭアクセス波形を生成する。ＤＲＡＭアク
セス波形生成回路５はＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号
を生成するとともに、ＤＲＡＭ３へのアクセス終了をＣ
ＰＵ２に知らせるＥＮＤ−Ｎ信号を生成する。リフレッ
シュカウンタ７はＥＮＤ−Ｎ信号に基づいてカウントを
開始し、カウントアップ時にＣＡＲＲＹ−Ｐ信号をレベ
ルＨにする。ＥＤＯＴＥＳＴ−Ｐ信号は常にレベルＬな
ので、ＡＮＤ回路９はＲＡＳＯＦＦ−Ｐ信号をレベルＬ
とし、ＡＮＤ回路１０はＣＡＲＲＹ−Ｐ信号がレベルＨ
のとき、図７に示すように、ＲＥＦ−Ｐ信号をレベルＨ
とし、リフレッシュ波形生成回路８にトリガ−をかけ
る。

【００５３】リフレッシュ波形生成回路８はＤＲＡＭリ
フレッシュ時のＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号を出力
するとともに、ＤＲＡＭアクセス波形生成回路５にＲＥ
ＦＲＥＳＨ−Ｐ信号を出力する。ＤＲＡＭアクセス波形
生成回路５はＲＥＦＲＥＳＨ−Ｐ信号がレベルＨになる
と、ＤＲＡＭアクセス波形生成動作を停止し、ＤＲＡＭ
リフレッシュ時のＣＡＳ−Ｎ信号がレベルＨになると、
ＲＥＦＲＥＳＨ−Ｐ信号がレベルＬになり、ＤＲＡＭア
クセス波形生成回路５のＤＲＡＭアクセス波形生成動作
停止が解除される。

【００５４】メモリアクセスモ−ド設定方法は、第１の
実施の形態と同じなので説明を省略する。

【００５５】第２の実施の形態によれば、通常のＤＲＡ
ＭでもＣＡＳ−Ｎ信号が立ち上がってから１５ｎｓｅｃ
程度はデ−タを出力するので、ＣＡＳ−Ｎ信号が立ち上
がってからＲＡＳ−Ｎ信号が立ち上がるまでの時間Ｔが
短いとＥＤＯ ＤＲＡＭと誤認識される恐れがあるが、
リフレッシュカウンタを用いたことにより、付加回路を
必要とせずに十分長い時間Ｔを設定できるので、通常の
ＤＲＡＭをＥＤＯ ＤＲＡＭと誤認識される恐れがなく
なる。

【００５６】第３の実施の形態 図９は第３の実施の形態によるデ−タ処理装置のブロッ
ク図である。デ−タ処理装置２０は、ＣＰＵ２、ＤＲＡ
Ｍ３、Ｉ／Ｏポ−ト４、ＤＲＡＭアクセス波形生成回路
５、カウンタ６、リフレッシュカウンタ７、リフレッシ
ュ波形生成回路８、ＥＤＯチェックシ−ケンサ２１、Ｄ
タイプフリップフロップ回路２２，２３、８回リフレッ
シュカウンタ２４、ＡＮＤ回路２５，２６、ＮＯＴ回路
２７，２８，２９で構成されている。

【００５７】ＤＲＡＭ３はＤＲＡＭ３ａ〜ＤＲＡＭ３ｄ
の４チップで構成され、ＤＲＡＭアクセス波形生成回路
５との間には、ＲＡＳ信号線、ＣＡＳ信号線がそれぞれ
２本設けられ、ＲＡＳ０信号、ＲＡＳ１信号、ＣＡＳ０
信号、ＣＡＳ１信号の組み合わせでアドレスがラッチさ
れるものとする。

【００５８】ＲＡＳ０信号とＣＡＳ０信号とでＤＲＡＭ
３ａのロ−アドレス、カラムアドレスがラッチされ、Ｒ
ＡＳ０信号とＣＡＳ１信号とでＤＲＡＭ３ｂのロ−アド
レス、カラムアドレスがラッチされる。

【００５９】また、ＲＡＳ１信号とＣＡＳ０信号とでＤ
ＲＡＭ３ｃのロ−アドレス、カラムアドレスがラッチさ
れ、ＲＡＳ１信号とＣＡＳ１信号とでＤＲＡＭ３ｄのロ
−アドレス、カラムアドレスがラッチされる。

【００６０】第１の実施の形態によるデ−タ処理装置と
異なるところは、ＥＤＯチェックシ−ケンサ２１、Ｄタ
イプフリップフロップ回路２２，２３、８回リフレッシ
ュカウンタ２４、ＡＮＤ回路２５，２６、ＮＯＴ回路２
７，２８，２９を設け、ＣＰＵ２を用いず、ハ−ドウェ
アにて自動的にアクセスモ−ドを設定するようにした点
である。

【００６１】８回リフレッシュカウンタ２４はリフレッ
シュ回数をカウントするカウンタで、リフレッシュカウ
ンタ７からのＣＡＲＲＹ−Ｐ信号を８回カウントすると
メモリチェック開始信号であるＳＴＡＲＴ−Ｐ信号を出
力する。

【００６２】フリップフロップ回路２３はＳＴＡＲＴ−
Ｐ信号を入力し、この信号の立ち上がりエッジで現在メ
モリチェック中であることを知らせるＣＨＫＮＯＷ−Ｐ
信号を出力する。ＣＰＵ２はＩ／Ｏポ−ト４を介してＣ
ＨＫＮＯＷ−Ｐ信号を読み込み、ＤＲＡＭ３にアクセス
可能か否かを判断する。メモリチェック中であれば、Ｃ
ＰＵ２はＤＲＡＭ３にアクセスできない。

【００６３】ＥＤＯチェックシ−ケンサ２１は、ＳＴＡ
ＲＴ−Ｐ信号とクロック信号とでＲ／Ｗ−Ｎ信号、ＡＤ
Ｒ信号、ＥＤＯＴＥＳＴ1 −Ｐ信号、ＡＣＣＥＳＳ1 −
Ｐ信号を予め決められた順にＤＲＡＭアクセス波形生成
回路５に出力し、所定のデ−タを特定のアドレスに書き
込み、特定のアドレスからデ−タを読み出し、所定のデ
−タと比較チェックしてアクセスモ−ドを設定する。

【００６４】また、ＥＤＯチェックシ−ケンサ２１はＤ
ＲＡＭアクセス波形生成回路５がＤＲＡＭ３へのアクセ
ス終了をＣＰＵ２に知らせるＥＮＤ−Ｎ信号を入力し、
メモリチェック終了を知らせるＣＨＫＥＮＤ−Ｎ信号を
出力する。

【００６５】ＡＮＤ回路２６はＮＯＴ回路２７によるＣ
ＨＫＮＯＷ−Ｐ信号の反転信号と、ＥＮＤ−Ｎ信号との
論理積をとってリフレッシュカウンタ７をリセットす
る。

【００６６】フリップフロップ回路２２はＥＤＯチェッ
クシ−ケンサ２１が出力するＣＨＫＥＮＤ−Ｎ信号を入
力し、この信号の立ち上がりエッジでＥＤＯメモリチェ
ック終了を知らせるＥＤＯＣＨＫ−Ｐ信号を出力する。

【００６７】ＥＤＯＣＨＫ−Ｐ信号はＮＯＴ回路２８に
より反転されて８回リフレッシュカウンタ２４をリセッ
トする。また、ＥＤＯＣＨＫ−Ｐ信号はＩ／Ｏポ−ト４
を介してＣＰＵ２に読み取られ、ＣＰＵ２はＤＲＡＭ３
にアクセス可能か否かを判断する。

【００６８】ＡＮＤ回路２５はデ−タ処理装置２０のリ
セット信号であるＨＷＲＥＳＥＴ−Ｎ信号とＣＨＫＥＮ
Ｄ−Ｎ信号との論理積をとってフリップフロップ回路２
３をリセットする。

【００６９】図１０はアクセスモ−ド設定時のデ−タ書
き込み及びデ−タ読み出し動作波形図（３）であり、
（Ａ）〜（Ｖ）はＣＬＫ信号、ＨＷＲＥＳＥＴ−Ｎ信
号、ＳＴＡＲＴ−Ｐ信号、ＣＨＫＮＯＷ−Ｐ信号、Ｒ／
Ｗ−Ｎ信号、ＡＤＲ信号、ＥＤＯＴＥＳＴ−Ｐ信号、Ａ
ＣＣＥＳＳ１−Ｐ信号、ＲＡＭ ＡＤＲ信号、ＲＡＭ
ＤＡＴＡ信号、ＷＥ−Ｎ信号、ＲＡＳ０信号、ＲＡＳ１
信号、ＣＡＳ０信号、ＣＡＳ１信号、ＣＡＲＲＹ−Ｐ信
号、ＲＥＳＥＴ−Ｎ信号、ＥＮＤ−Ｎ信号、ＥＤＯＦＡ
Ｇbit0信号、ＥＤＯＦＡＧbit1信号、ＣＨＫＥＮＤ−Ｎ
信号、ＥＤＯＣＨＫ−Ｐ信号の出力波形である。

【００７０】（書込みシ−ケンス）時刻ｔ1 でデ−タ処
理装置２０のリセット信号であるＨＷＲＥＳＥＴ−Ｎ信
号がレベルＬからレベルＨになると、ＤＲＡＭ３へのリ
フレッシュ動作が開始されるとともに、ＡＮＤ回路２５
はＣＨＫＥＮＤ−Ｎ信号（レベルＨ）との論理積をとっ
てフリップフロップ回路２３をリセットする。

【００７１】時刻ｔ2 で８回リフレッシュカウンタ２４
はＤＲＡＭ３が８回リフレッシュされたことを示すＳＴ
ＡＲＴ−Ｐ信号をＥＤＯチェックシ−ケンサ２１、フリ
ップフロップ回路２３、ＮＯＴ回路２９に１パルス出力
する。ＳＴＡＲＴ−Ｐ信号がレベルＬからレベルＨにな
ったことにより、ＥＤＯチェックシ−ケンサ２１は立ち
上がり、フリップフロップ回路２３は現在メモリチェッ
ク中であることを知らせるＣＨＫＮＯＷ−Ｐ信号をレベ
ルＬからレベルＨにし、ＮＯＴ回路２９はフリップフロ
ップ回路２２をリセットにする。ＥＤＯチェックシ−ケ
ンサ２１はＳＴＡＲＴ−Ｐ信号がレベルＨの間、ＣＰＵ
２からのアクセスをマスクする。

【００７２】ＣＨＫＮＯＷ−Ｐ信号がレベルＬからレベ
ルＨになったことで、ＣＰＵ２はＤＲＡＭ３にアクセス
可能か否かを判断する。また、ＮＯＴ回路２７の出力は
レベルＬになる。

【００７３】時刻ｔ3 でＥＤＯチェックシ−ケンサ２１
はＤＲＡＭアクセス波形生成回路５にＡＣＣＥＳＳ1 −
Ｐ信号、Ｒ／Ｗ−Ｎ信号を１パルス出力するとともに、
ＲＡＳ０信号を選択するＡＤＲ信号を出力する。ＤＲＡ
Ｍアクセス波形生成回路５はＲ／Ｗ−Ｎ信号がレベルＨ
からレベルＬになったことで書込みシ−ケンスに入る。

【００７４】ＤＲＡＭアクセス波形生成回路５はＷＥ−
Ｎ信号をレベルＨからレベルＬにし、ＲＡＭ ＡＤＲバ
ス上に特定のアドレスのロ−アドレスをＲＡＭ ＡＤＲ
信号として出力し、ＲＡＳ０信号をレベルＨからレベル
Ｌにしてロ−アドレスをラッチする。

【００７５】ＤＲＡＭアクセス波形生成回路５はリセッ
ト後、最も遅い速度でＤＲＡＭ３にアクセスするように
設定されている。この速度はＤＲＡＭのアクセス速度に
よりことなるが、本実施の形態では４クロックのウェ−
トとする。

【００７６】時刻ｔ3 から４クロック経た時刻ｔ4 でＤ
ＲＡＭアクセス波形生成回路５はＲＡＭ ＡＤＲバス上
に特定のアドレスのカラムアドレスをＲＡＭ ＡＤＲ信
号として出力し、ＣＡＳ０信号、ＣＡＳ１信号をそれぞ
れレベルＨからレベルＬにしてカラムアドレスをラッチ
する。この結果、ＤＲＡＭ３ａ、ＤＲＡＭ３ｂへのライ
トアクセスが可能になる。このとき、ＲＡＭ ＤＡＴＡ
信号はレベルＬであるから特定のアドレスにはデ−タ０
が書き込まれる。

【００７７】時刻ｔ4 から４クロック経た時刻ｔ5 でＤ
ＲＡＭ３ａ、ＤＲＡＭ３ｂへのライトアクセスを終了
し、ＲＡＳ０信号、ＣＡＳ０信号、ＣＡＳ１信号、ＷＥ
−Ｎ信号をそれぞれレベルＬからレベルＨにする。

【００７８】時刻ｔ5 から４クロック経た時刻ｔ6 でＥ
ＤＯチェックシ−ケンサ２１はＤＲＡＭアクセス波形生
成回路５にＡＣＣＥＳＳ1 −Ｐ信号、Ｒ／Ｗ−Ｎ信号を
１パルス出力するとともに、ＲＡＳ１信号を選択するＡ
ＤＲ信号を出力する。ＤＲＡＭアクセス波形生成回路５
はＲ／Ｗ−Ｎ信号がレベルＨからレベルＬになったこと
で書込みシ−ケンスに入る。

【００７９】ＤＲＡＭアクセス波形生成回路５はＷＥ−
Ｎ信号をレベルＨからレベルＬにし、ＲＡＭ ＡＤＲバ
ス上に特定のアドレスのロ−アドレスをＲＡＭ ＡＤＲ
信号として出力し、ＲＡＳ１信号をレベルＨからレベル
Ｌにしてロ−アドレスをラッチする。

【００８０】時刻ｔ6 から４クロック経た時刻ｔ7 でＤ
ＲＡＭアクセス波形生成回路５はＲＡＭ ＡＤＲバス上
に特定のアドレスのカラムアドレスをＲＡＭ ＡＤＲ信
号として出力し、ＣＡＳ０信号、ＣＡＳ１信号をそれぞ
れレベルＨからレベルＬにしてカラムアドレスをラッチ
する。この結果、ＤＲＡＭ３ｃ、ＤＲＡＭ３ｄへのライ
トアクセスが可能になる。このとき、ＲＡＭ ＤＡＴＡ
信号はレベルＬであるから特定のアドレスにはデ−タ０
が書き込まれる。

【００８１】時刻ｔ7 から４クロック経た時刻ｔ8 でＤ
ＲＡＭ３ｃ、ＤＲＡＭ３ｄへのライトアクセスを終了
し、ＲＡＳ１信号、ＣＡＳ０信号、ＣＡＳ１信号、ＷＥ
−Ｎ信号をそれぞれレベルＬからレベルＨにし、書込み
シ−ケンスを終了する。

【００８２】（読み出しシ−ケンス）時刻ｔ8 から４ク
ロック経た時刻ｔ9 でＥＤＯチェックシ−ケンサ２１は
ＤＲＡＭアクセス波形生成回路５にＡＣＣＥＳＳ1 −Ｐ
信号を１パルス出力するとともに、ＥＤＯＴＥＳＴ−Ｐ
信号をレベルＬからレベルＨにし、ＲＡＳ０信号を選択
するＡＤＲ信号を出力する。ＤＲＡＭアクセス波形生成
回路５はＲ／Ｗ−Ｎ信号がレベルＬであることから書き
込みシ−ケンスに入る。

【００８３】ＤＲＡＭアクセス波形生成回路５はＲＡＭ
ＡＤＲバス上に特定のアドレスのロ−アドレスをＲＡ
Ｍ ＡＤＲ信号として出力し、ＲＡＳ０信号をレベルＨ
からレベルＬにしてロ−アドレスをラッチする。

【００８４】時刻ｔ9 から４クロック経た時刻ｔ10でＤ
ＲＡＭアクセス波形生成回路５はＲＡＭ ＡＤＲバス上
に特定のアドレスのカラムアドレスをＲＡＭ ＡＤＲ信
号として出力し、ＣＡＳ０信号、ＣＡＳ１信号をそれぞ
れレベルＨからレベルＬにしてカラムアドレスをラッチ
する。この結果、ＤＲＡＭ３ａ、ＤＲＡＭ３ｂへのリ−
ドアクセスが可能になる。

【００８５】時刻ｔ10から４クロック経た時刻ｔ11でＤ
ＲＡＭアクセス波形生成回路５はＣＡＳ０信号、ＣＡＳ
１信号をそれぞれレベルＬからレベルＨにする。

【００８６】ＤＲＡＭアクセス波形生成回路５はＣＡＳ
０信号、ＣＡＳ１信号がレベルＬからレベルＨになった
ことにより、ＲＥＳＥＴ−Ｎ信号をレベルＬからレベル
Ｈにし、カウンタ６をリセットする。カウンタ６は時刻
ｔ11から予め決められた時間Ｔ経過した時刻ｔ12で、Ｄ
ＲＡＭアクセス波形生成回路５にＲＡＳＯＦＦ−Ｐ信号
を１パルス出力する。

【００８７】時刻ｔ13でＤＲＡＭアクセス波形生成回路
５はＲＡＳ０信号をレベルＬからレベルＨにし、Ｉ／Ｏ
ポ−ト４とＥＤＯチェックシ−ケンサ２１とＡＮＤ回路
２６にＥＮＤ−Ｎ信号を１パルス出力する。

【００８８】ＥＤＯチェックシ−ケンサ２１はＥＮＤ−
Ｎ信号がレベルＨからレベルＬになったことにより、Ｄ
ＲＡＭ３ａ、ＤＲＡＭ３ｂから出力されるＲＡＭ ＤＡ
ＴＡ信号を読み取り、各デ−タのＮＯＲを取ったもの
を、ＥＤＯＦＡＧレジスタのbit0に格納する。特定のア
ドレスに書き込まれたデ−タは上述したように０なので
bit0にはＥＤＯメモリであれば１がセットされる。

【００８９】時刻ｔ14から時刻ｔ15まではＤＲＡＭ３
ｃ、ＤＲＡＭ３ｄからのデ−タ読み出しであり、時刻ｔ
9 から時刻ｔ13までの処理と同様である。時刻ｔ15でＤ
ＲＡＭアクセス波形生成回路５はＩ／Ｏポ−ト４とＥＤ
Ｏチェックシ−ケンサ２１とＡＮＤ回路２６にＥＮＤ−
Ｎ信号を１パルス出力する。

【００９０】ＥＤＯチェックシ−ケンサ２１はＥＮＤ−
Ｎ信号がレベルＨからレベルＬになったことにより、Ｄ
ＲＡＭ３ａ、ＤＲＡＭ３ｂから出力されるＲＡＭ ＤＡ
ＴＡ信号を読み取り、各デ−タのＮＯＲを取ったもの
を、ＥＤＯＦＡＧレジスタのbit1に格納する。特定のア
ドレスに書き込まれたデ−タは上述したように０なので
bit1にはＥＤＯメモリであれば１がセットされる。

【００９１】また、ＥＤＯチェックシ−ケンサ２１はＤ
ＲＡＭアクセス波形生成回路５に出力しているＥＤＯＴ
ＥＳＴ１−Ｐ信号をレベルＨからレベルＬにするととも
に、ＥＤＯメモリチェックが終了したことを通知するＣ
ＨＫＥＮＤ−Ｎ信号を１パルス出力する。

【００９２】ＣＨＫＥＮＤ−Ｎ信号が出力されたこと
で、ＡＮＤ回路２５からの出力はレベルＬになり、フリ
ップフロップ回路２３はリセットされ、ＣＨＫＮＯＷ−
Ｐ信号はレベルＨからレベルＬになる。

【００９３】尚、本実施の形態では、読み出しシ−ケン
ス時にＥＤＯＴＥＳＴ１−Ｐ信号をレベルＬからレベル
Ｈにしたが、書き込みシ−ケンスでＥＤＯＴＥＳＴ１−
Ｐ信号をレベルＬからレベルＨにすると、ＲＡＳ０信
号、ＲＡＳ１信号を同時にレベルＨからレベルＬにする
ことができ、１回の書き込み動作でＤＲＡＭ３ａ〜ＤＲ
ＡＭ３ｄにデ−タを書き込め、メモリチェック時間を短
縮できる。

【００９４】第３の実施の形態によれば、ファ−ムウェ
アでの動作を必要とせず、システムが起動した直後にハ
−ドウェアだけで、自動的にＥＤＯメモリであるか否か
を判定することができる。

【００９５】ファ−ムウェアからは、ＥＤＯＣＨＫ−Ｐ
信号を読み出すことでハ−ドウェアによるＥＤＯチェッ
クが実行されたか否かを判定できる。また、判定結果は
ＥＤＯチェックシ−ケンサ内のＥＤＯＦＡＧレジスタの
bit1、bit0に記憶されてあるので、デ−タ読み出し時に
はシステムがＤＲＡＭの特性に応じた速度でデ−タ読み
出しができる。

【００９６】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。書込みシ−
ケンスにてメモリの特定アドレスを指定し、該アドレス
を制御信号によりラッチして、該アドレスに対応する領
域に所定デ−タを書き込むデ−タ書き込み手段と、読出
しシ−ケンスにて特定アドレスを指定し、該アドレスを
制御信号によりラッチし、該制御信号の切り替えがなさ
れた後、所定時間経過後にメモリの特定アドレスのデ−
タを読み出し、該読み出されたデ−タが所定デ−タと一
致したときに、該メモリが使用可能であると判断して該
メモリのメモリアクセスモ−ドを設定するアクセスモ−
ド設定手段とを備えたことにより、搭載されているメモ
リの種類をチェックして、そのメモリにアクセスするモ
−ドを自動的に設定するので、高速でデ−タ読み出しで
きるＥＤＯ ＤＲＡＭを搭載しながら、通常のＤＲＡＭ
アクセスモ−ドのままで使用するような恐れはなくな
る。

【図面の簡単な説明】

【図１】第１の実施の形態によるデ−タ処理装置のブロ
ック図である。

【図２】アクセスモ−ド設定時のデ−タ書き込み動作波
形図である。

【図３】アクセスモ−ド設定時のデ−タ読み出し動作波
形図（１）である。

【図４】ＥＤＯメモリアクセスモ−ドの動作波形図であ
る。

【図５】ＥＤＯメモリアクセスモ−ドで通常のＤＲＡＭ
にアクセスした場合の動作波形図である。

【図６】本発明によるメモリアクセスモ−ド設定処理の
フロ−チャ−トである。

【図７】第２の実施の形態によるデ−タ処理装置のブロ
ック図である。

【図８】アクセスモ−ド設定時のデ−タ読み出し動作波
形図（２）である。

【図９】第３の実施の形態によるデ−タ処理装置のブロ
ック図である。

【図１０】アクセスモ−ド設定時のデ−タ書き込み及び
読み出し動作波形図である。

【符号の説明】

１、１４、２０ デ−タ処理装置 ２ ＣＰＵ ３ ＤＲＡＭ ５ ＤＲＡＭアクセス波形生成回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各メモリに対応した複数のアクセスモ−
   ドを備え、装置に搭載されたメモリをチェックしてアク
   セスモ−ドを設定するメモリアクセスモ−ド設定方法に
   おいて、 書込みシ−ケンスにて上記メモリの特定アドレスを指定
   し、該アドレスを制御信号によりラッチして、該アドレ
   スに対応する領域に所定デ−タを書き込み、 読出しシ−ケンスにて上記アドレスを指定し、該アドレ
   スを制御信号によりラッチし、該制御信号の切り替えが
   なされた後、所定時間経過後に上記メモリの特定アドレ
   スのデ−タを読み出し、該読み出されたデ−タが上記所
   定デ−タと一致したときに、該メモリが使用可能である
   と判断して該メモリのメモリアクセスモ−ドを選択する
   ことを特徴としたメモリアクセスモ−ド設定方法。
2. 【請求項２】 システム立ち上げ時、上記メモリの特定
   のアドレスを指定するロ−アドレス、カラムアドレスを
   書込みシ−ケンスにて生成したロ−アドレスストロ−ブ
   信号、カラムアドレスストロ−ブ信号によりラッチし
   て、該アドレスに対応する領域に所定デ−タを書き込
   み、 読出しシ−ケンスにて生成したカラムアドレスストロ−
   ブ信号を立ち上げてから、予め決められた所定時間経過
   後、ロ−アドレスストロ−ブ信号を立ち上げて読み出し
   たデ−タが上記所定デ−タと一致したとき、メモリアク
   セスモ−ドをＥＤＯ ＤＲＡＭアクセスモ−ドに設定す
   る請求項１記載のメモリアクセスモ−ド設定方法。
3. 【請求項３】 書込みシ−ケンス、あるいは、読出しシ
   −ケンスによるアクセス信号をＤＲＡＭアクセス波形回
   路に出力し、生成されたロ−アドレスストロ−ブ信号、
   カラムアドレスストロ−ブ信号によりメモリにアクセス
   するロ−アドレス、カラムアドレスをラッチし、メモリ
   にデ−タを書き込み、あるいは、メモリからデ−タを読
   み出すデ−タ処理装置において、 リセット信号の解除によりカウントを開始し、予め決め
   られた所定時間経過後、キャリ−信号を出力するカウン
   タと、 上記メモリの特定のアドレスに上記書込みシ−ケンスに
   より所定のデ−タを書き込むデ−タ書き込み手段と、 上記読出しシ−ケンスにより生成されたカラムアドレス
   ストロ−ブ信号の立ち上がりに同期して上記ＤＲＡＭア
   クセス波形回路から上記カウンタにリセット信号を出力
   し、該カウンタからキャリ−信号を上記ＤＲＡＭアクセ
   ス波形回路に入力してロ−アドレスストロ−ブ信号を立
   ち上げ、メモリの上記特定のアドレスからデ−タを読み
   出し、上記所定のデ−タと一致したとき、メモリアクセ
   スモ−ドをＥＤＯ ＤＲＡＭアクセスモ−ドに設定する
   アクセスモ−ド設定手段とを備えたことを特徴とするデ
   −タ処理装置。
4. 【請求項４】 上記デ−タ書き込み手段はメモリのリフ
   レッシュ回数が所定回数に到達すると出力されるスタ−
   ト信号に基づいて上記書込みシ−ケンスにより上記メモ
   リの特定のアドレスに所定のデ−タを書き込む請求項３
   記載のデ−タ処理装置。
5. 【請求項５】 上記ロ−アドレスストロ−ブ信号及びカ
   ラムアドレスストロ−ブ信号はそれぞれ複数有り、その
   複数のロ−アドレスストロ−ブ信号を同時に操作し、上
   記書込みシ−ケンスを一度で終了させる請求項３記載の
   デ−タ処理装置。