JPH11297099A - 半導体集積回路装置とその試験方法 - Google Patents
半導体集積回路装置とその試験方法Info
- Publication number
- JPH11297099A JPH11297099A JP10096486A JP9648698A JPH11297099A JP H11297099 A JPH11297099 A JP H11297099A JP 10096486 A JP10096486 A JP 10096486A JP 9648698 A JP9648698 A JP 9648698A JP H11297099 A JPH11297099 A JP H11297099A
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- JP
- Japan
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- data
- test
- semiconductor integrated
- integrated circuit
- circuit device
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】記憶素子にデータを書き込むための複雑な入力
テストパターンを必要とせず、記憶素子の試験が実施で
きる半導体集積回路装置及び、その試験方法を提供す
る。 【解決手段】４の試験用信号にテストモード状態となる
論理レベルを与え、４のワードライン選択信号、５のビ
ットライン選択信号、６のデータ選択信号を与えると、
全記憶素子の４分の１の書き込みが行われる。４及び５
の論理レベルを変更し、６のデータを変更することによ
り、４分の１づつ各々任意のデータの書き込みが行われ
る。 【効果】記憶素子にデータを書き込むための複雑な入力
テストパターンを必要とせず、その結果、それらを実行
するための試験時間を必要とせず、記憶素子の試験が実
施できる。
テストパターンを必要とせず、記憶素子の試験が実施で
きる半導体集積回路装置及び、その試験方法を提供す
る。 【解決手段】４の試験用信号にテストモード状態となる
論理レベルを与え、４のワードライン選択信号、５のビ
ットライン選択信号、６のデータ選択信号を与えると、
全記憶素子の４分の１の書き込みが行われる。４及び５
の論理レベルを変更し、６のデータを変更することによ
り、４分の１づつ各々任意のデータの書き込みが行われ
る。 【効果】記憶素子にデータを書き込むための複雑な入力
テストパターンを必要とせず、その結果、それらを実行
するための試験時間を必要とせず、記憶素子の試験が実
施できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に書き換え可能な記憶素子を有する半導体集
積回路装置の技術に関するものである。
に関し、特に書き換え可能な記憶素子を有する半導体集
積回路装置の技術に関するものである。
【０００２】
【従来の技術】従来、書き換え可能な記憶素子の試験を
行うためには、順次記憶素子のアドレスを変更し、各々
にデータの書き込みを行っていた。一部の記憶素子で
は、一括での消去、あるいは動的なストレス印加試験に
おいて全データを１状態、全データを０状態にイニシャ
ライズする回路を有しているものもあった。
行うためには、順次記憶素子のアドレスを変更し、各々
にデータの書き込みを行っていた。一部の記憶素子で
は、一括での消去、あるいは動的なストレス印加試験に
おいて全データを１状態、全データを０状態にイニシャ
ライズする回路を有しているものもあった。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
方法では、順次書き込みを行う方法が一般的であり、記
憶素子の容量が増加した場合、試験時間が増大するとい
う問題があった。また、一括での消去、書き込みを行う
際にもそのデータは全て０状態か、あるいは全て１状態
であり、任意に選択することは出来なかった。本発明で
は、ある単位の複数セルについて一括に０状態あるいは
１状態のいづれかを任意に選択し、これを書き込む機能
を有する半導体集積回路装置とその試験方法を提供する
ことを目的とする。
方法では、順次書き込みを行う方法が一般的であり、記
憶素子の容量が増加した場合、試験時間が増大するとい
う問題があった。また、一括での消去、書き込みを行う
際にもそのデータは全て０状態か、あるいは全て１状態
であり、任意に選択することは出来なかった。本発明で
は、ある単位の複数セルについて一括に０状態あるいは
１状態のいづれかを任意に選択し、これを書き込む機能
を有する半導体集積回路装置とその試験方法を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】この問題を解決するため
に本発明の半導体集積回路装置は、 ａ）書き換え可能な記憶素子を有する半導体集積回路装
置において、 ｂ）テストモード時に複数のメモリセルに対して一括に
データの書き込みを行え、 ｃ）かつ、そのデータが０状態、あるいは１状態のいず
れかが選択可能となる機能を有することを特徴とする。
に本発明の半導体集積回路装置は、 ａ）書き換え可能な記憶素子を有する半導体集積回路装
置において、 ｂ）テストモード時に複数のメモリセルに対して一括に
データの書き込みを行え、 ｃ）かつ、そのデータが０状態、あるいは１状態のいず
れかが選択可能となる機能を有することを特徴とする。
【０００５】また、試験方法は、 ｄ）請求項１記載の半導体集積回路装置において、 ｅ）テストモード時にデータの一括書き込みを行うこと
によって、メモリセルのデータ固定、メモリセル間の干
渉のための電気的特性試験を行うためのデータ書き込み
を短時間で行うことを特徴とする。
によって、メモリセルのデータ固定、メモリセル間の干
渉のための電気的特性試験を行うためのデータ書き込み
を短時間で行うことを特徴とする。
【０００６】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。
面に基づいて説明する。
【０００７】図1は、８本のワードライン、８本のビッ
トライン、８本のデータ入力端子を持つ記憶素子を内蔵
する半導体集積回路装置に本発明を適用した図を示して
いる。この図１において１及び、２、３は本発明を実現
するための回路ブロックである。４はテストモード時に
ワードラインを選択するための信号である。この信号の
論理レベルに応じて偶数行または奇数行のワードライン
が選択される。また、５はテストモード時にビットライ
ンを選択するための信号である。この信号の論理レベル
に応じて偶数行または奇数行のビットラインが選択され
る。６はテストモード時に書き込みを行うデータを０状
態にするか、あるいは１状態にするか選択するための信
号である。そして７はテストモード状態に入るための信
号である。テストモード時には７に通常状態とは論理的
に逆のレベルを入力する。これによってテストモード状
態となり、４、５、６から入力される信号が有効とな
る。この時、ワードラインに関しては、４の信号の論理
レベルに応じて１行おきのワードラインが１の選択回路
により選択される。ビットラインについては、５の信号
の論理レベルに応じて１列おきのビットラインが２の選
択回路により選択される。データについては、通常のデ
ータ入力端子から入力してもよいが、この例では、６の
論理レベルに応じて一括書き込みを行うデータが決定さ
れる。この一連の動作で全ての記憶素子の容量の４分の
１の書き込みが行われる。この４分の１の容量の書き込
みを行う間に書き込まれるデータは全て同一データであ
る。４のテストモード時のワードライン選択信号、及び
５のビットライン選択信号の論理レベルを変えることに
より、合計４回の動作で全ての記憶素子のデータ書き込
みが完了する。そのため、記憶素子の容量が大きければ
大きいほど試験時間への効果が大きい。本発明の実施例
のような回路を使用した場合は、記憶素子の容量が変化
してもこの動作のステップは変わることはない。試験方
法に関しては、まず４のテストモード時ワードライン選
択信号を０状態、５のテストモード時ビットライン選択
信号を０状態とし、６のデータ選択信号を０状態にして
書き込みを行う。次に５のビットライン選択信号を１状
態にして６のデータ選択信号を１状態にして書き込みを
行う。さらに４のテストモード時ワードライン選択信号
を１状態、５のテストモード時ビットライン選択信号を
０状態とし、６のデータ選択信号を１状態にして書き込
みを行う。最後に５のビットライン選択信号を１状態に
して６のデータ選択信号を０状態にして書き込みを行
う。以上の動作でセルチェッカーパターンの書き込みが
実現できる。
トライン、８本のデータ入力端子を持つ記憶素子を内蔵
する半導体集積回路装置に本発明を適用した図を示して
いる。この図１において１及び、２、３は本発明を実現
するための回路ブロックである。４はテストモード時に
ワードラインを選択するための信号である。この信号の
論理レベルに応じて偶数行または奇数行のワードライン
が選択される。また、５はテストモード時にビットライ
ンを選択するための信号である。この信号の論理レベル
に応じて偶数行または奇数行のビットラインが選択され
る。６はテストモード時に書き込みを行うデータを０状
態にするか、あるいは１状態にするか選択するための信
号である。そして７はテストモード状態に入るための信
号である。テストモード時には７に通常状態とは論理的
に逆のレベルを入力する。これによってテストモード状
態となり、４、５、６から入力される信号が有効とな
る。この時、ワードラインに関しては、４の信号の論理
レベルに応じて１行おきのワードラインが１の選択回路
により選択される。ビットラインについては、５の信号
の論理レベルに応じて１列おきのビットラインが２の選
択回路により選択される。データについては、通常のデ
ータ入力端子から入力してもよいが、この例では、６の
論理レベルに応じて一括書き込みを行うデータが決定さ
れる。この一連の動作で全ての記憶素子の容量の４分の
１の書き込みが行われる。この４分の１の容量の書き込
みを行う間に書き込まれるデータは全て同一データであ
る。４のテストモード時のワードライン選択信号、及び
５のビットライン選択信号の論理レベルを変えることに
より、合計４回の動作で全ての記憶素子のデータ書き込
みが完了する。そのため、記憶素子の容量が大きければ
大きいほど試験時間への効果が大きい。本発明の実施例
のような回路を使用した場合は、記憶素子の容量が変化
してもこの動作のステップは変わることはない。試験方
法に関しては、まず４のテストモード時ワードライン選
択信号を０状態、５のテストモード時ビットライン選択
信号を０状態とし、６のデータ選択信号を０状態にして
書き込みを行う。次に５のビットライン選択信号を１状
態にして６のデータ選択信号を１状態にして書き込みを
行う。さらに４のテストモード時ワードライン選択信号
を１状態、５のテストモード時ビットライン選択信号を
０状態とし、６のデータ選択信号を１状態にして書き込
みを行う。最後に５のビットライン選択信号を１状態に
して６のデータ選択信号を０状態にして書き込みを行
う。以上の動作でセルチェッカーパターンの書き込みが
実現できる。
【０００８】なお本発明の実施の形態はあくまでも１例
であり、ワードライン数、ビットライン数、データ数が
変わった場合でも同様の回路で、容易に同様の試験が可
能である。
であり、ワードライン数、ビットライン数、データ数が
変わった場合でも同様の回路で、容易に同様の試験が可
能である。
【０００９】さらに、本発明の実施例ではワードライ
ン、ビットラインの半数を選択する回路としたが、選択
回路を変更すれば選択の分割方法を変更して容易に同様
の試験をすることも可能である。
ン、ビットラインの半数を選択する回路としたが、選択
回路を変更すれば選択の分割方法を変更して容易に同様
の試験をすることも可能である。
【００１０】
【発明の効果】以上説明したように、この発明によれ
ば、記憶素子に順次データを書き込むための複雑な入力
テストパターンを必要とせず、その結果、それらを実行
するための試験時間を必要とせず、記憶素子の試験が実
施できる。
ば、記憶素子に順次データを書き込むための複雑な入力
テストパターンを必要とせず、その結果、それらを実行
するための試験時間を必要とせず、記憶素子の試験が実
施できる。
【図１】本発明の半導体集積回路装置の構成図。
１ 本発明を実現するための回路ブロック（ワードライ
ンを選択する論理回路） ２ 本発明を実現するための回路ブロック（ビットライ
ンを選択する論理回路） ３ 本発明を実現するための回路ブロック（データを選
択する論理回路） ４ テストモード時のワードライン選択信号 ５ テストモード時のビットライン選択信号 ６ テストモード時のデータ選択信号 ７ 試験用信号
ンを選択する論理回路） ２ 本発明を実現するための回路ブロック（ビットライ
ンを選択する論理回路） ３ 本発明を実現するための回路ブロック（データを選
択する論理回路） ４ テストモード時のワードライン選択信号 ５ テストモード時のビットライン選択信号 ６ テストモード時のデータ選択信号 ７ 試験用信号
Claims (2)
- 【請求項１】ａ）書き換え可能な記憶素子を有する半導
体集積回路装置において、 ｂ）テストモード時に複数のメモリセルに対して一括に
データの書き込みを行え、 ｃ）かつ、そのデータについて０状態、あるいは１状態
のいずれかが任意に選択可能となる機能を有する半導体
集積回路装置。 - 【請求項２】ａ）請求項１記載の半導体集積回路装置に
おいて、 ｂ）テストモード時にデータの一括書き込みを行うこと
によって、メモリセルのデータ固定、メモリセル間の干
渉のための電気的特性試験のためのデータ書き込みを短
時間で行うことを特徴とする試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096486A JPH11297099A (ja) | 1998-04-08 | 1998-04-08 | 半導体集積回路装置とその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10096486A JPH11297099A (ja) | 1998-04-08 | 1998-04-08 | 半導体集積回路装置とその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297099A true JPH11297099A (ja) | 1999-10-29 |
Family
ID=14166407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10096486A Withdrawn JPH11297099A (ja) | 1998-04-08 | 1998-04-08 | 半導体集積回路装置とその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8310889B2 (en) | 2009-08-27 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device |
-
1998
- 1998-04-08 JP JP10096486A patent/JPH11297099A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8310889B2 (en) | 2009-08-27 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060308 |