JPH11297584A

JPH11297584A - 半導体集積回路装置の製造方法および製造装置

Info

Publication number: JPH11297584A
Application number: JP10098626A
Authority: JP
Inventors: Hidekimi Fudo; 秀企巳不動; Shigeki Mori; 重喜森; Kazuhiko Sato; 一彦佐藤
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】高精度な微細パターンを有する半導体集積回
路装置を実現することのできる技術を提供する。【解決手段】半導体ウエハ上に形成されたレジストパ
ターンの寸法データを収集した後、上記寸法データから
半導体ウエハ面内におけるレジストパターンの寸法補正
マップを作成し、この寸法補正マップを電子線直接描画
装置へ入力する。次に、寸法補正マップから電子線のシ
ョット毎の照射量の補正マップを作成した後、この電子
線のショット毎の照射量の補正マップに基づいてショッ
ト毎に最適な照射量で電子線をレジストに照射する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、電子線直接描画技術を用い
て形成される半導体集積回路装置に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】電子線直接描画技術とは、電子線に感度
をもつレジストの被膜を半導体基板の表面に塗布した
後、この半導体基板上で細く絞った電子線を半導体集積
回路装置の設計データに基づき操作して上記レジストに
パターンを描画し、これを現像してレジストのパターン
を半導体基板上に直接形成する技術である。従って、電
子線直接描画技術は、微細なパターンを描画できる解像
度をもち、また、精度よくパターンを描画することがで
きる。

【０００３】しかし、半導体集積回路装置の微細化に伴
って、高解像度への要求はますます厳しくなっている。
そこで、電子線直接描画技術においても、半導体基板上
に塗布されたレジストにパターンを描画した後、半導体
基板にＰＥＢ（Post Exposure Bake）処理を施すことに
よって、解像度の向上が図られている。すなわち、ＰＥ
Ｂ処理を施すことによって、レジスト中の光分解した感
光剤に拡散を起こし、感光剤の濃度分布をレジストの膜
厚方向に均一化させてレジストの解像度を改善させてい
る。

【０００４】なお、ＰＥＢ処理については、たとえば、
オーム社発行「超微細加工技術」平成９年２月２５日発
行、徳山巍編著、Ｐ５９に記載されている。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記ＰＥＢ処理を採用した電子線直接描画技術に
おいて、半導体ウエハ面内におけるレジストパターンの
寸法ばらつきが２０〜３０ｎｍと大きくなるという問題
点を見いだした。

【０００６】すなわち、ＰＥＢ処理を行なうベーク炉で
は、半導体ウエハの全面のベーク温度を均一に制御する
ことが難しく、ベーク温度にばらつきが生じてしまう。
このベーク温度のばらつきがレジストパターンの寸法ば
らつきの大きな要因となっている。

【０００７】本発明の目的は、高精度な微細パターンを
有する半導体集積回路装置を実現することのできる技術
を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集
積回路装置の製造方法は、電子線直接描画技術を用いて
半導体ウエハ上にレジストパターンを形成する際、ま
ず、半導体ウエハ上に第１のレジストを塗布した後、電
子線直接描画装置を用いて、ほぼ一定の照射量で前記第
１のレジストにパターンを描画する。次に、半導体ウエ
ハに第１のＰＥＢ処理を施した後、半導体ウエハに第１
の現像処理を施すことによって半導体ウエハ上に第１の
レジストパターンを形成し、次いで、半導体ウエハ上に
形成された第１のレジストパターンの寸法を測定する。
次に、半導体ウエハ面内における第１のレジストパター
ンの寸法データを収集した後、第１のレジストパターン
の寸法データから半導体ウエハ面内における第１のレジ
ストパターンの寸法補正マップを作成し、次いで、第１
のレジストパターンの寸法補正マップを電子線直接描画
装置へ入力する。次に、第１のレジストパターンの寸法
補正マップから半導体ウエハ面内における電子線のショ
ット毎の照射量の補正マップを作成した後、第１のレジ
ストパターンを除去し、次いで、半導体ウエハ上に第２
のレジストを塗布する。次に、電子線直接描画装置を用
いて、電子線のショット毎の照射量の補正マップから指
定される照射量で第２のレジストにパターンを描画した
後、半導体ウエハに第２のＰＥＢ処理を施し、次いで、
半導体ウエハに第２の現像処理を施すことによって半導
体ウエハ上に第２のレジストパターンを形成するもので
ある。

【００１０】（２）また、本発明の半導体集積回路装置
の製造装置は、電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する電子線直接描画装置
であって、半導体ウエハ面内におけるレジストパターン
の寸法補正マップから、電子線のショット毎の照射量の
補正マップを作成し、電子線のショット毎の照射量の補
正マップから指定される照射量で、半導体ウエハ上に塗
布されたレジストにパターンを描画するものである。

【００１１】上記した手段によれば、電子線直接描画装
置における電子線のショット毎の照射量を補正すること
によって、半導体ウエハ面内におけるレジストパターン
の寸法ばらつきを抑えることが可能となるので、寸法ば
らつきの小さい高精度なレジストパターンを形成するこ
とができて、半導体ウエハ面内における微細パターンの
寸法精度が向上する。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００１４】（実施の形態１）本発明の一実施の形態で
あるレジストパターンの寸法補正方法を図１に示す工程
１００〜工程１１０と、図２〜図５に示す半導体ウエハ
面内におけるレジストパターンの寸法、レジストパター
ンの寸法補正マップおよび電子線のショット毎の照射量
の補正マップとを用いて説明する。

【００１５】まず、初めに、半導体ウエハの表面または
裏面の異物を除去した後、半導体ウエハの表面に、回転
塗布法によってポジ型またはネガ型のレジストを均一に
塗布する（工程１００）。この方法は、半導体ウエハを
スピンチャック上に置き、レジストを遠心力で飛散させ
て半導体ウエハの表面に均一な厚さのレジストを形成す
る方法である。

【００１６】次に、半導体ウエハを電子線直接描画装置
にセットした後、設計データに基づいてほぼ一定の照射
量で電子線を照射して、レジストを構成する高分子中に
入射した電子によって構成分子の架橋または崩壊を生じ
させる（工程１０１）。すなわち、レジストが電子に照
射されると、分子の主鎖切断による分解または主鎖同士
の結合による重合によって、照射部分の分子量と非照射
部分の分子量とに差を生じさせる。

【００１７】次に、ＰＥＢ炉を用いて、半導体ウエハ
に、たとえば９５℃の温度で約２分間のＰＥＢ処理を施
す（工程１０２）。

【００１８】次に、半導体ウエハに、たとえば２２℃の
温度で約１分間のクーリング処理を施す（工程１０
３）。

【００１９】次に、現像液を半導体ウエハの表面に滴下
させて表面張力を利用して盛り、現像処理を所定の時間
行なった後、純水でのリンス、回転乾燥を連続的に行な
うことによって、半導体ウエハ上のレジストの分子量の
低い領域が溶解され、分子量の高い領域を残してレジス
トパターンが形成される（工程１０４）。

【００２０】次に、レジストパターンの寸法を測定して
（工程１０５）、図２に示すような半導体ウエハ面内の
レジストパターンの寸法データを収集する（工程１０
６）。図２では、各々の半導体チップ内の１ケ所のレジ
ストパターンの寸法しか記載していないが、各々の半導
体チップ内では、たとえば３〜５ケ所の複数のレジスト
パターンの寸法が測定される。レジストパターンの寸法
が0.２２０±0.００５μｍの規格内の場合は、レジスト
パターンの位置合わせの検査を行なった後（工程１０
７）、次の工程へと進む。

【００２１】一方、レジストパターンの寸法データが規
格外の場合は、次に、前記図２に示した半導体ウエハ面
内のレジストパターンの寸法データから、図３に示す半
導体ウエハ面内のレジストパターンの寸法補正マップを
作成した後（工程１０８）、この寸法補正マップを電子
線直接描画装置へ入力する（工程１０９）。

【００２２】次いで、前記図３に示した半導体ウエハ面
内のレジストパターンの寸法補正マップから、図４に示
す電子線のショット毎の照射量の補正マップを作成する
（工程１１０）。この後、再び、半導体ウエハの表面に
均一な厚さのレジストを塗布し（工程１００）、次い
で、前記図４に示した電子線のショット毎の照射量の補
正マップに基づいてショット毎に最適な照射量で電子線
がレジストに照射される（工程１０１）。

【００２３】次に、工程１０２のＰＥＢ処理、工程１０
３のクーリング処理および工程１０４の現像処理を半導
体ウエハに施した後、形成されたレジストパターンの寸
法を測定する（工程１０５）。

【００２４】図５に、前記図４に示した電子線のショッ
ト毎の照射量の補正マップに基づいて電子線を照射する
ことによって得られた半導体ウエハ面内のレジストパタ
ーンの寸法を示す。電子線の照射量を補正せずに形成さ
れたレジストパターンの寸法ばらつきは、前記図２に示
したように２０〜３０ｎｍ以上であるが、電子線のショ
ット毎の照射量を補正して形成されたレジストパターン
の寸法ばらつきは５ｎｍ以下となる。

【００２５】次に、本実施の形態１であるレジストパタ
ーンの寸法補正方法を適用して形成される配線層を有し
たバイポーラトランジスタを、図６に示したバイポーラ
トランジスタを示す半導体基板の要部断面図を用いて説
明する。

【００２６】まず、バイポーラトランジスタの要部断面
構造を簡単に説明する。バイポーラトランジスタは、単
結晶シリコンからなるｐ型の半導体基板１ａを主体とし
て構成されている。この半導体基板１ａの主面上にはｎ
型エピタキシャル層２が積層されており、さらに、半導
体基板１ａの主面には活性領域（素子形成領域）が設け
られている。半導体基板１ａの裏面は、酸化シリコン膜
１ｂおよび支持基板１ｃで構成されている。

【００２７】活性領域には、前記半導体基板１ａとｎ型
エピタキシャル層２との間に埋め込み型のｎ型半導体領
域３が形成されている。前記活性領域は素子分離領域に
よって周囲の他の活性領域と電気的に分離されている。
素子分離領域は主に素子分離絶縁膜、たとえば酸化シリ
コン膜４，５で構成されている。

【００２８】前記活性領域にはバイポーラトランジスタ
が形成されている。このバイポーラトランジスタはｎ型
コレクタ領域、ｐ型ベース領域、ｎ型エミッタ領域のそ
れぞれを順次配列した縦構造で構成されている。

【００２９】ｎ型コレクタ領域はｎ型エピタキシャル層
２、埋め込み型のｎ型半導体領域３およびコレクタ電位
引き上げ用ｎ型半導体領域６で構成されている。ｐ型ベ
ース領域はグラフトベース領域であるｐ型半導体領域７
および真性ベース領域であるｐ型半導体領域８で構成さ
れている。ｎ型エミッタ領域はｎ型半導体領域９で構成
されている。

【００３０】前記コレクタ電位引き上げ用ｎ型半導体領
域６には、コレクタ開口部４ａを通してタングステン配
線（以下Ｗ配線と略す）１０ａが接続されている。

【００３１】ｐ型ベース領域であるｐ型半導体領域７に
は、ベース開口部４ｂを通してベース引き出し用電極１
１の一端が接続されている。ベース引き出し用電極１１
の他端には、絶縁膜１２ａ，１２ｂに形成された接続孔
１３を通してＷ配線１０ｂが形成されている。

【００３２】ｎ型エミッタ領域であるｎ型半導体領域９
には、エミッタ開口部４ｃを通してエミッタ引き出し用
電極１４が接続されている。エミッタ引き出し用電極１
４は絶縁膜１２ａに形成された接続孔１５を通してＷ配
線１０ｃと電気的に接続されている。なお、エミッタ引
き出し用電極１４はｎ型不純物、たとえば砒素（Ａｓ）
またはリン（Ｐ）が導入された多結晶シリコン膜で構成
されている。

【００３３】第１層目の配線を構成するＷ配線１０ａ，
１０ｂ，１０ｃは、酸化シリコン膜によって構成される
第１の層間絶縁膜１６，１７，１８で覆われている。

【００３４】第１の層間絶縁膜１６，１７，１８上に
は、第２層目の配線を構成するタングステン／アルミニ
ウム／タングステン積層膜（以下Ｗ／Ａｌ／Ｗ積層配線
と略す）１９が形成されており、第１の層間絶縁膜１
６，１８に形成された接続孔２０を通して第１層目の配
線であるＷ配線１０ａ，１０ｂ，１０ｃと接続してい
る。

【００３５】半導体チップ上に高集積にバイポーラトラ
ンジスタなどの半導体素子を搭載するためには、このＷ
／Ａｌ／Ｗ積層配線１９は、配線幅が1.０μｍ、スペー
スが1.０μｍ以下とする必要があり、高精度な配線層の
加工技術が要求される。従って、Ｗ／Ａｌ／Ｗ積層配線
１９は、前記本実施の形態１であるレジストパターンの
寸法補正方法を用いて形成される。

【００３６】次に、前記Ｗ／Ａｌ／Ｗ積層配線１９の形
成方法について説明する。

【００３７】まず、スパッタリング法とＣＶＤ（Chemic
al Vapor Deposition ）法との連続処理によって下層タ
ングステン膜を成膜する。この下層タングステン膜は、
下地の第１の層間絶縁膜１６，１８に対して良好な接着
性を有し、かつ、接続孔２０に対して良好な被覆性を有
している。

【００３８】次に、下層タングステン膜上に中間層のア
ルミニウム膜および上層タングステン膜を順次堆積す
る。このアルミニウム膜は、アルミニウム単層膜、ある
いはシリコン（Ｓｉ），銅（Ｃｕ）、またはＳｉとＣｕ
の両者を含有するアルミニウム合金膜であり、配線の抵
抗を下げるために用いられている。アルミニム合金膜中
のＣｕの濃度は3.０％以下であり、Ｃｕは配線のエレク
トロマイグレーションを低減する効果がある。

【００３９】Ｗ／Ａｌ／Ｗ積層配線１９を構成する下層
タングステン膜は、たとえばスパッタリング法で形成さ
れた厚さ約0.０５μｍのタングステン膜とＣＶＤ法で堆
積された約0.２μｍのタングステン膜で構成されてお
り、中間層のアルミニウム層の厚さは、たとえば約0.６
μｍ、上層タングステン膜の厚さは、たとえば約0.０５
μｍである。

【００４０】次に、前記レジストパターンの寸法補正方
法を用いて、Ｗ／Ａｌ／Ｗ積層膜を加工するためのレジ
ストパターンを上層タングステン膜の表面に形成する。

【００４１】すなわち、まず、前記図１に示すように、
上層タングステン膜上にレジストを塗布した後（前記工
程１００）、電子線をレジストに照射し（前記工程１０
１）、次いで、ＰＥＢ処理（前記工程１０２）、クーリ
ング処理（前記工程１０３）、現像処理（前記工程１０
４）を順次半導体ウエハに施すことによってレジストパ
ターンを形成する。次いで、現像処理後の現像寸法検査
（前記工程１０５）において測定されたレジストパター
ンの寸法が規格内であれば（前記工程１０６）、レジス
トパターンの位置合わせの検査を行なった後（前記工程
１０７）、次の工程へと進む。

【００４２】しかし、レジストパターンの寸法が規格外
の場合は、レジストパターンの寸法データから、半導体
ウエハ面内のレジストパターンの寸法補正マップを作成
した後（前記工程１０８）、この寸法補正マップを電子
線直接描画装置へ入力し（前記工程１０９）、次いで、
寸法補正マップから、ショット毎の照射量の補正マップ
を作成する（前記工程１１０）。

【００４３】この後、半導体ウエハ上のレジストパター
ンを除去し、再び、上層タングステン膜上にレジストを
塗布し（前記工程１００）、次いで、ショット毎の照射
量の補正マップに基づいて各々のショット毎に最適な照
射量で電子線をレジストに照射する（前記工程１０
１）。次に、ＰＥＢ処理（前記工程１０２）、クーリン
グ処理（前記工程１０３）、現像処理（前記工程１０
４）を順次半導体ウエハに施すことによってレジストパ
ターン形成する。

【００４４】次に、上記レジストパターンをマスクにし
てＷ／Ａｌ／Ｗ積層膜をエッチングすることによって、
第２層目の配線を構成するＷ／Ａｌ／Ｗ積層配線１９が
形成される。

【００４５】第２層目の配線を構成するＷ／Ａｌ／Ｗ積
層配線１９は第２の層間絶縁膜２１，２２，２３で覆わ
れている。さらに、第２の層間絶縁膜２１，２２，２３
上には、第３層目の配線を構成するＷ／Ａｌ／Ｗ積層配
線２４が形成されており、Ｗ／Ａｌ／Ｗ積層配線２４
は、接続孔２５を通して第２層目の配線であるＷ／Ａｌ
／Ｗ積層配線１９と接続している。

【００４６】第３層目の配線を構成するＷ／Ａｌ／Ｗ積
層配線２４は第３の層間絶縁膜２６，２７，２８で覆わ
れている。さらに、第３の層間絶縁膜２６，２７，２８
上には、第４層目の配線を構成するＷ／Ａｌ／Ｗ積層配
線２９が形成されており、Ｗ／Ａｌ／Ｗ積層配線２９
は、接続孔３０を通して第３層目の配線であるＷ／Ａｌ
／Ｗ積層配線２４と接続している。

【００４７】第４層目の配線を構成するＷ／Ａｌ／Ｗ積
層配線２９は第４の層間絶縁膜３１，３２，３３で覆わ
れている。さらに、第４の層間絶縁膜３１，３２，３３
上には、第５層目の配線を構成するＷ／Ａｌ／Ｗ積層配
線３４が形成されており、Ｗ／Ａｌ／Ｗ積層配線３４
は、接続孔３５を通して第４層目の配線であるＷ／Ａｌ
／Ｗ積層配線２９と接続している。

【００４８】第５層目の配線を構成するＷ／Ａｌ／Ｗ積
層配線３４は第５の層間絶縁膜３６，３７，３８で覆わ
れている。さらに、第５の層間絶縁膜３６，３７，３８
上には、第６層目の配線を構成するアルミニウム配線
（以下Ａｌ配線と略す）３９が形成されており、Ａｌ配
線３９は、接続孔４０を通して第５層目の配線であるＷ
／Ａｌ／Ｗ積層配線３４と接続している。なお、第６層
目の配線にはＣｕ配線を用いてもよい。

【００４９】第６層目の配線を構成するＡｌ配線３９上
にはファイナルパッシベーション膜４１，４２が形成さ
れている。ファイナルパッシベーション膜４１は、たと
えば窒化シリコン膜によって構成されており、ファイナ
ルパッシベーション膜４２は、たとえば酸化シリコン膜
によって構成されている。

【００５０】ファイナルパッシベーション膜４１，４２
上には、外部端子用引き出し配線としてのＢＬＭ（Ball
Limiting Metallurgy）膜４３が形成されており、ＢＬ
Ｍ膜４３と第６層目の配線であるＡｌ配線３９との接続
は、接続孔４５を通して行なわれる。ＢＬＭ膜４３は、
クロム（Ｃｒ）、Ｃｕおよび金（Ａｕ）を順次積層した
構造となっており、ＢＬＭ膜４３上に、外部端子（ボン
ディングパッド）４４が形成されている。

【００５１】なお、前記実施の形態１では、半導体ウエ
ハ面内におけるレジストパターンの寸法補正マップか
ら、電子線のショット毎の照射量の補正マップを作成
し、これに基づいてショット毎に最適な照射量で電子線
がレジストに照射されたが、半導体ウエハ面内における
レジストパターンの寸法補正マップから、電子線のショ
ット毎のショットサイズの補正マップを作成し、これに
基づいてショット毎に最適なショットサイズで電子線を
レジストに照射してもよい。

【００５２】このように、本実施の形態１によれば、た
とえばバイポーラトランジスタの配線層のような微細な
パターンを形成する際、電子線直接描画装置における電
子線のショット毎の照射量を補正することによって、Ｐ
ＥＢ処理のベーク温度のばらつきなどによるレジストパ
ターンの寸法ばらつきを抑えることが可能となるので、
寸法ばらつきの小さい高精度なレジストパターンを形成
することができて、半導体ウエハ面内における微細パタ
ーンの寸法精度が向上する。

【００５３】（実施の形態２）図７は、本発明の他の実
施の形態であるレジストパターンの寸法補正方法を示す
工程１００〜工程１１０であり、図８は、電子線直接描
画装置で作成された電子線の半導体チップ毎の照射量の
データの一例である。

【００５４】本実施の形態２では、まず、前記実施の形
態１の前記図１に示した前記工程１００〜前記工程１０
５と同様に、半導体ウエハ上にレジストパターンを形成
した後、レジストパターンの寸法が測定されて（工程１
０５）、半導体ウエハ面内のレジストパターンの寸法デ
ータが収集される（工程１０６）。レジストパターンの
寸法データが規格内の場合は、レジストパターンの位置
合わせの検査を行なった後（工程１０７）、次の工程へ
と進む。

【００５５】一方、レジストパターンの寸法データが規
格外の場合は、次に、半導体ウエハ面内のレジストパタ
ーンの寸法データから、半導体ウエハ面内のレジストパ
ターンの寸法補正マップを作成した後（工程１０８）、
この寸法補正マップを電子線直接描画装置へ入力する
（工程１０９）。

【００５６】次いで、半導体ウエハ面内のレジストパタ
ーンの寸法補正マップから、図８に示す電子線の半導体
チップ毎の照射量データが作成される（工程１１０）。
この後、再び、半導体ウエハの表面に均一な厚さのレジ
ストを塗布し（工程１００）、次いで、前記図８に示し
た電子線の半導体チップ毎の照射量データに基づいて半
導体チップ毎に最適な照射量で電子線がレジストに照射
される（工程１０１）。

【００５７】次に、工程１０２のＰＥＢ処理、工程１０
３のクーリング処理および工程１０４の現像処理を半導
体ウエハに施した後、形成されたレジストパターンの寸
法を測定する（工程１０５）。

【００５８】このように、本実施の形態２によれば、電
子線直接描画装置へ入力されたレジストパターンの寸法
補正マップから電子線の半導体チップ毎の照射量データ
が作成されて、半導体チップ毎に最適な照射量で電子線
がレジストに照射されるので、ショット毎に最適な照射
量で電子線がレジストに照射される方法よりも、処理速
度が向上する。

【００５９】（実施の形態３）図９は、本発明の他の実
施の形態であるレジストパターンの寸法補正方法を示す
工程１００〜工程１１０である。

【００６０】本実施の形態３では、まず、前記実施の形
態１の前記図１に示した前記工程１００〜前記工程１０
５と同様に、半導体ウエハ上にレジストパターンを形成
した後、レジストパターンの寸法が測定されて（工程１
０５）、半導体ウエハ面内のレジストパターンの寸法デ
ータが収集される（工程１０６）。レジストパターンの
寸法データが規格内の場合は、レジストパターンの位置
合わせの検査を行なった後（工程１０７）、次の工程へ
と進む。

【００６１】一方、レジストパターンの寸法データが規
格外の場合は、次に、半導体ウエハ面内のレジストパタ
ーンの寸法データから、半導体ウエハ面内のレジストパ
ターンの寸法補正マップを作成した後（工程１０８）、
この寸法補正マップをベーク炉制御装置へ入力する（工
程１０９）。

【００６２】次いで、半導体ウエハ面内のレジストパタ
ーンの寸法補正マップから、半導体チップ毎のＰＥＢ処
理のベーク温度データが作成される（工程１１０）。こ
の後、再び、半導体ウエハの表面に均一な厚さのレジス
トを塗布し（工程１００）、次いで、ほぼ一定の照射量
で電子線がレジストに照射される（工程１０１）。

【００６３】次に、工程１０２のＰＥＢ処理が半導体ウ
エハに施される。このＰＥＢ処理では、半導体チップ毎
のＰＥＢ処理のベーク温度データに基づいて半導体チッ
プ毎に最適なベーク温度でＰＥＢ処理が施されるので、
半導体ウエハ上のレジストパターンの寸法ばらつきが小
さくなる。

【００６４】次に、工程１０３のクーリング処理および
工程１０４の現像処理を半導体ウエハに施した後、形成
されたレジストパターンの寸法を測定する（工程１０
５）。

【００６５】このように、本実施の形態３によれば、ベ
ーク炉制御装置へ入力されたレジストパターンの寸法補
正マップから半導体チップ毎にＰＥＢ処理のベーク温度
データが作成されて、半導体チップ毎に最適なベーク温
度でＰＥＢ処理が施されるので、レジストパターンの寸
法精度が向上する。

【００６６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６７】たとえば、前記実施の形態１では、レジス
トパターンの寸法補正方法をバイポーラトランジスタの
第２層目の配線の製造方法に適用した場合について説明
したが、上記バイポーラトランジスタの他の配線層の製
造方法にも適用可能であり、また、微細パターンを有す
るいかなる半導体集積回路装置の製造方法にも適用可能
である。

【００６８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６９】本発明によれば、半導体ウエハ面内におけ
るレジストパターンの寸法精度を向上することが可能と
なるので、このレジストパターンをマスクにして加工す
ることによって寸法ばらつきの小さい高精度な微細パタ
ーンを半導体ウエハ上に形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるレジストパターン
の補正方法を説明する工程図である。

【図２】半導体ウエハ面内におけるレジストパターンの
寸法データを示す図である。

【図３】レジストパターンの設計寸法である0.２２μｍ
に対する半導体ウエハ面内におけるレジストパターンの
寸法補正マップを示す図である。

【図４】最適照射量に対する半導体ウエハ面内における
電子線のショット毎の照射量の補正マップを示す図であ
る。

【図５】電子線のショット毎の照射量を補正した後の半
導体ウエハ面内におけるレジストパターンの寸法データ
を示す図である。

【図６】本発明の一実施の形態を用いて形成されたバイ
ポーラトランジスタを説明する半導体基板の要部断面図
である。

【図７】本発明の他の実施の形態であるレジストパター
ンの補正方法を説明する工程図である。

【図８】電子線の半導体チップ毎の照射量データの一例
を示す図である。

【図９】本発明の他の実施の形態であるレジストパター
ンの補正方法を説明する工程図である。

【符号の説明】

１ａ半導体基板１ｂ酸化シリコン膜１ｃ支持基板２ｎ型エピタキシャル層３埋め込み型のｎ型半導体領域４酸化シリコン膜４ａコレクタ開口部４ｂベース開口部４ｃエミッタ開口部５酸化シリコン膜６コクタ電位引き上げ用ｎ型半導体領域７ｐ型半導体領域８ｐ型半導体領域９ｎ型半導体領域１０ａタングステン配線（第１層目の配線）１０ｂタングステン配線（第１層目の配線）１０ｃタングステン配線（第１層目の配線）１１ベース引き出し用電極１２ａ絶縁膜１２ｂ絶縁膜１３接続孔１４エミッタ引き出し用電極１５接続孔１６第１の層間絶縁膜１７第１の層間絶縁膜１８第１の層間絶縁膜１９タングステン／アルミニウム／タングステン積層
配線（第２層目の配線）２０接続孔２１第２の層間絶縁膜２２第２の層間絶縁膜２３第２の層間絶縁膜２４タングステン／アルミニウム／タングステン積層
配線（第３層目の配線）２５接続孔２６第３の層間絶縁膜２７第３の層間絶縁膜２８第３の層間絶縁膜２９タングステン／アルミニウム／タングステン積層
配線（第４層目の配線）３０接続孔３１第４の層間絶縁膜３２第４の層間絶縁膜３３第４の層間絶縁膜３４タングステン／アルミニウム／タングステン積層
配線（第５層目の配線）３５接続孔３６第５の層間絶縁膜３７第５の層間絶縁膜３８第５の層間絶縁膜３９アルミニウム配線（第６層目の配線）４０接続孔４１ファイナルパッシベーション膜４２ファイナルパッシベーション膜４３ＢＬＭ膜４４外部端子（ボンディングパッド）４５接続孔

フロントページの続き (72)発明者森重喜東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者佐藤一彦東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する半導体集積回路装置
の製造方法であって、 (a).前記半導体ウエハ上に第１のレジストを塗布した
後、電子線直接描画装置を用いて、ほぼ一定の照射量で
前記第１のレジストにパターンを描画する工程と、 (b).前記半導体ウエハに第１のベーク処理を施す工程
と、 (c).前記半導体ウエハに第１の現像処理を施すことによ
って前記半導体ウエハ上に第１のレジストパターンを形
成する工程と、 (d).前記半導体ウエハ面内における前記第１のレジスト
パターンの寸法を測定してレジストパターンの寸法デー
タを収集する工程と、 (e).前記レジストパターンの寸法データから前記半導体
ウエハ面内におけるレジストパターンの寸法補正マップ
を作成した後、前記レジストパターンの寸法補正マップ
を前記電子線直接描画装置へ入力する工程と、 (f).前記レジストパターンの寸法補正マップから前記半
導体ウエハ面内における電子線のショット毎の照射量の
補正マップを作成する工程と、 (g).前記第１のレジストパターンを除去した後、前記半
導体ウエハ上に第２のレジストを塗布し、次いで、前記
電子線直接描画装置を用いて、前記電子線のショット毎
の照射量の補正マップから指定される照射量で前記第２
のレジストにパターンを描画する工程と、 (h).前記半導体ウエハに第２のベーク処理を施す工程
と、 (i).前記半導体ウエハに第２の現像処理を施すことによ
って前記半導体ウエハ上に第２のレジストパターンを形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項２】電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する半導体集積回路装置
の製造方法であって、 (a).前記半導体ウエハ上に第１のレジストを塗布した
後、電子線直接描画装置を用いて、ほぼ一定のショット
サイズで前記第１のレジストにパターンを描画する工程
と、 (b).前記半導体ウエハに第１のベーク処理を施す工程
と、 (c).前記半導体ウエハに第１の現像処理を施すことによ
って前記半導体ウエハ上に第１のレジストパターンを形
成する工程と、 (d).前記半導体ウエハ面内における前記第１のレジスト
パターンの寸法を測定してレジストパターンの寸法デー
タを収集する工程と、 (e).前記レジストパターンの寸法データから前記半導体
ウエハ面内におけるレジストパターンの寸法補正マップ
を作成した後、前記レジストパターンの寸法補正マップ
を前記電子線直接描画装置へ入力する工程と、 (f).前記レジストパターンの寸法補正マップから前記半
導体ウエハ面内における電子線のショット毎のショット
サイズの補正マップを作成する工程と、 (g).前記第１のレジストパターンを除去した後、前記半
導体ウエハ上に第２のレジストを塗布し、次いで、前記
電子線直接描画装置を用いて、前記電子線のショット毎
のショットサイズの補正マップから指定されるショット
サイズで前記第２のレジストにパターンを描画する工程
と、 (h).前記半導体ウエハに第２のベーク処理を施す工程
と、 (i).前記半導体ウエハに第２の現像処理を施すことによ
って前記半導体ウエハ上に第２のレジストパターンを形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項３】電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する半導体集積回路装置
の製造方法であって、 (a).前記半導体ウエハ上に第１のレジストを塗布した
後、電子線直接描画装置を用いて、ほぼ一定の照射量で
前記第１のレジストにパターンを描画する工程と、 (b).前記半導体ウエハに第１のベーク処理を施す工程
と、 (c).前記半導体ウエハに第１の現像処理を施すことによ
って前記半導体ウエハ上に第１のレジストパターンを形
成する工程と、 (d).前記半導体ウエハ面内における前記第１のレジスト
パターンの寸法を測定してレジストパターンの寸法デー
タを収集する工程と、 (e).前記レジストパターンの寸法データから前記半導体
ウエハ面内におけるレジストパターンの寸法補正マップ
を作成した後、前記レジストパターンの寸法補正マップ
を前記電子線直接描画装置へ入力する工程と、 (f).前記レジストパターンの寸法補正マップから前記半
導体ウエハ面内における電子線の半導体チップ毎の照射
量の補正マップを作成する工程と、 (g).前記第１のレジストパターンを除去した後、前記半
導体ウエハ上に第２のレジストを塗布し、次いで、前記
電子線直接描画装置を用いて、前記電子線の半導体チッ
プ毎の照射量の補正マップから指定される照射量で前記
第２のレジストにパターンを描画する工程と、 (h).前記半導体ウエハに第２のベーク処理を施す工程
と、 (i).前記半導体ウエハに第２の現像処理を施すことによ
って前記半導体ウエハ上に第２のレジストパターンを形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項４】電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する半導体集積回路装置
の製造方法であって、 (a).前記半導体ウエハ上に第１のレジストを塗布した
後、電子線直接描画装置を用いて、ほぼ一定の照射量で
前記第１のレジストにパターンを描画する工程と、 (b).ベーク炉を用いて、ほぼ一定のベーク温度で前記半
導体ウエハに第１のベーク処理を施す工程と、 (c).前記半導体ウエハに第１の現像処理を施すことによ
って前記半導体ウエハ上に第１のレジストパターンを形
成する工程と、 (d).前記半導体ウエハ面内における前記第１のレジスト
パターンの寸法を測定してレジストパターンの寸法デー
タを収集する工程と、 (e).前記レジストパターンの寸法データから前記半導体
ウエハ面内におけるレジストパターンの寸法補正マップ
を作成した後、前記レジストパターンの寸法補正マップ
を前記ベーク炉へ入力する工程と、 (f).前記レジストパターンの寸法補正マップから前記半
導体ウエハ面内における半導体チップ毎のベーク温度の
補正マップを作成する工程と、 (g).前記第１のレジストパターンを除去した後、前記半
導体ウエハ上に第２のレジストを塗布し、次いで、前記
電子線直接描画装置を用いて、ほぼ一定の前記照射量で
前記第２のレジストにパターンを描画する工程と、 (h).前記ベーク炉を用いて、前記半導体チップ毎のベー
ク温度の補正マップから指定されるベーク温度で前記半
導体ウエハに第２のベーク処理を施す工程と、 (i).前記半導体ウエハに第２の現像処理を施すことによ
って前記半導体ウエハ上に第２のレジストパターンを形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項５】請求項１から４のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記半導体ウ
エハに第１のベーク処理を施す工程と前記半導体ウエハ
に第１の現像処理を施す工程との間、および前記半導体
ウエハに第２のベーク処理を施す工程と前記半導体ウエ
ハに第２の現像処理を施す工程との間に、前記半導体ウ
エハにクーリング処理を施す工程を有することを特徴と
する半導体集積回路装置の製造方法。
【請求項６】請求項１から４のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記第１のレ
ジストパターンの寸法は、半導体チップ内で３〜５点測
定されることを特徴とする半導体集積回路装置の製造方
法。
【請求項７】請求項１から４のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記第１のベ
ーク処理および前記第２のベーク処理は、１００℃以下
の温度で前記半導体ウエハに施されることを特徴とする
半導体集積回路装置の製造方法。
【請求項８】電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する半導体集積回路装置
の製造装置であって、前記半導体ウエハ面内におけるレ
ジストパターンの寸法補正マップから、電子線のショッ
ト毎の照射量の補正マップまたは電子線のショット毎の
ショットサイズの補正マップを作成し、前記電子線のシ
ョット毎の照射量の補正マップから指定される照射量ま
たは前記電子線のショット毎のショットサイズの補正マ
ップから指定されるショットサイズで、前記半導体ウエ
ハ上に塗布されたレジストにパターンを描画することを
特徴とする半導体集積回路装置の製造装置。
【請求項９】電子線直接描画技術を用いて半導体ウエ
ハ上にレジストパターンを形成する半導体集積回路装置
の製造装置であって、前記半導体ウエハ面内におけるレ
ジストパターンの寸法補正マップから、電子線の半導体
チップ毎の照射量の補正マップを作成し、前記電子線の
半導体チップ毎の照射量の補正マップから指定される照
射量で、前記半導体ウエハ上に塗布されたレジストにパ
ターンを描画することを特徴とする半導体集積回路装置
の製造装置。
【請求項１０】半導体ウエハ上に塗布されたレジスト
にパターンを描画した後、前記半導体ウエハにベーク処
理を施す半導体集積回路装置の製造装置であって、前記
半導体ウエハ面内におけるレジストパターンの寸法補正
マップから、半導体チップ毎のベーク温度の補正マップ
を作成し、前記半導体チップ毎のベーク温度の補正マッ
プから指定されるベーク温度で、前記半導体ウエハにベ
ーク処理が施されることを特徴とする半導体集積回路装
置の製造装置。