JPH09129524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09129524A JPH09129524A JP28546395A JP28546395A JPH09129524A JP H09129524 A JPH09129524 A JP H09129524A JP 28546395 A JP28546395 A JP 28546395A JP 28546395 A JP28546395 A JP 28546395A JP H09129524 A JPH09129524 A JP H09129524A
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Abstract
(57)【要約】
【課題】 半導体基板の反りに起因する処理加工不良の
防止を図る。 【解決手段】 半導体基板の主面に絶縁膜や配線層を複
数層形成した後前記半導体基板を処理加工する工程と、
前記半導体基板を縦横に分断して半導体チップとする工
程とを有する半導体装置の製造方法であって、前記処理
加工前に前記半導体基板の裏面に半導体基板の主面の絶
縁膜や配線層による半導体基板の反りや歪みを解消させ
る補正膜を形成し、その後半導体基板の処理加工を行
う。前記補正膜は半導体基板の主面に所定数の絶縁膜や
配線層を形成し、かつ絶縁膜からなるファイナルパッシ
ベーション膜を形成した後形成するものである。
防止を図る。 【解決手段】 半導体基板の主面に絶縁膜や配線層を複
数層形成した後前記半導体基板を処理加工する工程と、
前記半導体基板を縦横に分断して半導体チップとする工
程とを有する半導体装置の製造方法であって、前記処理
加工前に前記半導体基板の裏面に半導体基板の主面の絶
縁膜や配線層による半導体基板の反りや歪みを解消させ
る補正膜を形成し、その後半導体基板の処理加工を行
う。前記補正膜は半導体基板の主面に所定数の絶縁膜や
配線層を形成し、かつ絶縁膜からなるファイナルパッシ
ベーション膜を形成した後形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に半導体基板の反りや歪みを解消させた後半導体
基板を処理加工する技術に関する。
法、特に半導体基板の反りや歪みを解消させた後半導体
基板を処理加工する技術に関する。
【０００２】
【従来の技術】半導体装置の製造においては、半導体基
板（ウエハ）が使用される。この半導体基板は薄く、そ
の直径も十数インチと大型化している。この結果、半導
体基板の表面の平坦度の良否や反りの有無が処理加工精
度や歩留りに大きく影響してくる。
板（ウエハ）が使用される。この半導体基板は薄く、そ
の直径も十数インチと大型化している。この結果、半導
体基板の表面の平坦度の良否や反りの有無が処理加工精
度や歩留りに大きく影響してくる。
【０００３】露光技術におけるウエハの平坦度や反りの
影響については、たとえば、工業調査会発行「電子材
料」1987年９月号、同年９月１日発行、P113〜P114に記
載されている。
影響については、たとえば、工業調査会発行「電子材
料」1987年９月号、同年９月１日発行、P113〜P114に記
載されている。
【０００４】また、特開平 5-47924号公報には、シリコ
ン基板に設けるループ状の厚い酸化膜（特に高耐圧のパ
ワー素子）に起因するシリコン基板と酸化膜の膨張率の
差によるウエハの反りを防止する技術が開示されてい
る。すなわち、この技術は、シリコン基板上に絶縁物と
して設ける厚い酸化膜をアイランド状にしている。
ン基板に設けるループ状の厚い酸化膜（特に高耐圧のパ
ワー素子）に起因するシリコン基板と酸化膜の膨張率の
差によるウエハの反りを防止する技術が開示されてい
る。すなわち、この技術は、シリコン基板上に絶縁物と
して設ける厚い酸化膜をアイランド状にしている。
【０００５】一方、近年、半導体集積回路装置（半導体
装置）に要求される集積度の増加により、配線の多層化
が有効とされ、様々な製造プロセスが検討されている。
たとえば、株式会社培風館発行「超高速バイポーラデバ
イス」1987年４月20日発行、P131には、超高速化バイポ
ーラＬＳＩの多層配線技術について記載されている。同
文献には、多層配線構造として、有機樹脂（ＰＩＱ）を
絶縁膜（層間絶縁膜）として使用したＡｌの３層配線構
造について記載されている。
装置）に要求される集積度の増加により、配線の多層化
が有効とされ、様々な製造プロセスが検討されている。
たとえば、株式会社培風館発行「超高速バイポーラデバ
イス」1987年４月20日発行、P131には、超高速化バイポ
ーラＬＳＩの多層配線技術について記載されている。同
文献には、多層配線構造として、有機樹脂（ＰＩＱ）を
絶縁膜（層間絶縁膜）として使用したＡｌの３層配線構
造について記載されている。
【０００６】
【発明が解決しようとする課題】本発明者は、多層配線
を有する半導体集積回路装置の開発にあたり、多層配線
を設けた半導体基板について分析検討した結果、以下の
問題点を見出した。
を有する半導体集積回路装置の開発にあたり、多層配線
を設けた半導体基板について分析検討した結果、以下の
問題点を見出した。
【０００７】半導体装置の製造において、半導体基板の
主面に絶縁膜を介して配線層を何層も積み上げると、配
線材料（配線層）や絶縁膜（層間絶縁膜）が有する応力
によって半導体基板全体に反りや歪みが生じることがあ
る。
主面に絶縁膜を介して配線層を何層も積み上げると、配
線材料（配線層）や絶縁膜（層間絶縁膜）が有する応力
によって半導体基板全体に反りや歪みが生じることがあ
る。
【０００８】半導体装置の製造において、半導体基板に
対して各種の半導体製造装置によって各種の処理加工が
繰り返し行われる。この場合、半導体基板が反ると、前
記文献にも記載されているように、露光によるパターニ
ングに支障を来す。また、絶縁膜や配線層をエッチング
する際、微細で鮮明なパターニングが行えない場合が生
じる。たとえば、ドライエッチングの場合、ドライエッ
チング装置の支持台に半導体基板を載置した際、半導体
基板の反りのため半導体基板が前記支持台に密着せず、
半導体基板の一部が有効に冷却されず、ホトレジストが
焼けて損傷する場合がある。
対して各種の半導体製造装置によって各種の処理加工が
繰り返し行われる。この場合、半導体基板が反ると、前
記文献にも記載されているように、露光によるパターニ
ングに支障を来す。また、絶縁膜や配線層をエッチング
する際、微細で鮮明なパターニングが行えない場合が生
じる。たとえば、ドライエッチングの場合、ドライエッ
チング装置の支持台に半導体基板を載置した際、半導体
基板の反りのため半導体基板が前記支持台に密着せず、
半導体基板の一部が有効に冷却されず、ホトレジストが
焼けて損傷する場合がある。
【０００９】このように、半導体基板（ウエハ）の反り
は、半導体基板の面内に未処理加工部分を発生させるこ
とになり、製造歩留りが低下する。
は、半導体基板の面内に未処理加工部分を発生させるこ
とになり、製造歩留りが低下する。
【００１０】本発明の目的は、半導体基板の反りや歪み
に起因する処理加工不良の防止を図ることにある。
に起因する処理加工不良の防止を図ることにある。
【００１１】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１３】（１）半導体基板の主面に絶縁膜や配線層
を複数層形成した後前記半導体基板を処理加工する工程
と、前記半導体基板を縦横に分断して半導体チップとす
る工程とを有する半導体装置の製造方法であって、前記
処理加工前に前記半導体基板の裏面に半導体基板の主面
の絶縁膜や配線層による半導体基板の反りや歪みを解消
させる補正膜を形成し、その後半導体基板の処理加工を
行う。前記補正膜は半導体基板の主面に所定数の絶縁膜
や配線層を形成し、かつ絶縁膜からなるファイナルパッ
シベーション膜を形成した後形成するものである。
を複数層形成した後前記半導体基板を処理加工する工程
と、前記半導体基板を縦横に分断して半導体チップとす
る工程とを有する半導体装置の製造方法であって、前記
処理加工前に前記半導体基板の裏面に半導体基板の主面
の絶縁膜や配線層による半導体基板の反りや歪みを解消
させる補正膜を形成し、その後半導体基板の処理加工を
行う。前記補正膜は半導体基板の主面に所定数の絶縁膜
や配線層を形成し、かつ絶縁膜からなるファイナルパッ
シベーション膜を形成した後形成するものである。
【００１４】（２）前記手段（１）の構成において、前
記半導体基板の所定処理加工後前記補正膜を除去する。
記半導体基板の所定処理加工後前記補正膜を除去する。
【００１５】（３）前記手段（１）および（２）の構成
において、前記半導体基板の反りが顕著になりかつ必要
と想定される半導体装置の製造プロセス段階毎に前記補
正膜を形成する。
において、前記半導体基板の反りが顕著になりかつ必要
と想定される半導体装置の製造プロセス段階毎に前記補
正膜を形成する。
【００１６】前記（１）の手段によれば、半導体基板の
主面に複数層の絶縁膜や配線層を形成し、絶縁膜からな
るファイナルパッシベーション膜を形成した後、半導体
基板の裏面に前記絶縁膜，配線層による半導体基板の反
りや歪みを解消させる補正膜を形成した後、前記半導体
基板を処理加工することから、半導体基板の反りや歪み
に起因する処理不良の発生を防止できる。
主面に複数層の絶縁膜や配線層を形成し、絶縁膜からな
るファイナルパッシベーション膜を形成した後、半導体
基板の裏面に前記絶縁膜，配線層による半導体基板の反
りや歪みを解消させる補正膜を形成した後、前記半導体
基板を処理加工することから、半導体基板の反りや歪み
に起因する処理不良の発生を防止できる。
【００１７】前記（２）の手段によれば、前記手段
（１）の有する作用に加えて、最終処理加工後前記半導
体基板の裏面の補正膜を除去するため、補正膜による支
障はなくなる。
（１）の有する作用に加えて、最終処理加工後前記半導
体基板の裏面の補正膜を除去するため、補正膜による支
障はなくなる。
【００１８】前記（３）の手段によれば、前記半導体基
板裏面への補正膜の形成は、前記半導体基板の反りや歪
みが顕著になる半導体装置の製造プロセス段階毎に形成
されるため、反りや歪みに起因する処理加工不良の発生
を防止できる。
板裏面への補正膜の形成は、前記半導体基板の反りや歪
みが顕著になる半導体装置の製造プロセス段階毎に形成
されるため、反りや歪みに起因する処理加工不良の発生
を防止できる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２０】図１は本発明の一実施形態である半導体装
置の製造方法における製造所定段階での半導体基板を示
す模式図、図２は同じく半導体基板の一部を示す拡大断
面図、図３は同じくボンディングパッドが形成された半
導体基板の一部を示す拡大断面図、図４は本実施形態の
半導体装置の製造方法を示すフローチャートである。
置の製造方法における製造所定段階での半導体基板を示
す模式図、図２は同じく半導体基板の一部を示す拡大断
面図、図３は同じくボンディングパッドが形成された半
導体基板の一部を示す拡大断面図、図４は本実施形態の
半導体装置の製造方法を示すフローチャートである。
【００２１】半導体装置の製造には、半導体基板とし
て、たとえば、シリコン基板が使用され、その表面のア
クティブ領域にダイオード，バイポーラトランジスタ，
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor) 等が形成される。
て、たとえば、シリコン基板が使用され、その表面のア
クティブ領域にダイオード，バイポーラトランジスタ，
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effe
ct Transistor) 等が形成される。
【００２２】本実施形態の半導体装置の製造方法では、
図４のフローチャートで示すように、最初にシリコンか
らなる半導体基板が用意される。
図４のフローチャートで示すように、最初にシリコンか
らなる半導体基板が用意される。
【００２３】つぎに、この半導体基板の主面に所定の不
純物を順次拡散させて順次所定の導電型領域を形成して
回路素子を形成する。
純物を順次拡散させて順次所定の導電型領域を形成して
回路素子を形成する。
【００２４】つぎに、前記半導体基板の主面に多層配線
層を形成する。
層を形成する。
【００２５】つぎに、前記半導体基板の主面に絶縁膜か
らなるファイナルパッシベーション膜を形成する。
らなるファイナルパッシベーション膜を形成する。
【００２６】つぎに、これが本発明の特徴の一つである
が、前記半導体基板の裏面に半導体基板の反りや歪みを
解消させるための補正膜を形成する。
が、前記半導体基板の裏面に半導体基板の反りや歪みを
解消させるための補正膜を形成する。
【００２７】図１はシリコンからなる半導体基板（ウエ
ハ）１の主面に多層配線層２とファイナルパッシベーシ
ョン膜３を形成し、裏面に補正膜４を形成した模式図で
ある。同図では多層配線層２は各層を区分けすることな
く記載してある。また、補正膜４も詳細には記載せず、
前記多層配線層２やファイナルパッシベーション膜３に
対応するように２層に表示したものである。
ハ）１の主面に多層配線層２とファイナルパッシベーシ
ョン膜３を形成し、裏面に補正膜４を形成した模式図で
ある。同図では多層配線層２は各層を区分けすることな
く記載してある。また、補正膜４も詳細には記載せず、
前記多層配線層２やファイナルパッシベーション膜３に
対応するように２層に表示したものである。
【００２８】図２は半導体基板１の一部を示す拡大断面
図である。図２においても、各導電型領域で形成される
トランジスタ等の回路素子部分は省略してある。
図である。図２においても、各導電型領域で形成される
トランジスタ等の回路素子部分は省略してある。
【００２９】半導体基板１の主面には、下層から上層に
向かって第一層間絶縁膜１０，第一配線層１１，第二層
間絶縁膜１２，第二配線層１３，第三層間絶縁膜１４，
第三配線層１５，絶縁膜からなるファイナルパッシベー
ション膜（基板保護膜）３が設けられている。
向かって第一層間絶縁膜１０，第一配線層１１，第二層
間絶縁膜１２，第二配線層１３，第三層間絶縁膜１４，
第三配線層１５，絶縁膜からなるファイナルパッシベー
ション膜（基板保護膜）３が設けられている。
【００３０】前記第一層間絶縁膜１０，第一配線層１
１，第二層間絶縁膜１２，第二配線層１３，第三層間絶
縁膜１４，第三配線層１５によって多層配線層２が形成
されている。
１，第二層間絶縁膜１２，第二配線層１３，第三層間絶
縁膜１４，第三配線層１５によって多層配線層２が形成
されている。
【００３１】また、前記第一層間絶縁膜１０，第二層間
絶縁膜１２，第三層間絶縁膜１４，ファイナルパッシベ
ーション膜３等の絶縁膜は、たとえば、ＳｉＯ2 膜等の
単層膜あるいはＳｉＯ2 膜とＰＳＧ膜やＳｉ3 Ｎ4 膜等
とによる複数層膜で形成されている。
絶縁膜１２，第三層間絶縁膜１４，ファイナルパッシベ
ーション膜３等の絶縁膜は、たとえば、ＳｉＯ2 膜等の
単層膜あるいはＳｉＯ2 膜とＰＳＧ膜やＳｉ3 Ｎ4 膜等
とによる複数層膜で形成されている。
【００３２】また、前記第一配線層１１，第二配線層１
３，第三配線層１５等の配線層は、単層金属膜あるいは
複数層金属膜で形成されている。
３，第三配線層１５等の配線層は、単層金属膜あるいは
複数層金属膜で形成されている。
【００３３】前記第一層間絶縁膜１０，第二層間絶縁膜
１２，第三層間絶縁膜１４は、選択的に除去されてスル
ーホール１０ａ，１２ａ，１４ａが設けられている。こ
れらのスルーホール１０ａ，１２ａ，１４ａ部分には、
前記第一配線層１１，第二配線層１３，第三配線層１５
が入り込み、下層の配線層や導電型領域に電気的に接続
される構造となっている。
１２，第三層間絶縁膜１４は、選択的に除去されてスル
ーホール１０ａ，１２ａ，１４ａが設けられている。こ
れらのスルーホール１０ａ，１２ａ，１４ａ部分には、
前記第一配線層１１，第二配線層１３，第三配線層１５
が入り込み、下層の配線層や導電型領域に電気的に接続
される構造となっている。
【００３４】一方、前記半導体基板１の裏面には、前記
多層配線層２やファイナルパッシベーション膜３に起因
する半導体基板１の反りや歪みを解消すべく補正膜４が
形成されている。この補正膜４は、半導体基板１の主面
に設けられた多層配線層２およびファイナルパッシベー
ション膜３を形成する層をパターニングすることなく形
成した構造となっている。
多層配線層２やファイナルパッシベーション膜３に起因
する半導体基板１の反りや歪みを解消すべく補正膜４が
形成されている。この補正膜４は、半導体基板１の主面
に設けられた多層配線層２およびファイナルパッシベー
ション膜３を形成する層をパターニングすることなく形
成した構造となっている。
【００３５】すなわち、補正膜４は、下層から上層に向
かって，第一層間絶縁膜１０と同じ膜となる絶縁膜２
０、第一配線層１１と同じ層となる配線層２１、第二層
間絶縁膜１２と同じ膜となる絶縁膜２２、第二配線層１
３と同じ層となる配線層２３、第三層間絶縁膜１４と同
じ膜となる絶縁膜２４、第三配線層１５と同じ層となる
配線層２５、絶縁膜からなるファイナルパッシベーショ
ン膜３と同じ膜となる絶縁膜２６とからなっている。
かって，第一層間絶縁膜１０と同じ膜となる絶縁膜２
０、第一配線層１１と同じ層となる配線層２１、第二層
間絶縁膜１２と同じ膜となる絶縁膜２２、第二配線層１
３と同じ層となる配線層２３、第三層間絶縁膜１４と同
じ膜となる絶縁膜２４、第三配線層１５と同じ層となる
配線層２５、絶縁膜からなるファイナルパッシベーショ
ン膜３と同じ膜となる絶縁膜２６とからなっている。
【００３６】この結果、半導体基板（ウエハ）１は、そ
の直径が十数インチと大型であっても、半導体基板１の
両面の絶縁膜や配線層による膜の半導体基板１に対する
応力が、半導体基板１の両面で同じとなり半導体基板１
に反りや歪みが発生しなくなる。
の直径が十数インチと大型であっても、半導体基板１の
両面の絶縁膜や配線層による膜の半導体基板１に対する
応力が、半導体基板１の両面で同じとなり半導体基板１
に反りや歪みが発生しなくなる。
【００３７】したがって、半導体基板１の主面のファイ
ナルパッシベーション膜３を部分的に除去して第三配線
層１５を部分的に露出させ、図３に示すように、ワイヤ
ボンディングパッド３０とする場合、正確かつ確実にワ
イヤボンディングパッド３０を設けることができる。
ナルパッシベーション膜３を部分的に除去して第三配線
層１５を部分的に露出させ、図３に示すように、ワイヤ
ボンディングパッド３０とする場合、正確かつ確実にワ
イヤボンディングパッド３０を設けることができる。
【００３８】すなわち、ワイヤボンディングパッド３０
を形成するためには、図３に示すように、半導体基板１
の主面にホトレジスト膜３１を形成し、このホトレジス
ト膜３１を常用のホトリソグラフィ技術によって露光・
現像し、さらにはパターニングされたホトレジスト膜３
１をマスクとしてファイナルパッシベーション膜３をエ
ッチングすることによって形成する。
を形成するためには、図３に示すように、半導体基板１
の主面にホトレジスト膜３１を形成し、このホトレジス
ト膜３１を常用のホトリソグラフィ技術によって露光・
現像し、さらにはパターニングされたホトレジスト膜３
１をマスクとしてファイナルパッシベーション膜３をエ
ッチングすることによって形成する。
【００３９】前記露光・現像やエッチングにおいて、図
１に示すように、半導体基板１を支持台（ステージ）３
２に載置した場合、半導体基板１が反っていないことか
ら、半導体基板１の下面全面が支持台３２に密着する。
１に示すように、半導体基板１を支持台（ステージ）３
２に載置した場合、半導体基板１が反っていないことか
ら、半導体基板１の下面全面が支持台３２に密着する。
【００４０】このため、半導体基板１の主面は平坦とな
るため、精緻な露光・現像が達成できる。また、エッチ
ング、たとえばドライエッチングにおいては、半導体基
板１の下面全面が支持台３２に密着することから、支持
台３２によって半導体基板１が均一に冷却され、ホトレ
ジスト膜３１が熱によって焼けるような損傷が発生しな
くなり、高精度なエッチングが行える。
るため、精緻な露光・現像が達成できる。また、エッチ
ング、たとえばドライエッチングにおいては、半導体基
板１の下面全面が支持台３２に密着することから、支持
台３２によって半導体基板１が均一に冷却され、ホトレ
ジスト膜３１が熱によって焼けるような損傷が発生しな
くなり、高精度なエッチングが行える。
【００４１】このようにファイナルパッシベーション膜
３の形成後の処理加工は、確実な処理加工となるため、
歩留りの向上が達成できることになる。
３の形成後の処理加工は、確実な処理加工となるため、
歩留りの向上が達成できることになる。
【００４２】ワイヤボンディングパッドの形成後、図４
のフローチャートに示されるように、半導体基板（ウエ
ハ）１は縦横に分断されて半導体チップとされる（チッ
プ化）。
のフローチャートに示されるように、半導体基板（ウエ
ハ）１は縦横に分断されて半導体チップとされる（チッ
プ化）。
【００４３】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４４】前記実施形態では、多層配線層は３層配線
層構造としたが、さらに多層配線となる程本発明は効果
がある。多層配線層の厚さが、たとえば、１０μｍ程度
になると半導体装置の製造に支障を来すような反りとな
る。
層構造としたが、さらに多層配線となる程本発明は効果
がある。多層配線層の厚さが、たとえば、１０μｍ程度
になると半導体装置の製造に支障を来すような反りとな
る。
【００４５】前記実施形態では、ワイヤボンディングパ
ッドの形成後、半導体基板１をチップ化したが、前記ワ
イヤボンディングパッド部分にＣＶＤ（気相化学成長
法）やメッキ等によってバンプ電極を設け、その後チッ
プ化してもよい。
ッドの形成後、半導体基板１をチップ化したが、前記ワ
イヤボンディングパッド部分にＣＶＤ（気相化学成長
法）やメッキ等によってバンプ電極を設け、その後チッ
プ化してもよい。
【００４６】また、ボンディングパッド形成後、半導体
基板１に他の処理加工を行ってもよいことは当然であ
る。
基板１に他の処理加工を行ってもよいことは当然であ
る。
【００４７】また、補正膜４は、図５に示すように、絶
縁膜，金属膜，樹脂膜による単層膜３３であっても良
く、また複合膜でも良い。
縁膜，金属膜，樹脂膜による単層膜３３であっても良
く、また複合膜でも良い。
【００４８】また、前記補正膜４を残留させておくと支
障がある場合には、図６のフローチャートに示すよう
に、ボンディングパッド形成後、チップ化の前に補正膜
４を除去すれば良い。図７は補正膜４を除去した半導体
基板１の一部の拡大断面図である。
障がある場合には、図６のフローチャートに示すよう
に、ボンディングパッド形成後、チップ化の前に補正膜
４を除去すれば良い。図７は補正膜４を除去した半導体
基板１の一部の拡大断面図である。
【００４９】また、本発明の他の半導体装置の製造方法
としては、前記多層配線層２の形成段階において、半導
体基板１の裏面への補正膜４の形成は、前記半導体基板
１の反りが顕著になる半導体装置の製造プロセス段階毎
に形成し、所定の処理加工を行うようにしても良い。こ
の場合、半導体基板１に処理加工に支障を来すような顕
著な反りが発生すると想定できる場合、必要に応じて行
うことから、その都度正確かつ確実な処理加工が行え、
半導体装置の製造歩留りの向上を図ることができる。
としては、前記多層配線層２の形成段階において、半導
体基板１の裏面への補正膜４の形成は、前記半導体基板
１の反りが顕著になる半導体装置の製造プロセス段階毎
に形成し、所定の処理加工を行うようにしても良い。こ
の場合、半導体基板１に処理加工に支障を来すような顕
著な反りが発生すると想定できる場合、必要に応じて行
うことから、その都度正確かつ確実な処理加工が行え、
半導体装置の製造歩留りの向上を図ることができる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５１】（１）半導体基板の主面に多層配線層およ
びファイナルパッシベーション膜を形成した後、半導体
基板の裏面に前記絶縁膜，配線層による半導体基板の反
りや歪みを解消させる補正膜を形成し、その後、前記半
導体基板のファイナルパッシベーション膜を処理加工す
ることから、半導体基板の反りや歪みに起因する処理不
良の発生を防止でき、半導体装置の信頼度を高めること
ができるとともに、半導体装置の製造歩留りの向上を図
ることができる。
びファイナルパッシベーション膜を形成した後、半導体
基板の裏面に前記絶縁膜，配線層による半導体基板の反
りや歪みを解消させる補正膜を形成し、その後、前記半
導体基板のファイナルパッシベーション膜を処理加工す
ることから、半導体基板の反りや歪みに起因する処理不
良の発生を防止でき、半導体装置の信頼度を高めること
ができるとともに、半導体装置の製造歩留りの向上を図
ることができる。
【図１】本発明の一実施形態である半導体装置の製造方
法における製造所定段階での半導体基板を示す模式図で
ある。
法における製造所定段階での半導体基板を示す模式図で
ある。
【図２】本実施形態の半導体装置の製造方法における製
造所定段階での半導体基板の一部を示す拡大断面図であ
る。
造所定段階での半導体基板の一部を示す拡大断面図であ
る。
【図３】本実施形態の半導体装置の製造方法においてボ
ンディングパッドが形成された半導体基板の一部を示す
拡大断面図である。
ンディングパッドが形成された半導体基板の一部を示す
拡大断面図である。
【図４】本実施形態の半導体装置の製造方法を示すフロ
ーチャートである。
ーチャートである。
【図５】本発明の他の実施形態である半導体装置の製造
方法における製造所定段階での半導体基板を示す模式図
である。
方法における製造所定段階での半導体基板を示す模式図
である。
【図６】本発明の他の実施形態である半導体装置の製造
方法を示すフローチャートである。
方法を示すフローチャートである。
【図７】本発明の他の実施形態である半導体装置の製造
方法における製造所定段階での半導体基板の一部を示す
拡大断面図である。
方法における製造所定段階での半導体基板の一部を示す
拡大断面図である。
１…半導体基板、２…多層配線層、３…ファイナルパッ
シベーション膜、４…補正膜、１０…第一層間絶縁膜、
１１…第一配線層、１２…第二層間絶縁膜、１３…第二
配線層、１４…第三層間絶縁膜、１５…第三配線層、２
０，２２，２４，２６…絶縁膜、２１，２３，２５…配
線層、３０…ワイヤボンディングパッド、３１…ホトレ
ジスト膜、３２…支持台、３３…単層膜。
シベーション膜、４…補正膜、１０…第一層間絶縁膜、
１１…第一配線層、１２…第二層間絶縁膜、１３…第二
配線層、１４…第三層間絶縁膜、１５…第三配線層、２
０，２２，２４，２６…絶縁膜、２１，２３，２５…配
線層、３０…ワイヤボンディングパッド、３１…ホトレ
ジスト膜、３２…支持台、３３…単層膜。
Claims (4)
- 【請求項１】 半導体基板の主面に絶縁膜や配線層を複
数層形成した後前記半導体基板を処理加工する工程と、
前記半導体基板を縦横に分断して半導体チップとする工
程とを有する半導体装置の製造方法であって、前記処理
加工前に前記半導体基板の裏面に半導体基板の主面の絶
縁膜や配線層による半導体基板の反りや歪みを解消させ
る補正膜を形成し、その後半導体基板の処理加工を行う
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板の所定処理加工後前記補
正膜を除去することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記半導体基板の主面に絶縁膜からなる
ファイナルパッシベーション膜を形成した後、半導体基
板の裏面に前記補正膜を形成することを特徴とする請求
項１または請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板の反りや歪みが顕著にな
りかつ必要と想定される半導体装置の製造プロセス段階
毎に前記補正膜を形成することを特徴とする請求項１乃
至請求項３のいずれか１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28546395A JPH09129524A (ja) | 1995-11-02 | 1995-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28546395A JPH09129524A (ja) | 1995-11-02 | 1995-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129524A true JPH09129524A (ja) | 1997-05-16 |
Family
ID=17691846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28546395A Pending JPH09129524A (ja) | 1995-11-02 | 1995-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129524A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095638A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | 薄膜デカップリングキャパシタとその製造方法 |
| WO2010047227A1 (ja) * | 2008-10-21 | 2010-04-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2017069281A (ja) * | 2015-09-28 | 2017-04-06 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US10573603B2 (en) | 2017-03-29 | 2020-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device having a three-sided textured substrate |
-
1995
- 1995-11-02 JP JP28546395A patent/JPH09129524A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004095638A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | 薄膜デカップリングキャパシタとその製造方法 |
| WO2010047227A1 (ja) * | 2008-10-21 | 2010-04-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP5413371B2 (ja) * | 2008-10-21 | 2014-02-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2017069281A (ja) * | 2015-09-28 | 2017-04-06 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US10573603B2 (en) | 2017-03-29 | 2020-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device having a three-sided textured substrate |
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